JPS6019271A - デ−タ・チヤネル装置 - Google Patents
デ−タ・チヤネル装置Info
- Publication number
- JPS6019271A JPS6019271A JP12634283A JP12634283A JPS6019271A JP S6019271 A JPS6019271 A JP S6019271A JP 12634283 A JP12634283 A JP 12634283A JP 12634283 A JP12634283 A JP 12634283A JP S6019271 A JPS6019271 A JP S6019271A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- data
- control circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
、本発明は、電子計算機の入出力制御装置との間に双方
向にデータ転送を行うデータ・チャネル装置に関する。
向にデータ転送を行うデータ・チャネル装置に関する。
特に、データ・チャネル装置の診断方式に関する。
電子計算機系においては、系の立上げ時などに系を構成
する各部分の正常性をチェックするためのテストが行わ
れる。このときに、データ・チャネル装置もテストの対
象となる。従来のデータ・チャネル装置のテストは、フ
ァーム・ウェアによって読み書きできるレジスタのリー
ドまたはライトなどが主であって、実際の転送に最も関
係のある部分のテストは行われていなかった。このため
に、テスト結果は正常であるが、実際には正常に動作し
ないという場合が起こる欠点があった。
する各部分の正常性をチェックするためのテストが行わ
れる。このときに、データ・チャネル装置もテストの対
象となる。従来のデータ・チャネル装置のテストは、フ
ァーム・ウェアによって読み書きできるレジスタのリー
ドまたはライトなどが主であって、実際の転送に最も関
係のある部分のテストは行われていなかった。このため
に、テスト結果は正常であるが、実際には正常に動作し
ないという場合が起こる欠点があった。
本発明の目的は、入出力制御装置が接続されていない状
態でもデータ・チャネル装置の転送動作の正常性を検査
することを可能にするデータ・チャネル装置を提供する
ことにある。
態でもデータ・チャネル装置の転送動作の正常性を検査
することを可能にするデータ・チャネル装置を提供する
ことにある。
本発明のデータ・チャネル装置は入出力制御装置との間
に双方向データバスを用いてデータ転送を行うもので、
入出力制御装置とデータ・チャネル装置との間を結ぶデ
ータバス上のデータを入力するレシーバと、レシーバの
出力を取り込む入力レジスタと、送出データを一時的に
蓄積するための出力レジスタと、入出力制御装置方向へ
の通寓転送時および本装置の診断転送時に出力レジスタ
の出力データをデータバス上に出力するためのドライバ
と、上記データ転送の制御を行うタイミング制御回路と
、上記診断転送時に転送の制御を行うテスト制御回路と
、入出力制御装置からのストローブ信号および上記テス
ト制御回路からのストローブ信号の論理和をタイミング
制御回路に送る第一〇オア回路と、タイミング制御回路
からの出力レジスタのセント信号およびテスト制御回路
からの上記出力レジスタのセント信号の論理和を出力レ
ジスタへ送る第二のオア回路と、タイミング制御回路か
らの入力レジスタのセント信号の論理和を入力レジスタ
へ送るオア回路を備え、通禽時の入出力制御装置と本装
置との転送動作を入出力制御装置と信号を入出力するこ
となしに本装置のみ単独で擬似することにより診断が行
えることを特徴とする。
に双方向データバスを用いてデータ転送を行うもので、
入出力制御装置とデータ・チャネル装置との間を結ぶデ
ータバス上のデータを入力するレシーバと、レシーバの
出力を取り込む入力レジスタと、送出データを一時的に
蓄積するための出力レジスタと、入出力制御装置方向へ
の通寓転送時および本装置の診断転送時に出力レジスタ
の出力データをデータバス上に出力するためのドライバ
と、上記データ転送の制御を行うタイミング制御回路と
、上記診断転送時に転送の制御を行うテスト制御回路と
、入出力制御装置からのストローブ信号および上記テス
ト制御回路からのストローブ信号の論理和をタイミング
制御回路に送る第一〇オア回路と、タイミング制御回路
からの出力レジスタのセント信号およびテスト制御回路
からの上記出力レジスタのセント信号の論理和を出力レ
ジスタへ送る第二のオア回路と、タイミング制御回路か
らの入力レジスタのセント信号の論理和を入力レジスタ
へ送るオア回路を備え、通禽時の入出力制御装置と本装
置との転送動作を入出力制御装置と信号を入出力するこ
となしに本装置のみ単独で擬似することにより診断が行
えることを特徴とする。
本発明実施例装置について図面を参照して詳細に説明す
る。
る。
第１図は本発明実施例装置を示すブロック構成図である
０本装置はレシーバ１０１、ドライバ１０２、データ・
イン−レジスタ１０３、データ・アウト・レジスタ１０
４、テスト制御回路１０８、タイミング制御回路１１０
、オア回路１０５．１０６．１０７．１０９とにて構成
されている。
０本装置はレシーバ１０１、ドライバ１０２、データ・
イン−レジスタ１０３、データ・アウト・レジスタ１０
４、テスト制御回路１０８、タイミング制御回路１１０
、オア回路１０５．１０６．１０７．１０９とにて構成
されている。
まず、外部の入出力制御装置と本装置のレシーバ１０１
およびドライバ１０２とは双方向データバス１によって
接続される。データ・イン・レジスタ１０３はレシーバ
１０１と接続され本装置にデータバス１上のデータを取
り込む、またドライバ１０２はデータ・アウト・レジス
タ１０４と接続され本装置よりデータバスｌ上にデータ
を送出する。
およびドライバ１０２とは双方向データバス１によって
接続される。データ・イン・レジスタ１０３はレシーバ
１０１と接続され本装置にデータバス１上のデータを取
り込む、またドライバ１０２はデータ・アウト・レジス
タ１０４と接続され本装置よりデータバスｌ上にデータ
を送出する。
テスト信号９およびアウト信号１０はテスト制御回路１
０８およびオア回路１０５の入力にそれぞれ接続され、
オア回路１０５はドライバ１０２と接続され信号６を送
出する。さらに、アウト信号ＩＯはタイミング制御回路
１１０に接続されている。テスト制御回路１０８はオア
回路１０６．１０７．１０９のそれぞれに接続されてそ
れぞれ信号１２、ＩＣｌ３を送出する。また、タイミン
グ制御回路１１０はテスト回路１０８および外部の入出
力制御装置に接続されてストローブ・アウト信号１８を
送出する一方、オア回路１０６および１０７に信号１３
および１４を送出する。
０８およびオア回路１０５の入力にそれぞれ接続され、
オア回路１０５はドライバ１０２と接続され信号６を送
出する。さらに、アウト信号ＩＯはタイミング制御回路
１１０に接続されている。テスト制御回路１０８はオア
回路１０６．１０７．１０９のそれぞれに接続されてそ
れぞれ信号１２、ＩＣｌ３を送出する。また、タイミン
グ制御回路１１０はテスト回路１０８および外部の入出
力制御装置に接続されてストローブ・アウト信号１８を
送出する一方、オア回路１０６および１０７に信号１３
および１４を送出する。
オア回路１０６はデータ・アウト・レジスタ１０４と接
続され信号７を送出する。また、オア回路１０７はデー
タ・イン・レジスタ１０３と接続され信号８を送出する
。オア回路１０９は外部の入出力制御装置よりストロー
ブ・イン信号１７を受信しタイミング制御回路１１０に
信号１６を送出する。
続され信号７を送出する。また、オア回路１０７はデー
タ・イン・レジスタ１０３と接続され信号８を送出する
。オア回路１０９は外部の入出力制御装置よりストロー
ブ・イン信号１７を受信しタイミング制御回路１１０に
信号１６を送出する。
第２図は、第１図に適用されているデータ転送シーケン
スを説明するタイムチャートである。
スを説明するタイムチャートである。
まず、送信側でストローブ・イン信号１７とデータとが
送出されると、受信側では受信したストローブ・イン信
号１７によりストローブ・アウト信号１８を返送する。
送出されると、受信側では受信したストローブ・イン信
号１７によりストローブ・アウト信号１８を返送する。
送信側では受信したストローブ・アウト信号１８により
送出中のストローブ・イン信号１７を落とす。一方、受
信側では受信したストローブ・イン信号１７によりデー
タバス１からデータ・イン・レジスタ１０３に受信した
データを取り込み、また返送中のストローブ・アウト信
号１８を落す。ストローブ・アウト信号１８が落ちたこ
とを送信側が確認すると、再びストローブ・イン信号１
７とデータを送出する。以下、前述と同様な動作が指定
された回数だけ繰り返される。
送出中のストローブ・イン信号１７を落とす。一方、受
信側では受信したストローブ・イン信号１７によりデー
タバス１からデータ・イン・レジスタ１０３に受信した
データを取り込み、また返送中のストローブ・アウト信
号１８を落す。ストローブ・アウト信号１８が落ちたこ
とを送信側が確認すると、再びストローブ・イン信号１
７とデータを送出する。以下、前述と同様な動作が指定
された回数だけ繰り返される。
次に、第１図に基づき本実施例装置独特の動作を説明す
る。
る。
本装置の動作様態は、インプット転送とアウトプット転
送とがあり、それぞれの転送に通常時およびテスト時と
がある。まず通常時のインプット転送の動作を説明する
。すなわちこの様態ではアウト信号１０が「０」でテス
ト信号９が「０」である、このときオア回路１０５の出
力信号６は「０」であるためドライバ１０２は動作しな
い、入出力制御回路からのデータはデータバスｌ上に出
力されている。また、テスト信号９がｒＯＪであるため
テスト制御回路１０８の出力信号１１．１２．１５は全
て「０」になり、信号１７と信号１６、信号１３と信号
７、信号１４と信号８が等価となる。したがってストロ
ーブ・イン信号１７が「１」になると信号１６も「１」
になり、タイミング制御回路１１０の出力であるストロ
ーブ・アウト信号１８もｒｌＪになる。するとストロー
ブ・イン信号１７が「０」になり、信号１６が「０」も
「０」になる、タイミング制御回路１１０は信号１６が
「０」になると信号１４、信号８を通してデータ・イン
・レジスタ１０３にデータバスｌ上のデータの取り込み
を指示する。取り込むとストローブ・アウト信号１８を
「０」にする。ストローブ・アウト信号１８が「０」に
なると、再びストローブ信号１７が「１」になる、以下
同様の同様が指定された回数だけ繰返される。
送とがあり、それぞれの転送に通常時およびテスト時と
がある。まず通常時のインプット転送の動作を説明する
。すなわちこの様態ではアウト信号１０が「０」でテス
ト信号９が「０」である、このときオア回路１０５の出
力信号６は「０」であるためドライバ１０２は動作しな
い、入出力制御回路からのデータはデータバスｌ上に出
力されている。また、テスト信号９がｒＯＪであるため
テスト制御回路１０８の出力信号１１．１２．１５は全
て「０」になり、信号１７と信号１６、信号１３と信号
７、信号１４と信号８が等価となる。したがってストロ
ーブ・イン信号１７が「１」になると信号１６も「１」
になり、タイミング制御回路１１０の出力であるストロ
ーブ・アウト信号１８もｒｌＪになる。するとストロー
ブ・イン信号１７が「０」になり、信号１６が「０」も
「０」になる、タイミング制御回路１１０は信号１６が
「０」になると信号１４、信号８を通してデータ・イン
・レジスタ１０３にデータバスｌ上のデータの取り込み
を指示する。取り込むとストローブ・アウト信号１８を
「０」にする。ストローブ・アウト信号１８が「０」に
なると、再びストローブ信号１７が「１」になる、以下
同様の同様が指定された回数だけ繰返される。
次に、テスト時のインプット転送の動作を説明する。こ
の様態では、アウト信号１０が「０」でテスト信号９が
「１」である。このとき入出力制御装置は論理的、ある
いは物理的に切り離されているので、擬像ストローブ・
イン信号１５と信号１６は等価である。また、テスト信
号９がｒｌＪなので信号６もｒｌＪになり、信号４はド
ライバ１０２、信号データバス１、レシーバ１０１を通
って信号２と等価になる。あるタイミングでテスト制御
回路１０Ｂの出力信号１５が「１」になる、同時に信号
１２、信号７を通してデータ・アウト・レジスタ１０４
に信号５上のデータの取り込みを指示する。信号１５が
「１」になると信号１６もｒｌＪになるので、タイミン
グ制御回路１１０の出力であるストローブ・アウト信号
１８も「１」になる。テスト制御回路１０Ｂはストロー
ブ・アウト信号１８が「１」になると、信号１５を「０
」にする。信号】５がｒＯＪになると信号！６も「０」
になり、これをみてタイミング制御回路１１０は信号１
４、信号８を通してデータ・イン・レジスタ１０３にデ
ータバス１上のデータ、つまりデータ・アウト・レジス
タ１０４の出力の取り込みを指示し、取り込むとストロ
ーブ・アウト信号１８を「０」にする、ストローブ・ア
ウト信号１８が「０」になると再びテスト制御回路１０
８の出力信号１５がｒｌＪになる。同時に信号１２、信
号７を通してデータ・アウト・レジスタ１０４に信号５
上のデータの取り込みを指示する。以下同様の動作が指
定された回数だけ繰り返される。
の様態では、アウト信号１０が「０」でテスト信号９が
「１」である。このとき入出力制御装置は論理的、ある
いは物理的に切り離されているので、擬像ストローブ・
イン信号１５と信号１６は等価である。また、テスト信
号９がｒｌＪなので信号６もｒｌＪになり、信号４はド
ライバ１０２、信号データバス１、レシーバ１０１を通
って信号２と等価になる。あるタイミングでテスト制御
回路１０Ｂの出力信号１５が「１」になる、同時に信号
１２、信号７を通してデータ・アウト・レジスタ１０４
に信号５上のデータの取り込みを指示する。信号１５が
「１」になると信号１６もｒｌＪになるので、タイミン
グ制御回路１１０の出力であるストローブ・アウト信号
１８も「１」になる。テスト制御回路１０Ｂはストロー
ブ・アウト信号１８が「１」になると、信号１５を「０
」にする。信号】５がｒＯＪになると信号！６も「０」
になり、これをみてタイミング制御回路１１０は信号１
４、信号８を通してデータ・イン・レジスタ１０３にデ
ータバス１上のデータ、つまりデータ・アウト・レジス
タ１０４の出力の取り込みを指示し、取り込むとストロ
ーブ・アウト信号１８を「０」にする、ストローブ・ア
ウト信号１８が「０」になると再びテスト制御回路１０
８の出力信号１５がｒｌＪになる。同時に信号１２、信
号７を通してデータ・アウト・レジスタ１０４に信号５
上のデータの取り込みを指示する。以下同様の動作が指
定された回数だけ繰り返される。
以上通常時とテスト時のインプット転送について説明し
たように、通常時のインプット転送に関係のある部分、
つまりタイミング制御回路１１０、レシーバ１０１、デ
ータ・イン・レジスタ１０３は、テスト時も通常時と同
様の動作をしているので、インプット転送のテストが行
われたことになる。
たように、通常時のインプット転送に関係のある部分、
つまりタイミング制御回路１１０、レシーバ１０１、デ
ータ・イン・レジスタ１０３は、テスト時も通常時と同
様の動作をしているので、インプット転送のテストが行
われたことになる。
アウト・プツト転送についての動作はイン・プツト転送
の動作に準するので説明を省略する。通常時のアウトプ
ット転送の関係のある部分、つまりタイミング制御回路
１１０、ドライバ１０２、データ・アウト・レジスタ１
０４は、テスト時も通富時と同様の動作をするのでアウ
ト・プント転送のテストが行われたことになる。
の動作に準するので説明を省略する。通常時のアウトプ
ット転送の関係のある部分、つまりタイミング制御回路
１１０、ドライバ１０２、データ・アウト・レジスタ１
０４は、テスト時も通富時と同様の動作をするのでアウ
ト・プント転送のテストが行われたことになる。
本発明によれば、入出力制御装置が接続されていない状
態でも、データ・チャネル装置の転送動作の止木性を検
査することができるので、データ・チャネル装置の信頼
性を向上させる効果がある。
態でも、データ・チャネル装置の転送動作の止木性を検
査することができるので、データ・チャネル装置の信頼
性を向上させる効果がある。
第１図は本発明実施例装置を示すブロック構成図。
第２図はデータ転送シーケンスのタイムチャート。
ｌ・・・データバス、２〜８．１１〜１６・・・信号、
９・・・テスト信号、１０・・・アウト信号、１７・・
・ストローブ・イン信号、１８・・・ストローブ・アウ
ト信号、１０１・・・レシーバ、１０２・・・ドライバ
、１０３−・・データ・イン・レジスタ、１０４・・・
データ・アウト・レジスタ、１０５〜１０７．１０９・
・・オア回路、１０８・・・テスト制御回路、１１０・
・・タイミング制御回路。
９・・・テスト信号、１０・・・アウト信号、１７・・
・ストローブ・イン信号、１８・・・ストローブ・アウ
ト信号、１０１・・・レシーバ、１０２・・・ドライバ
、１０３−・・データ・イン・レジスタ、１０４・・・
データ・アウト・レジスタ、１０５〜１０７．１０９・
・・オア回路、１０８・・・テスト制御回路、１１０・
・・タイミング制御回路。
Claims (1)
- 【特許請求の範囲】 （１１人出力制御装置との間に双方向データバスを用い
てデータ転送を行うデータ・チャネル装置において、 上記入出力制御装置と上記データ・チャネル装置との間
を結ぶ上記データバス上のデータを入力するレシーバと
、 上記レシーバの出力を取り込む入力レジスタと、送出デ
ータを一時的に蓄積するための出力レジスフと、 上記入出力制御装置方向への通常転送時および装置の診
断転送時に上記出力レジスタの出力データを上記データ
バス上に出力するためのドライバと、 上記データ転送の制御を行うタイミング制御回路と、 上記診断転送時に転送の制御を行うテスト制御回路と、 上記入出力制御装置からのストローブ信号琳よび上記テ
スト制御回路からのストローブ信号の論理和を上記タイ
ミング制御回路に送る第一のオア回路と、 上記タイミング制御回路からの上記出力レジスタのセン
ト信号および上記テスト制御回路からの上記出力レジス
タのセント信号の論理和を上記出力レジスタへ送る第二
のオア回路と、 上記タイミング制御回路からの上記入力レジスタのセン
ト信号および上記テスト制御回路からの入力レジスタの
セント信号の論理和を上記入力レジスタへ送る第三のオ
ア回路と を備えたことを特徴とするデータ・チャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12634283A JPS6019271A (ja) | 1983-07-12 | 1983-07-12 | デ−タ・チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12634283A JPS6019271A (ja) | 1983-07-12 | 1983-07-12 | デ−タ・チヤネル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019271A true JPS6019271A (ja) | 1985-01-31 |
Family
ID=14932789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12634283A Pending JPS6019271A (ja) | 1983-07-12 | 1983-07-12 | デ−タ・チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019271A (ja) |
-
1983
- 1983-07-12 JP JP12634283A patent/JPS6019271A/ja active Pending
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