KR950009691B1 - 정보처리장치의 테스트용이화회로 - Google Patents

정보처리장치의 테스트용이화회로 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

정보처리장치의 테스트용이화회로
제1도는 본 발명의 1실시예를 나타낸 블록구성도.
제2도는 제1도에 도시한 구성의 동작을 설명하기 위한 동작설명도.
제3도는 제1도에 도시한 구성의 테스트동작에서의 동작과 테스트벡트 및 테스트시간의 관계를 나타낸 도면.
제4도는 제1도에 도시한 구성의 주요부에 관한 구체적인 한 구성례를 나타낸 도면.
제5도는 제4도에 도시한 구성의 동작을 설명하기 위한 동작설명도.
제6도는 종래의 1칩 마이크로 컴퓨터의 구성을 나타낸 블럭도.
제7도는 제6도에 도시한 구성의 테스트동작을 설명하기 위한 동작설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 마이크로 컴퓨터 2 : CPU
3,4 : I/O장치 5,12 : 어드레스 버스
6,13 : 데이터 버스 7 : 외부의 I/O장치
8 : 외부의 어드레스 버스 9 : 외부의 데이터 버스
10 : LSI테스터 14 : 제어회로
15 : 내부버스 16 : CPU
[산업상의 이용분야]
본 발명은 싱글 칩 마이크로 컴퓨터내의 I/O장치를 외부에서 효율좋게 테스트하는 정보처리장치의 테스트용이화회로(Test 容易化回路)에 관한 것이다.
[종래의 기술 및 문제점]
중앙처리장치(CPU)를 제어주축으로 하여 RAM이나 ROM, 입출력장치 등의 주변장치를 동일한 반도체 칩내에 집적시킨 싱글 칩 마이크로 컴퓨터는 개략적으로 예컨대 제6도에 블록도로 나타낸 것처럼 구성되어 있다.
제6도에 있어서, 싱글 칩 마이크로 컴퓨터(1)는 CPU(2)와 이 CPU(2) 이외의 주변장치(3, 4 ; 이하 I/O장치라고 칭함)가 내부의 어드레스 버스(5 ; AB)와 데이터 버스(6 ; DB)에 접속되어 구성되어 있다. 또한, 마이크로 컴퓨터(1 : 본체)는 그 기능을 확장시키기 위해 외부의 I/O장치(7)와 접속가능하게 구성되어 있다. 이러한 경우에 외부의 I/O장치(7)는 외부의 어드레스 버스(8) 및 데이터 버스(9)를 매개해서 인터베이스회로로 기능하는 I/O장치(4)에 접속되어 본체(1)와 결합된다.
이러한 싱글 칩 마이크로 컴퓨터(1)에 있어서, 내부의 I/O장치(3, 4)의 기능시험이나 고장진단, 불량해석 등의 테스트는 본체(1)에 LSI테스터(10) 등의 테스트 시스템을 접속시키고 그 LSI테스터(10)의 제어하에 CPU(2)를 동작시켜서 행하고 있었다.
예컨대, 제7도(a)에 나타낸 것처럼 LSI테스터(10)로부터 CPU(2)로 명령을 부여하고(경로 A), CPU(2)로부터 테스트 대상이 되는 I/O장치(3)로 어드레스를 부여하며(경로 B), 이에 따라 CPU(2)중의 예컨대 내부 레지스터에다 I/O장치(3)의 내용을 독출하여(경로 C) 격납한다. 그후, 제7도(b)에 나타낸 것처럼, 격납된 내용을 외부의 LSI테스터(10)로 독출하거나(경로 D), 혹은 제7도(c)에 나타낸 것처럼 I/O장치(3)의 내용 내부의 데이터 버스(6)를 매개하여 CPU(2)로 독출되고 있는 때에 데이터 버스(6)에 부여된 내용을 LSI테스터(10)로 독출(경로 E)하는 것과 같은 일련의 동작을 LSI테스터(10)가 CPU(2)에 대해 실행하여, 본체(1)내의 I/O장치(3)를 테스트하고 있었다. 즉, 테스트 대상이 되는 I/O장치(3)는 CPU(2)로부터의 지령에 따라 독출 동작을 하고, 독출된 내용을 외부로 출력하고 있었다.
이러한 동작을 CPU(2)가 하기 위해서, 그 CPU(2)는 명령의 펫치(Fetch) 및 실행어드레스의 펫치동작을 한 후, 테스트 대상인 I/O장치에 억세스하지 않으면 안된다.
그런데, I/O장치의 테스트에 있어서는 I/O장치로의 억세스만이 테스트에 필요한 동작으로 되므로, CPU(2)의 명령이나 실행어드레스의 펫치동작은 불필요하게 되어 그 부분을 쓸모없는 시간으로 된다. 또, 명령이나 실행어드레스를 LSI테스터(10)로부터 CPU(2)로 테스트 벡터로서 부여할 필요가 있으므로, 테스트 벡터가 많이 필요하게 된다.
한편, 테스트 대상으로 되는 I/O장치중 사이클 타임에서 천이하는 정보를 취급하는 I/O장치를 테스트하는 경우에는 정보가 천이하기 직전과 직후에 정보를 수집할 필요가 있다.
그런데, 종래의 테스트방법에 있어서는 I/O장치의 독출동작을 행한 후에 계속 해서 다시 독출동작을 행하는 경우에는 전술한 것처럼 명령이나 실행어드레스의 펫치동작이 상기 독출동작의 사이에 들어가기 때문에, 천이정보를 연속해서 관측할 수 없게 된다. 여기에서, 연속적인 관측을 하기 위해서는 예컨대 2개의 테스트 벡터를 준비하여, 한쪽의 테스트 벡터로 천이 직전의 정보를 관측하고 다른쪽 테스트 벡터로 천이 직후의 정보를 관측하는 방법이 있다.
그런데, 이러한 방법에 있어서도 다수의 테스트 벡터를 준비하지 않으면 안된다.
이상에서 설명한 것처럼, 종래의 싱글 칩 마이크로 컴퓨터의 테스트에 있어서 외부로부터 내부의 I/O장치에 대한 억세스가 CPU를 경유하여 이루어지고 있었기 때문에, 테스트 벡터 및 테스트시간의 증대라는 문제가 초래되고 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 테스트 벡터나 테스트시간을 절감시켜서 테스트 효율을 향상시킬 수 있도록 된 정보처리장치의 테스트용이화회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명은, 중앙처리유니트와, 어드레스 버스 및 데이터 버스를 매개로 상기 중앙처리유니트에 접속된 복수의 주변장치, 상기 어드레스 버스 및 데이터 버스와 외부장치 사이의 어드레스신호 및 테스트의 입출력의 전송제어를 수행하는 입출력제어수단 및, 상기 주변장치의 테스트모드시에 상기 중앙처리유니트로부터 상기 데이터 버스를 분리하면서 상기 주변장치의 입출력동작과 상기 입출력제어수단의 동작 및 상기 중앙처리유니트의 동작을 제어하는 제어수단을 구비하여 구성되고, 상기 제어수단이 상기 외부장치의 테스트모드시에 최초로 상기 주변장치중의 제1어드레스에서 미리 설정된 테스트 대상의 소정 어드레스명령을 상기 중앙처리유니트에 대해 공급하고, 다음에 미리 설정된 상기 소정 어드레스를 기초로 상기 중앙처리유니트로부터 상기 외부장치로 다음의 대상으로 되는 어드레스를 연속적으로 공급하는 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 중앙처리유니트로부터 어드레스 버스와 데이터 버스를 소프트웨어적으로 분리해 내는 것을 제어하고, 테스트 대상인 주변장치를 제어수단에 의해 억세스제어하며, 외부와 직접적으로 데이터를 억세스하도록 하여, 주변장치의 테스트를 외부에서 효율좋게 실행하도록 하고 있다.
[실시예]
이하, 예시도면을 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 관한 정보처리장치의 테스트용이화회로를 포함하는 구성을 나타낸 블록도이다. 이 도면에 나타낸 실시예는 싱글 칩 마이크로 컴퓨터내의 CPU를 제외하고 다른 주변장치(I/O장치)를 CPU를 개재시키지 않고 외부로부터 직접 제어하여 테스트하도록 한 것이다. 한편, 제1도에 있어서 제6도 및 제7도와 동일한 부호를 붙인 것은 동일한 기능을 수행하는 것이므로, 그에 대한 상세한 설명은 생략한다.
제1도에 있어서, 싱글 칩 마이크로 컴퓨터(11 ; 이하, “본체″라고 칭함)은 제6도에 도시된 구성에 부가하여 본체(11)에 접속된 LSI테스터(10)에 의한 내부 I/O장치(3)의 테스트시에 CPU(16)와 어드레스 버스(12 ; AB) 및 데이터 버스(13 ; DB)를 제어하는 제어회로(14)를 구비하고 있다.
CPU(16)는 어드레스출력부에 어드레스 버스(12)가 접속되고, 데이터의 입출력부는 입력측과 출력측이 완전히 분리되어 있으며, 그 입력측은 내부버스(15)에, 출력측은 데이터 버스(13)에 접속되고, CPU(16)로의 명령코드 등은 반드시 내부버스(15)를 경유하도록 구성되어 있다.
어드레스 버스(12)는 제어회로(14)로부터 부여되는 도통제어신호에 따라 CPU(16)와 I/O장치(3)를 접속시키는 부분으로 분리되어, CPU(16)로부터 출력되는 어드레스신호가 I/O장치(3)로 입력되는 것을 금지시키도록 구성되어 있다.
데이터 버스(13)는 제어회로(14)로부터 부여되는 도통제어신호에 따라 I/O장치(3) 및 CPU(16)의 데이터 출력측과 내부버스(15)를 접속시키는 부분으로 분리된다. 또한, 제어회로(14)로부터 내부버스(15)를 매개하여 NOP명령이 CPU(16)에 부여되는 경우에는 데이터 버스(13)에 대해 출력동작을 하지 않으므로, CPU(16)와 I/O장치(3)를 접속시키는 부분으로 분리된 것과 등가의 상태로 된다.
제어회로(14)는 본체(11)내의 I/O장치(3)의 테스트에 있어서 ROM, RAM 등의 기억장치를 테스트하는 메모리 테스트 모우드와 타이머나 시리얼 입출력장치 등과 같은 기억장치 이외의 I/O장치를 테스트하는 주변장치 테스트 모우드가 외부의 LSI테스터(10)에 의해 설정되는 경우에는 그 설정된 테스트 모우드에 따라 제어를 실행한다.
제어회로(14)는 주변장치 테스트 모우드가 설정되면, CPU(16)로부터 내부의 어드레스 버스(12)를 분리시키고 내부버스(15)와 데이터 버스(13)를 분리시키며, 내부버스(15)를 매개하여 CPU(16)에 NOP명령을 입력시킨다. 한편, 제어회로(14)는 메모리 테스트 모우드가 설정되면 CPU(16)로부터 어드레스 버스(12)를 분리시키지 않고 내부버스(15)와 데이터 버스(13)를 분리시키며, 내부버스(15)를 매개하여 CPU(16)에 NOP명령을 입력시킨다.
또한, 제어회로(14)는 내부버스(15)를 매개하여 CPU(16)의 명령레지스터의 점프(JMP)명령을 입력시킬 수 있다.
더욱이, 제어회로(14)는 일시적으로 데이터 버스(13)와 내부버스(15)를 접속시켜서 도통시킬 수 있다. 이에 따라 메모리 테스트 모우드시 CPU(16)에 어드레스를 프리세트시키고 임의의 어드레스로부터 테스트하는 것이 가능하게 된다.
또한, 제어회로(14)는 본체(11)의 어드레스 버스(12) 및 데이터 버스(13)와 외부의 LSI테스터(10)와의 인터페이스회로로 되는 I/O장치(4)와, 테스트 대상으로 되는 I/O장치(3)에서의 데이터 어드레스신호의 입출력동작을 각각의 테스트 모우드에 따라 제어한다.
이러한 구성에 있어서, 주변장치 테스트 모우드가 제어회로(14)에 설정되면, 제2도(a)에 나타낸 것처럼 어드레스 버스(12)가 제어회로(14)로부터 나오는 제어신호에 의해 CPU(16)로부터 분리된다. 더욱이, 내부버스(15)와 데이터 버스(13)를 분리시키고 NOP명이 제2도(a)의 경로 a1로 나타낸 것처럼 제어회로(14)로부터 내부버스(15)를 매개하여 CPU(16)의 명령레지스터에 세트된다. 이에 따라 NOP명령이 CPU(16)에서 실행되는데, 프로그램 카운터의 내용이 +1 증가하기만 할 뿐으로 CPU(16)는 실효적인 연산동작을 하지 않는다.
이와 같이, 본체(11)내의 어드레스 버스(12)와 데이터 버스(13)가 CPU(16)와 분리된 상태에 있어서, 내부의 어드레스 버스(12)가 I/O장치(4) 및 외부의 어드레스 버스(8)를 매개하여 LSI테스터(10)에 접속되고, 내부의 데이터 버스(13)가 I/O장치(4) 및 외부의 데이터 버스(9)를 매개하여 LSI테스터(10)에 접속되도록, I/O장치(4)가 제어회로(14)에 의해 제어된다.
내부의 어드레스 버스(12)와 데이터 버스(13)가 LSI테스터(10)에 접속되면, 테스트 대상으로 되는 I/O장치(3)를 억세스하기 위한 어드레스신호가 제2도(a)의 경로 a2로 나타낸 것처럼 LSI테스터(10)로부터 I/O장치(3)에 부여된다.
더욱이, 이러한 상태에서 I/O장치(3)의 내용을 독출한다는 취지의 지령이 제어회로(14)로부터 I/O장치(3)에 부여되고 있으면, I/O장치(3)의 내용이 제2도(a)의 경로 a3로 나타낸 것처럼 본체(11)의 사이클 타임에 동기되어 데이터 버스(13)를 매개해서 LSI테스터(10)로 독출되어 수집된다.
한편, I/O장치(3)에 정보를 기록한다는 취지의 지령이 제어회로(14)로부터 I/O장치(3)로 부여되고 있으면, 기록정보가 제2도(a)의 경로 a4로 나타낸 것처럼 LSI테스터(10)로부터 데이터 버스(13)를 매개하여 I/O장치(3)에 부여되어 기록된다.
이와 같이, 본체(11)내의 I/O장치(3)는 CPU(2)와 분리되고 LSI테스터(10)와 접속된 어드레스 버스(12)와 데이터 버스(13)를 매개하여 독출 및 기록동작이 행하여 짐으로써 테스트가 실행된다.
한편, 연속적인 어드레스신호의 공급에 의해 테스트가 가능한 기억장치 등의 I/O장치(3)를 테스트하는 경우에는 우선 JMP명령이 제2도(b)의 경로 b1으로 나타낸 것처럼 제어회로(14)로부터 내부버스(15)를 매개하여 CPU(16)의 명령레지스터에 세트된다. 이에 따라 JMP명령이 실행되면, JMP명령의 실효어드레스로 되는오퍼랜드 데이터(Operand Data), 즉 점프처의 어드레스가 제2의 경로 b2로 나타낸 것처럼 LSI테스터(10)로부터 데이터 버스(13)를 매개하여 CPU(16)의 프로그램 카운터에 프리세트된다. 이러한 동작에 있어서, 프로그램 카운터에 프리세트되는 점프처의 어드레스신호를 테스트 대상인 기억장치를 억세스하는 어드레스신호로 되도록 미리 설정해 둔다.
이러한 상태에 있어서 메모리 테스트 모우드가 제어회로(14)에 설정되면, NOP명령이 제2도(c)의 경로 c1으로 나타낸 것처럼 제어회로(14)로부터 내부버스(15)를 매개하여 CPU(16)의 명령레지스터에 세트된다. 그후, 프로그램 카운터에 프리세트된 어드레스신호가 본체(11)의 사이클 타임에 동기되어 순차적으로 카운트 업되어 제2도(c)의 경로 c2로 나타낸 것처럼 CPU(16)와 분리되어 있지 않은 어드레스 버스(12)를 매개하여 테스트 대상으로 되는 기억장치에 연속적으로 부여된다.
이러한 상태에 있어서, 전술한 기억장치 이외의 I/O장치가 테스트 대상인 경우와 마찬가지로 기억장치와 LSI테스터(10)간의 데이터의 억세스가 제2도(c)의 경로 c3, c4로 나타낸 것처럼 제어회로(14)가 기억장치 및 I/O장치(4)에 대해 행하고 있는 독출동작 혹은 기록동작지령에 따라 이루어짐으로써, 외부로부터 기억장치의 테스트가 실행된다.
이러한 테스트방법에 있어서는 테스트 벡터에 의해 외부로부터 테스트 대상인 기억장치에 어드레스신호를 공급할 필요가 없어져서 어드레스신호를 공급하기 위한 테스트 벡터가 불필요하게 된다.
이와 같이, 상기 실시예에 있어서는 CPU(16)를 매개하지 않고 외부로부터 본체(11)내의 각종 I/O장치를 테스트할 수 있도록 하고 있으므로, 제3도에 나타낸 것처럼 테스트 대상인 I/O장치에서의 1바이트 데이터의 독출동작 및 기록동작에 있어서는 테스트 벡터 및 테스트시간 모두 종래예에 비해 대폭 절감시킬 수 있게 되어 있다. 제4도는 본체(11)에 있어서 주요부의 구체적인 한 구성례를 나타낸 도면이다.
제4도에 있어서 CPU(16)는 예컨대 8비트 길이의 데이터를 취급하여, 독출동작 및 기록동작을 지령하는 R/W신호에 의해 내부의 각종 I/O장치(3)의 독출 및 기록동작을 제어하고 있다. 또한, CPU(16)는 외부의 I/O장치에 대한 독출 및 기록동작을 외부단자(RD, WD)를 매개하여 출력되는 신호에 의해 지령·제어한다. 이 외부단자(RD, WD)에는 테스트시에 외부의 LSI테스터(10)가 접속되어, 본체(11) 내부의 I/O장치(3)의 독출 및 기록동작을 제어하는 신호가 부여된다.
어드레스 버스(12)는 16비트 길이의 어드레스신호를, 데이터 버스(13)는 8비트 길이의 데이터를, 내부버스(15 ; IRI)는 8비트 길이의 명령, 실행어드레스 및 실행데이터를 전송한다.
제어회로(14)는 테스트 모우드를 설정하기 위해 2비트의 레지스터(IOM1, IOM0)를 구비하고 있는 바, 예컨대 레지스터(IOM1, IOM0)에 “00”, “10”을 세트시킴으로써 주변장치 테스트 모우드, 메모리 테스트 모우드가 설정되고, “11”을 세트시킴으로써 통상 동작이 설정된다.
또한, 제어회로(14)는 테스트시에 외부로부터 RD, WD단자를 매개하여 부여되는 신호를 받는 바, 예컨대 WD단자가 “1”에서 내부의 I/O장치(3)가 독출동작을 하도록, 또한 WD단자가 “0”에서 내부의 I/O장치(3)가 기록동작을 하도록 I/O장치(3)에 R/W신호를 공급·제어한다.
더욱이, 제어회로(14)는 외부와의 인터페이스회로로 되는 I/O장치(4)를 구성하는 입출력포트(PA, PB)중 입출력포트(PB)와 내부버스(15)의 접속·제어를 행하고 있다.
입출력포트(PA, PB)는 외부로부터 본체(11)에다 I/O장치 등을 접속시키지 않는 경우에는 어드레스신호 및 데이터에 대해 각각 8비트의 피러럴 포트로서 기능한다. 한편, 외부로부터 본체(11)에 I/O장치나 LSI테스터 등을 접속시키는 경우에 입출력 포트(PA)는 CPU(16)로부터 출력되는 어드레스신호의 상위 8비트의 어드레스신호(AH)와 하위 8비트 어드레스신호(AL)를 각각 독립시키고, 또한 8비트의 데이터를 제어회로(14)의 제어하에 외부와 입출력시킨다. 입출력포트(PB)에 있어서는 하위 8비트의 어드레스신호와 8비트의 데이터를 제어회로(14)의 제어하에 외부와 입출력시킨다. 또한, 각각의 포트는 입출력되는 어드레스신호 및 데이터를 택일적으로 선택하고, 8비트마다 다른 정보가 입출력되는 경우에 한쪽의 8비트의 정보를, 입출력기간중에는 다른쪽의 8비트 정보를 유지시키도록 구성되어 있다.
이러한 구성에 있어서는 제5도에 나타낸 것처럼 동작하여, 전술한 것처럼 내부의 기억용량을 포함하는 I/O장치의 독출동작 및 기록동작, 더욱이는 NOP명령이나 JMP명령이 CPU(16)에 세트되는 동작이 실행된다. 이러한 동작에 있어서, 테스트 대상인 I/O장치가 기억장치인 경우에는 데이터 버스(13)를 매개하여 기억장치를 입출력하는 데이터중 기수 어드레스에 대응되게 입출력되는 데이터는 입출력포트(PB)를 매개하여 각각 입출력되고, 우수 어드레스에 대응되게 입출력되는 데이터는 입출력포트(PA)를 매개하여 각각 입출력된다. 이와 같이, 데이터를 별개의 입출력포트로부터 입출력함으로써, 1개의 입출력포트로부터 입출력하는 경우에 비해 1회의 테스트 벡터에 의해 2바이트분의 테스트가 가능하게 되어, 테스트 시간 및 테스트 벡터의 저감에 효과적이다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 것처럼 본 발명에 의하면, 중앙처리유니트로부터 어드레스 버스, 데이터 버스를 분리제어하고, 테스트 대상인 주변장치를 제어수단에 의해 억세스제어하여 외부와 직접적으로 데이터를 억세스하기 때문에, CPU로부터의 제어에 의하지 않고 주변장치를 외부로부터 테스트할 수 있게 된다. 그 결과, 테스트 벡터나 테스트시간을 절감시켜서 테스트 효율을 향상시키도록 된 정보처리장치의 테스트용이화회로를 제공할 수 있다.

Claims (4)

  1. 중앙처리유니트(16)와, 어드레스 버스(12) 및 데이터 버스(13)를 매개로 상기 중앙처리유니트(16)에 접속된 복수의 주변장치(3), 상기 어드레스 버스(12) 및 데이터 버스(13)와 외부장치(10) 사이의 어드레스신호 및 데이터의 입출력의 전송제어를 수행하는 입출력제어수단(4) 및, 상기 주변장치(3)의 테스트모드시에 상기 중앙처리유니트(16)로부터 상기 데이터 버스(13)를 분리하면서 상기 주변장치(3)의 입출력동작과 상기 입출력제어수단(4)의 동작 및 상기 중앙처리유니트(16)의 동작을 제어하는 제어수단(14)를 구비하여 구성되고, 상기 제어수단(14)이 상기 외부장치(10)의 테스트모드시에 최초로 상기 주변장치중(3)의 제1어드레스에서 미리 설정된 테스트 대상의 소정 어드레스명령을 상기 중앙처리유니트(16)에 대해 공급하고, 다음에 미리 설정된 상기 소정 어드레스를 기초로 상기 중앙처리유니트(16)로부터 상기 외부장치(10)로 다음의 대상으로 되는 어드레스를 연속적으로 공급하는 것을 특징으로 하는 정보처리장치의 테스트용이화회로.
  2. 제1항에 있어서, 상기 중앙처리유니트(16)와, 상기 주변장치(3), 상기 입출력제어수단(4) 및, 상기 제어수단(4)이 동일한 반도체기판상에 형성되어 있는 것을 특징으로 하는 정보처리장치의 테스트용이화회로.
  3. 제1항에 있어서, 상기 입출력제어수단(4)으로부터의 데이터가 복수의 포트에 공급되는 것을 특징으로 하는 정보처리장치의 테스트용이화회로.
  4. 제1항에 있어서, 상기 다음의 테스트 대상으로 되는 어드레스가 상기 중앙처리유니트(16)로부터 상기 주변장치(3)로 상기 중앙처리유니트(16)중의 NOP명령을 실행하는 것에 의해 전송되고, 상기 중앙처리유니트(16)중의 프로그램카운터를 증가하는 것에 의해 내부버스를 매개로 연속하는 어드레스가 상기 중앙처리유니트(16)로부터 상기 주변장치(3)로 전송되는 것을 특징으로 하는 정보처리장치의 테스트용이화회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233352A (ja) * 1992-02-19 1993-09-10 Nec Corp マイクロプロセッサ
FR2697356B1 (fr) * 1992-10-22 1994-12-09 Sagem Circuit intégré à la demande à microprocesseur.
US5432464A (en) * 1993-09-29 1995-07-11 Societe D'applications Generales D'electricite Et De Mecanique Sagem Application specific integrated circuit including a microprocessor for customized functions as defined by the user
JPH07110803A (ja) * 1993-10-13 1995-04-25 Nec Corp シングルチップマイクロコンピュータ
JP4899248B2 (ja) * 2001-04-02 2012-03-21 富士通セミコンダクター株式会社 半導体集積回路
US7673177B2 (en) * 2003-07-01 2010-03-02 Samsung Electronics Co., Ltd. Circuit and method for providing PCB power-on self test capability for peripheral devices
JP2005316643A (ja) * 2004-04-28 2005-11-10 Fuji Xerox Co Ltd 無線データ送受信システムのｃｐｕエミュレータ
CN104182316A (zh) * 2013-05-22 2014-12-03 鸿富锦精密工业(武汉)有限公司 转换装置
CN104216464A (zh) * 2013-05-31 2014-12-17 鸿富锦精密工业(武汉)有限公司 转换装置
JP6241323B2 (ja) * 2014-03-06 2017-12-06 富士通株式会社 スイッチ装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3921142A (en) * 1973-09-24 1975-11-18 Texas Instruments Inc Electronic calculator chip having test input and output
US4334268A (en) * 1979-05-01 1982-06-08 Motorola, Inc. Microcomputer with branch on bit set/clear instructions
US4878168A (en) * 1984-03-30 1989-10-31 International Business Machines Corporation Bidirectional serial test bus device adapted for control processing unit using parallel information transfer bus
JPS60207942A (ja) * 1984-03-30 1985-10-19 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 記憶コントロ−ラおよび記憶装置検査装置
US4654804A (en) * 1984-07-23 1987-03-31 Texas Instruments Incorporated Video system with XY addressing capabilities
US5032783A (en) * 1985-10-23 1991-07-16 Texas Instruments Incorporated Test circuit and scan tested logic device with isolated data lines during testing
JPH0821028B2 (ja) * 1986-04-23 1996-03-04 株式会社日立製作所 デ−タ処理装置
JPS6349870A (ja) * 1986-08-19 1988-03-02 Mitsubishi Electric Corp マイクロコンピユ−タ
KR880014482A (ko) * 1987-05-27 1988-12-24 미다 가쓰시게 반도체 집적회로 장치
JP2760157B2 (ja) * 1991-01-23 1998-05-28 日本電気株式会社 Ｌｓｉテスト方法

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