JPS6349870A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6349870A JPS6349870A JP61193185A JP19318586A JPS6349870A JP S6349870 A JPS6349870 A JP S6349870A JP 61193185 A JP61193185 A JP 61193185A JP 19318586 A JP19318586 A JP 19318586A JP S6349870 A JPS6349870 A JP S6349870A
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- JP
- Japan
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- cpu
- signal line
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- external terminal
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 230000002457 bidirectional effect Effects 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１つの半導体チップ上にＣＰＵを含む複数
個の電子回路を集積したマイクロコンピュータに関し、
特にその回路方式に関するものである。
個の電子回路を集積したマイクロコンピュータに関し、
特にその回路方式に関するものである。
第２図は従来のマイクロコンピュータチップの構成を示
すブロック図であり、図において１はＣＰＵ、２はＣＰ
Ｕより出力されるアドレス出力であり、アドレスバス３
に接続されている。アドレスバス３は、出力バッファ４
を通して端子５に接続されている。６はＣＰＵ １から
のデータ入出力線であり、データバス７に接続されてい
る。データバス７は入出力バッファ９，８を通して端子
１１に接続されている。１２は読み出し書き込み指定信
号出力であり、Ｒ／Ｗ信号線１３に接続されている。Ｒ
／Ｗ信号線１３は出カバソファ１４を通し、端子１５に
接続されている。１６はクロソり信号出力であり、クロ
ック信号線１７に接続されている。クロック信号線１７
は出カバソファ１８を通して端子１９に接続されている
。上記アドレスバス３．データバス７、Ｒ／Ｗ信号ｖＡ
１３、クロック信号線１７を以下まとめて周辺回路制御
線２２と言う。２０ ａ、 ２０ ｂ、 ２０ Ｇ
は特定の機能を持った周辺電子回路であり、向辺回路制
御線２２を通して、ＣＰＵＩに接続されている。例えば
２０ａは読み出し専用メモリ （ＲＯＭ） 、２０ｂは
読み出し書き込み可能メモリ （ＲＡＭ）、２０ｃはタ
イマ機能回路である。２３は一つの半導体チップを示す
。
すブロック図であり、図において１はＣＰＵ、２はＣＰ
Ｕより出力されるアドレス出力であり、アドレスバス３
に接続されている。アドレスバス３は、出力バッファ４
を通して端子５に接続されている。６はＣＰＵ １から
のデータ入出力線であり、データバス７に接続されてい
る。データバス７は入出力バッファ９，８を通して端子
１１に接続されている。１２は読み出し書き込み指定信
号出力であり、Ｒ／Ｗ信号線１３に接続されている。Ｒ
／Ｗ信号線１３は出カバソファ１４を通し、端子１５に
接続されている。１６はクロソり信号出力であり、クロ
ック信号線１７に接続されている。クロック信号線１７
は出カバソファ１８を通して端子１９に接続されている
。上記アドレスバス３．データバス７、Ｒ／Ｗ信号ｖＡ
１３、クロック信号線１７を以下まとめて周辺回路制御
線２２と言う。２０ ａ、 ２０ ｂ、 ２０ Ｇ
は特定の機能を持った周辺電子回路であり、向辺回路制
御線２２を通して、ＣＰＵＩに接続されている。例えば
２０ａは読み出し専用メモリ （ＲＯＭ） 、２０ｂは
読み出し書き込み可能メモリ （ＲＡＭ）、２０ｃはタ
イマ機能回路である。２３は一つの半導体チップを示す
。
次に動作について説明する。ＣＰＵＩは、周辺電子回路
２０ａ、２０ｂ、２０ｃを下記の手順で動作させる。
２０ａ、２０ｂ、２０ｃを下記の手順で動作させる。
指定する周辺電子回路のアドレスをアドレスバス３に出
力する。次に読み出し、書き込みの指定を、Ｒ／Ｗ信号
ｖＡ１３に出力する。アドレスによって指定された周辺
電子回路は、クロック信号線１７のクロックに同期して
、データバス７を通じて、データの人出力を行ない、周
辺電子回路は、このデータに従って動作を行う。
力する。次に読み出し、書き込みの指定を、Ｒ／Ｗ信号
ｖＡ１３に出力する。アドレスによって指定された周辺
電子回路は、クロック信号線１７のクロックに同期して
、データバス７を通じて、データの人出力を行ない、周
辺電子回路は、このデータに従って動作を行う。
従来のマイクロコンピュータは、半導体チップ内部のア
ドレスバス、データバス、Ｒ／Ｗ信号線、クロック信号
線が、同一半導体チップ内部にあるＣＰＵにより常に制
御されるように構成されているので、周辺電子回路を動
作させテストする場合、必ずＣＰＵを動作させなければ
ならず、操作が複雑で時間がかかり、テスト精度がＣＰ
Ｕの動作により影響されるなどの問題点があった。
ドレスバス、データバス、Ｒ／Ｗ信号線、クロック信号
線が、同一半導体チップ内部にあるＣＰＵにより常に制
御されるように構成されているので、周辺電子回路を動
作させテストする場合、必ずＣＰＵを動作させなければ
ならず、操作が複雑で時間がかかり、テスト精度がＣＰ
Ｕの動作により影響されるなどの問題点があった。
この発明は上記の問題点を解決するためになされたもの
で、半導体チップ内部の周辺電子回路を、同一チップ内
部にあるＣＰＵを介さずに、半導体チップ外部より動作
させることができるマイクロコンピュータを得ることを
目的とする。
で、半導体チップ内部の周辺電子回路を、同一チップ内
部にあるＣＰＵを介さずに、半導体チップ外部より動作
させることができるマイクロコンピュータを得ることを
目的とする。
この発明に係るマイクロコンピュータは、ＣＰＵと信号
線との間及び信号線とチップの外部端子との間にそれぞ
れ逆動作を行う２つのスリーステートゲートが設けられ
、該スリーステートゲートを外部からの信号に応じて切
り換えるモードフラグとを備えたものである。
線との間及び信号線とチップの外部端子との間にそれぞ
れ逆動作を行う２つのスリーステートゲートが設けられ
、該スリーステートゲートを外部からの信号に応じて切
り換えるモードフラグとを備えたものである。
この発明におけるマイクロコンピュータは、Ｃｐｕと信
号線との間及び信号線とチップの外部端子との間にそれ
ぞれ逆動作を行う２つのスリーステートゲートを設け、
該スリーステートゲートを外部からの信号に応じて切り
換えるモードフラグを設けたから、テスト時にスリース
テートゲートがＣＰＵと周辺回路制御ｌ′ｆａを切り離
すとともに、外部端子と周辺回路制御線を導通させ、外
部より半導体チップ内部の周辺電子回路を直接動作させ
、テストできる。
号線との間及び信号線とチップの外部端子との間にそれ
ぞれ逆動作を行う２つのスリーステートゲートを設け、
該スリーステートゲートを外部からの信号に応じて切り
換えるモードフラグを設けたから、テスト時にスリース
テートゲートがＣＰＵと周辺回路制御ｌ′ｆａを切り離
すとともに、外部端子と周辺回路制御線を導通させ、外
部より半導体チップ内部の周辺電子回路を直接動作させ
、テストできる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるマイクロコンピュータチッ
プの構成を示すブロック図であり、図において２４はＣ
ＰＵＩと、周辺回路制御綿２２とを分離するために設け
たスリーステートゲート、２５は外部端子５，１１，１
５．１９と、周辺回路側？ＩＩｌ線を接続する双方向性
のスリーステートゲートである。２６は１ビツトのフラ
グで、端子２７に接続されており、端子２７によって値
を変えることができる。
図は本発明の一実施例によるマイクロコンピュータチッ
プの構成を示すブロック図であり、図において２４はＣ
ＰＵＩと、周辺回路制御綿２２とを分離するために設け
たスリーステートゲート、２５は外部端子５，１１，１
５．１９と、周辺回路側？ＩＩｌ線を接続する双方向性
のスリーステートゲートである。２６は１ビツトのフラ
グで、端子２７に接続されており、端子２７によって値
を変えることができる。
次に動作について説明する。モードフラグ２６が“Ｏ”
の場合、周辺回路制御線２２の状態は、スリーステート
ゲート２４が能動状態であるため、ＣＰＵ１の制御によ
り設定される。また、端子５゜１１．１５．１９の状態
も、ＣＰＵＩの制御により設定される。これは従来と同
じ動作である。
の場合、周辺回路制御線２２の状態は、スリーステート
ゲート２４が能動状態であるため、ＣＰＵ１の制御によ
り設定される。また、端子５゜１１．１５．１９の状態
も、ＣＰＵＩの制御により設定される。これは従来と同
じ動作である。
モードフラグ２６がｌ”の場合は、スリーステートゲー
ト２４は、非能動状態となり、ｃｐｕｌは、周辺回路制
御線２２と分離される。一方双方向性スリーステートゲ
ート２５の方向は、モードフラグ２５が“Ｏ”の場合と
反対になり、周辺回路制御線２２の状態は、外部端子５
，１１，１５．１９からの入力により設定できる。ここ
で、上記外部端子に、ＣＰＵＩの入出力信号と同じ波形
を加えることにより、周辺電子回路２０ａ、２Ｑｂ、２
０Ｃを、直接動作させることができる。
ト２４は、非能動状態となり、ｃｐｕｌは、周辺回路制
御線２２と分離される。一方双方向性スリーステートゲ
ート２５の方向は、モードフラグ２５が“Ｏ”の場合と
反対になり、周辺回路制御線２２の状態は、外部端子５
，１１，１５．１９からの入力により設定できる。ここ
で、上記外部端子に、ＣＰＵＩの入出力信号と同じ波形
を加えることにより、周辺電子回路２０ａ、２Ｑｂ、２
０Ｃを、直接動作させることができる。
このようにしてＣＰＵと周辺電子回路を切り離し半導体
チップ外部より直接周辺電子回路を動作できるので、Ｃ
ＰＵを動作させずに簡単な操作で周辺電子回路をテスト
でき、テスト精度もＣＰＵの動作に依存しないため高く
なる。
チップ外部より直接周辺電子回路を動作できるので、Ｃ
ＰＵを動作させずに簡単な操作で周辺電子回路をテスト
でき、テスト精度もＣＰＵの動作に依存しないため高く
なる。
なお上記実施例では、モードフラグ２６を外部端子２７
で設定するものを示したが、他の周辺電子回路と同じく
、プログラムで設定できるようにしてもよい。
で設定するものを示したが、他の周辺電子回路と同じく
、プログラムで設定できるようにしてもよい。
以上のように、この発明によればＣＰＵと信号線との間
、および信号線とチップの外部端子との間にスリーステ
ートゲートを設けるとともに、該スリーステートゲート
を外部からの信号に応じて切り換えるモードフラグを設
け、周辺電子回路をＣＰＵを介さずに、半導体チップ外
部より動作できるように構成したから、周辺電子回路の
テストを、簡単な方法で、かつ短い時間でできる。また
テストの精度もＣＰＵの動作に関係なくなるため良くな
る効果がある。
、および信号線とチップの外部端子との間にスリーステ
ートゲートを設けるとともに、該スリーステートゲート
を外部からの信号に応じて切り換えるモードフラグを設
け、周辺電子回路をＣＰＵを介さずに、半導体チップ外
部より動作できるように構成したから、周辺電子回路の
テストを、簡単な方法で、かつ短い時間でできる。また
テストの精度もＣＰＵの動作に関係なくなるため良くな
る効果がある。
第１図はこの発明の一実施例によるマイクロコンピュー
タチップを示すブロック図、第２図は従来のマイクロコ
ンピュータチップを示すブロック図。 １はＣＰＵ、３はアドレスバス、７はデータバス、１３
はＲ／Ｗ信号線、１７はクロック信号線、５．１１，１
５．１９は外部端子、２６はモードフラグ、２０ａ、２
０ｂ、２０ｃは周辺電子回路、２４．２５はスリーステ
ートゲート。 なお図中同一符号は同−又は相当部分を示す。
タチップを示すブロック図、第２図は従来のマイクロコ
ンピュータチップを示すブロック図。 １はＣＰＵ、３はアドレスバス、７はデータバス、１３
はＲ／Ｗ信号線、１７はクロック信号線、５．１１，１
５．１９は外部端子、２６はモードフラグ、２０ａ、２
０ｂ、２０ｃは周辺電子回路、２４．２５はスリーステ
ートゲート。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）同一チップ上にＣＰＵと、その周辺電子回路と、
該両者間を接続する信号線とを有するマイクロコンピュ
ータにおいて、 上記ＣＰＵと信号線との間、及び該信号線と該チップの
外部端子との間にそれぞれ設けられた逆動作を行う２つ
のスリーステートゲートと、該スリーステートゲートの
状態を外部からの信号に応じて切り換えるためのモード
フラグとを備えたことを特徴とするマイクロコンピュー
タ。 - （２）上記２つのスリーステートゲートはその一方が該
ＣＰＵと該信号線を切り離した時他方が該チップの外部
端子からの入力向に該信号線を接続し、その一方が該Ｃ
ＰＵと該信号線を通電状態にした時は他方が該チップの
外部端子からの出力向に該信号線を接続するものである
ことを特徴とする特許請求の範囲第１項記載のマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193185A JPS6349870A (ja) | 1986-08-19 | 1986-08-19 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193185A JPS6349870A (ja) | 1986-08-19 | 1986-08-19 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349870A true JPS6349870A (ja) | 1988-03-02 |
Family
ID=16303717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193185A Pending JPS6349870A (ja) | 1986-08-19 | 1986-08-19 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349870A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224849A (ja) * | 1988-03-03 | 1989-09-07 | Nec Corp | マイクロコンピュータ |
| JPH0424749A (ja) * | 1990-05-16 | 1992-01-28 | Toshiba Corp | 情報処理装置のテスト容易化回路 |
| JP2005316643A (ja) * | 2004-04-28 | 2005-11-10 | Fuji Xerox Co Ltd | 無線データ送受信システムのｃｐｕエミュレータ |
-
1986
- 1986-08-19 JP JP61193185A patent/JPS6349870A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224849A (ja) * | 1988-03-03 | 1989-09-07 | Nec Corp | マイクロコンピュータ |
| JPH0424749A (ja) * | 1990-05-16 | 1992-01-28 | Toshiba Corp | 情報処理装置のテスト容易化回路 |
| JP2005316643A (ja) * | 2004-04-28 | 2005-11-10 | Fuji Xerox Co Ltd | 無線データ送受信システムのｃｐｕエミュレータ |
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