JPS62230040A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62230040A JPS62230040A JP61074900A JP7490086A JPS62230040A JP S62230040 A JPS62230040 A JP S62230040A JP 61074900 A JP61074900 A JP 61074900A JP 7490086 A JP7490086 A JP 7490086A JP S62230040 A JPS62230040 A JP S62230040A
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- JP
- Japan
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- circuit
- output
- input
- terminal
- logic circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000011990 functional testing Methods 0.000 claims description 5
- 238000012360 testing method Methods 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＲＯＭ。
ＲＡＭ等の順序回路を内蔵し、それらの順序回路が外部
端子より直接アクセス可能な構成となっている論理回路
に関する。
端子より直接アクセス可能な構成となっている論理回路
に関する。
一般に、順序回路を内蔵した半導体集積回路は、第２図
に示すように、順序回路５を組み合せ回路４がとり囲ん
だ構成となっているため、入力端子２１、出力端子２２
から直接順序回路にアクセスできない場合が多く、論理
回路に内荒されたＲＯＭ、ＲＡＭ等の機能を外部端子よ
り直接試験しようとする場合は第３図に示すように論理
回路本来の入出力端子とは別に新たに入出力端子３゜３
３．３４．入出力２２７７回路１１１２３を設けその入
出力端子より被試験回路である順序回路５に直接アクセ
スするか、または第４図に示すように論理回路の入力端
子４１及び入力バッファ回路１１を機能試験時の入力君
号供給端子と共用し。
に示すように、順序回路５を組み合せ回路４がとり囲ん
だ構成となっているため、入力端子２１、出力端子２２
から直接順序回路にアクセスできない場合が多く、論理
回路に内荒されたＲＯＭ、ＲＡＭ等の機能を外部端子よ
り直接試験しようとする場合は第３図に示すように論理
回路本来の入出力端子とは別に新たに入出力端子３゜３
３．３４．入出力２２７７回路１１１２３を設けその入
出力端子より被試験回路である順序回路５に直接アクセ
スするか、または第４図に示すように論理回路の入力端
子４１及び入力バッファ回路１１を機能試験時の入力君
号供給端子と共用し。
さらに論理回路の出力端子４２及び出力バッフア回路２
３を機能試験時の出力信号観測端子と共用し、セレクタ
ー回路６を用いて機能試験時には論理回路の入・出力端
子より被試験回路である順序回路５へ直接アクセスする
かのいずれかの構成となっていた。
３を機能試験時の出力信号観測端子と共用し、セレクタ
ー回路６を用いて機能試験時には論理回路の入・出力端
子より被試験回路である順序回路５へ直接アクセスする
かのいずれかの構成となっていた。
上述した従来の論理回路においては、新たに入・出力端
子及び入・出力バラフッ回路を設ける方法は被試験回路
の入・出力端子数が多いとその論理回路の入・出力バブ
ファ数及び入出力端子数が増大しゲートアレイのように
その入出力端子数が固定されているものでは使用可能な
論理回路の信号端子数が減少する。゛またスタンダード
セル及びその他のカスタムＬＳＩにおいてはチップサイ
ズの増大を招くという欠点がある。
子及び入・出力バラフッ回路を設ける方法は被試験回路
の入・出力端子数が多いとその論理回路の入・出力バブ
ファ数及び入出力端子数が増大しゲートアレイのように
その入出力端子数が固定されているものでは使用可能な
論理回路の信号端子数が減少する。゛またスタンダード
セル及びその他のカスタムＬＳＩにおいてはチップサイ
ズの増大を招くという欠点がある。
また入・出力端子数を増加させないために論理回路の入
出力端子を被試験回路の機能試験用端子と共用し、セレ
クター回路を用いる方法は、論理回路の入力バッファ回
路の出力に本来の論理回路には必要のない配線が必要と
なりその配線長が大きくなると入力バッファ回路の遅延
時間の増大を招き、また論理回路の出力バッファの入力
端子と組み合せ回路の出力端子間にセレクター回路が介
在するためにその遅延時間も増大するという欠点を有す
る。
出力端子を被試験回路の機能試験用端子と共用し、セレ
クター回路を用いる方法は、論理回路の入力バッファ回
路の出力に本来の論理回路には必要のない配線が必要と
なりその配線長が大きくなると入力バッファ回路の遅延
時間の増大を招き、また論理回路の出力バッファの入力
端子と組み合せ回路の出力端子間にセレクター回路が介
在するためにその遅延時間も増大するという欠点を有す
る。
本発明の半導体集積回路は、順序回路を内蔵し。
かつ該順序回路が外部端子より直接機能試験可能な構成
となっている論理回路よりなる半導体集積回路において
１通常動作時は論理回路の入力端子及び入力バッファ回
路として動作し順序回路の機能試験時には順序回路の出
力を論理回路の外部へ取り出すための出力端子及び出力
バッファ回路として動作するように構成された入出力共
用端子及び入出力共用バッファ回路と１通常動作時は論
理回路の出力端子及び出力バラフッ回路として動作し順
序回路の機能試験時には順序回路の入力へ信号を印加す
るための入力端子及び入力バッファ回路として動作する
ように構成された入出力共用端子及び入出力共用バッフ
ァ回路とを含むことを特徴とする。
となっている論理回路よりなる半導体集積回路において
１通常動作時は論理回路の入力端子及び入力バッファ回
路として動作し順序回路の機能試験時には順序回路の出
力を論理回路の外部へ取り出すための出力端子及び出力
バッファ回路として動作するように構成された入出力共
用端子及び入出力共用バッファ回路と１通常動作時は論
理回路の出力端子及び出力バラフッ回路として動作し順
序回路の機能試験時には順序回路の入力へ信号を印加す
るための入力端子及び入力バッファ回路として動作する
ように構成された入出力共用端子及び入出力共用バッフ
ァ回路とを含むことを特徴とする。
次に１本発明について自重を参照して説明する。
第１図は本発明の一実施例を示す回路構成図である。本
実施例では論理回路はＲＯＭ、几ＡＭ等の外部端子から
直接アクセスし試験を行なう必要がある順序論理回路５
とその他の組み合せ論理回路４及び順序論理回路５への
入力信号を通常の組み合せ論理回路４からの信号かテス
ト時の入力端子から加えられる信号かの選択を行なうセ
レクター回路６．さらに通常動作時には端子１から加え
られた信号を組み合せ論理回路４へ供給し、テスト時に
は順序論理回路５の出力信号を外部へ取り出すための入
力バッファ回路７及び３ステ一ト出カバツフア回路８よ
り構成される入出力共用バッフ７回路と１通常動作時に
は組み合せ論理回路部４の出力信号を３ステ一ト出力バ
ッファ回路９を介して端子２へ取り出し、テスト時には
端子２へ加えられた信号を入力バッファ回路１０及びセ
レクター回路６を介して順序論理回路５へ印加するよう
に構成された入出力共用バラフッ回路とからなる。
実施例では論理回路はＲＯＭ、几ＡＭ等の外部端子から
直接アクセスし試験を行なう必要がある順序論理回路５
とその他の組み合せ論理回路４及び順序論理回路５への
入力信号を通常の組み合せ論理回路４からの信号かテス
ト時の入力端子から加えられる信号かの選択を行なうセ
レクター回路６．さらに通常動作時には端子１から加え
られた信号を組み合せ論理回路４へ供給し、テスト時に
は順序論理回路５の出力信号を外部へ取り出すための入
力バッファ回路７及び３ステ一ト出カバツフア回路８よ
り構成される入出力共用バッフ７回路と１通常動作時に
は組み合せ論理回路部４の出力信号を３ステ一ト出力バ
ッファ回路９を介して端子２へ取り出し、テスト時には
端子２へ加えられた信号を入力バッファ回路１０及びセ
レクター回路６を介して順序論理回路５へ印加するよう
に構成された入出力共用バラフッ回路とからなる。
この論理回路る通常動作状態か順序論理回路５をテスト
する状態かを選択する制御制御入力端子３が設けられて
おり、入力バッファ１１を介して３ステ一ト出力パツ７
７回路８及びセレクター回路６の制御入力へ接続されさ
らに制御入力端子３へ加えられた信号はインバータ１２
により反転されて３ステ一ト出力バッファ回路９の制御
入力へ印加される。
する状態かを選択する制御制御入力端子３が設けられて
おり、入力バッファ１１を介して３ステ一ト出力パツ７
７回路８及びセレクター回路６の制御入力へ接続されさ
らに制御入力端子３へ加えられた信号はインバータ１２
により反転されて３ステ一ト出力バッファ回路９の制御
入力へ印加される。
以上のように構成された論理回路の動作は以下の通りで
ある。まず制御入力端子３がノ＼イレベルつまり順序論
理回路５をテストする場合について述べる。この状態で
は３ステ一ト出力バツフア回路９の制御入力端子にはロ
ウレベルが印加され出力バッファ回路９の出力はハイイ
ンピーダンス状態となり、端子２は入力モードとなる。
ある。まず制御入力端子３がノ＼イレベルつまり順序論
理回路５をテストする場合について述べる。この状態で
は３ステ一ト出力バツフア回路９の制御入力端子にはロ
ウレベルが印加され出力バッファ回路９の出力はハイイ
ンピーダンス状態となり、端子２は入力モードとなる。
又セレクター回路６０制御入力端子にはハイレベルが印
加されセレクター回路６の出力には入力バッファ回路１
０の出力より入力へ印加された舊号が得られる。つまり
入力端子２へ加えられた入力信号は入力バッファ回路１
０及びセレクター回路６を通じて順序論理回路５０入カ
へ印加される。又３ステ一ト出力パツ７ア回路８は制御
入力端子ヘハイレベルが印加され出力バッファ回路８は
動作状態となり端子１には順序回路５の出力信号が得ら
れる。
加されセレクター回路６の出力には入力バッファ回路１
０の出力より入力へ印加された舊号が得られる。つまり
入力端子２へ加えられた入力信号は入力バッファ回路１
０及びセレクター回路６を通じて順序論理回路５０入カ
へ印加される。又３ステ一ト出力パツ７ア回路８は制御
入力端子ヘハイレベルが印加され出力バッファ回路８は
動作状態となり端子１には順序回路５の出力信号が得ら
れる。
つまりこの状態に２いては端子１，２より直接順序論理
回路５へのアクセスが可能となる。
回路５へのアクセスが可能となる。
次に制御入力端子３がロウレベルつまりこの論理回路が
通常動作状態にある場合について説明する。この状態で
は３ステ一ト出力バツフア回路９はその制御入力がハイ
レベルとなり出力バッファ動作を行ない、端子２へは組
み合せ論理回路４の出力が現わ肚る。また３ステ一ト出
力バツフア回路８の出力はハイインピーダンスとなり端
子１は通常の入力端子として動作する。さらにセレクタ
ー回路６は制御入力がロウレベルとなるため七の出力に
は組み合せ論理回路４の出力信号が出力される。
通常動作状態にある場合について説明する。この状態で
は３ステ一ト出力バツフア回路９はその制御入力がハイ
レベルとなり出力バッファ動作を行ない、端子２へは組
み合せ論理回路４の出力が現わ肚る。また３ステ一ト出
力バツフア回路８の出力はハイインピーダンスとなり端
子１は通常の入力端子として動作する。さらにセレクタ
ー回路６は制御入力がロウレベルとなるため七の出力に
は組み合せ論理回路４の出力信号が出力される。
以上説明したように本発明は、外部端子より直接試験を
必要とする回路部分を有する論理回路の試験時の入力端
子及び入力バッファ回路として論理回路本来の出力端子
及び出力バッファ回路を入出力共用端子及び入出力共用
バッファ回路構成としてその入力バッファ部を使用し、
試験時の出力端子及び出力バッファ回路として論理回路
本来の入力端子及び入力バッファ回路を入出力共用端子
及び入出力共用バラフッ回路構成としその出力バッファ
部を使用することにより試験のために外部端子数を増加
させることなく、かつ論理回路の遅延時間を増大させな
い論理回路を構成できる効果がある。
必要とする回路部分を有する論理回路の試験時の入力端
子及び入力バッファ回路として論理回路本来の出力端子
及び出力バッファ回路を入出力共用端子及び入出力共用
バッファ回路構成としてその入力バッファ部を使用し、
試験時の出力端子及び出力バッファ回路として論理回路
本来の入力端子及び入力バッファ回路を入出力共用端子
及び入出力共用バラフッ回路構成としその出力バッファ
部を使用することにより試験のために外部端子数を増加
させることなく、かつ論理回路の遅延時間を増大させな
い論理回路を構成できる効果がある。
第１図は本発明の一実施例を示す回路構成図。
第２図はテスト用外部端子、テスト用制御回路を含まな
い従来の論理回路の回路構成図、第３図及び第４図はテ
スト用外部端子、テスト用制御回路を含む従来の論理回
路の回路構成図である。 １・・・・・・論理回路入力及び被試験回路出力共用端
子、２・・・・・・論理回路出力及び被試験回路入力共
用端子、３・・・・・・制御入力端子、４・・・・・・
組み合せ論理回路、５・・・・・・順序論理回路、７，
１０．１１・・・・・・入力バッファ回路、８，９．２
３・・・・・・出力バッファ回路、６・・・・・・セレ
クター回路、１２・・・・・・インバータ、２１．３１
・・・・・・論理回路入力端子、２２゜３２・・・・・
・論理回路出力端子、３３・・・・・・被試験回路入力
端子、３４・・・・・・被試験回路出力端子、４１・・
・・−・論理回路入力及び被試験回路入力共用端子。 ４２・・・・・・論理回路出力及び被試験回路出力共用
端子。 代理人 弁理士 内 原 晋 〉 帛２図
い従来の論理回路の回路構成図、第３図及び第４図はテ
スト用外部端子、テスト用制御回路を含む従来の論理回
路の回路構成図である。 １・・・・・・論理回路入力及び被試験回路出力共用端
子、２・・・・・・論理回路出力及び被試験回路入力共
用端子、３・・・・・・制御入力端子、４・・・・・・
組み合せ論理回路、５・・・・・・順序論理回路、７，
１０．１１・・・・・・入力バッファ回路、８，９．２
３・・・・・・出力バッファ回路、６・・・・・・セレ
クター回路、１２・・・・・・インバータ、２１．３１
・・・・・・論理回路入力端子、２２゜３２・・・・・
・論理回路出力端子、３３・・・・・・被試験回路入力
端子、３４・・・・・・被試験回路出力端子、４１・・
・・−・論理回路入力及び被試験回路入力共用端子。 ４２・・・・・・論理回路出力及び被試験回路出力共用
端子。 代理人 弁理士 内 原 晋 〉 帛２図
Claims (1)
- 順序回路を内蔵し、かつ該順序回路が外部端子より直接
機能試験可能な構成となっている論理回路よりなる半導
体集積回路において、通常動作時は論理回路の入力端子
及び入力バッファ回路として動作し前記順序回路の機能
試験時には順序回路の出力信号を論理回路の外部へ取り
出すための出力端子及び出力バッファ回路として動作す
るように構成された入出力共用端子及び入出力共用バッ
ファ回路と、通常動作時は論理回路の出力端子及び出力
バッファ回路として動作し前記順序回路の機能試験時に
は順序回路の入力へ信号を印加するための入力端子及び
入力バッファ回路として動作するように構成された入出
力共用端子及び入出力共用バッファ回路とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074900A JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074900A JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230040A true JPS62230040A (ja) | 1987-10-08 |
| JPH0577292B2 JPH0577292B2 (ja) | 1993-10-26 |
Family
ID=13560721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074900A Granted JPS62230040A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245971A (ja) * | 1988-08-05 | 1990-02-15 | Nec Corp | 半導体集積論理回路 |
-
1986
- 1986-03-31 JP JP61074900A patent/JPS62230040A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245971A (ja) * | 1988-08-05 | 1990-02-15 | Nec Corp | 半導体集積論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577292B2 (ja) | 1993-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |