JPH0450678A - テスト容易化回路 - Google Patents

テスト容易化回路

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JPH0450678A
JPH0450678A JP2153587A JP15358790A JPH0450678A JP H0450678 A JPH0450678 A JP H0450678A JP 2153587 A JP2153587 A JP 2153587A JP 15358790 A JP15358790 A JP 15358790A JP H0450678 A JPH0450678 A JP H0450678A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＬＳＩ（集積回路）に適用されるテスト容易
化回路に関する。
（従来の技術） 多数の入出力ピンを有する論理ＬＳＩか複数搭載された
ボードのテストを容易化する技術としてバウンダリスキ
ャンと呼ばれるテスト構造及びテスト方式が知られてい
る。最近のデジタルＬＳＩは信号線数が非常に多く、こ
れに伴うテスＩ−機器のコスト、テストコストの増大が
問題となっている。このような状況において、バウンダ
リスキャンテストは有効な解決策である。
このテスト形態は第６図に示すように、例えばＬＳＩチ
ップ７１〜７４の外部端子に相当する信号線部分に記憶
素子７５が付加されており、これらをシフトレジスタ状
に構成させることにより、記憶素子７５の内容設定及び
読出しが、入力データＳｌ、出力データＳＯを介してシ
リアルシフト動作にて可能となるものである。これによ
り、ボード７６上の個別のＬＳＩチップ７１〜７４を分
離状態と見なしてテストがなされるものである。
上記バウンダリスキャンの手法はボード上ニオける個別
ＬＳＩのテストという意味で有益なだけでなく、半導体
装置製造時の出荷事前テストにおいても有効である。す
なわち、ＬＳＩに内蔵されたバウンダリスキャン構造（
記憶素子７５等）を利用することにより、多ビンのロジ
ックデバイスをシリアル動作にて、少ないビン数のテス
ト機器でテストすることが可能である。
しかしながら、少数のテストビンを前提とした従来のバ
ウンダリスキャン対応のロジックデバイス及び専用機器
では、半導体装置製造時の出荷試験として不可欠なテス
ト項目である周辺セルのパラメトリック特性試験（ＤＣ
テスト）ができない。
このＤＣテストはロジックデバイス周辺に設けられる人
出力バッファ回路の電気的特性、例えば、出力電流特性
、入力電流特性等を試験するものである。バウンダリス
キャンによるテストでは、シリアル入力、シリアル円方
端子及びテスト端子のみに対しテスト機器から接続する
構成となるため、他の人出力バッファ部分のＤＣテスト
は不可能である。
（発明が解決しようとする課題） このように、従来では、バウンダリスキャン構造を有し
たロジックデバイスにおいて、シリアル動作による機能
試験はバウンダリスキャンテストにより実行できるが、
周辺に設けられる全周辺セル（人出力バッファ回路）に
ついてのＤＣテストは実行できないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、バウンダリスキャンに対応するロジ
ックデバイスにおいて、少数のテストビンという特長を
損なうことなくＤＣテストをも実行可能なテスト容易化
回路を提供することにある。
［発明の構成〕 （課題を解決するための手段） この発明のテスト容易化回路は、ＬＳＩの周辺セル部分
で入出力各端子に相当する部分に個々に設けられる記憶
素子、前記周辺セル部分の入力セル部分に設けられるプ
ルアップもしくはプルダウン用の抵抗としての能動素子
をオン／オフ制御する第１のテスト用記憶素子、前記周
辺セル部分の出力セル部分をオン／オフ制御する第２の
テスト用記憶素子とを直列に接続したシフトレジスタを
前記ＬＳＩの周辺セル部分に備え、前記シフトレジスタ
に入力されるテストデータをシリアル動作させることに
より、ＬＳＩ全体の機能試験を行うバウンダリスキャン
テスト及びＤＣ特性試験を行うＤＣテストの両者に対応
するテスト回路を具備したことを特徴としている。
（作用） この発明では、第１のテスト用記憶素子、第２のテスト
用記憶素子により、バウンダリスキャンにおけるデータ
シフト動作を利用したＤＣテストに対応できる回路構成
を設ける。これにより、測定したい入力、出力バッファ
等のＤＣ特性を試験することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
まず、この発明を説明する前に、第４図に示すこの発明
の前提となる従来のバウンダリスキャンの構造について
説明す′る。
バウンダリスキャン手法に対応したロジックデバイスは
、前述したように各信号の入出力ビンに対応して必要部
分に記憶素子が設けられている。
これら記憶素子はシリアルにシフトレジスタ状に接続さ
れている。この第４図は従来のバウンダリスキャン対応
のロジックデバイスの周辺セル部分の構造例であり、上
記ロジックデバイスの周辺セルとして、例えば、入力バ
ッファ部分１１、出力バッファ部分１２、人出力バッフ
７部分１８におけるバウンダリスキャンの回路構成を示
している。
前記記憶素子としてのＤ型のフリップフロップ回路Ｆ１
〜Ｆ４がシリアルに接続され、その間の所定の入出力間
に２人カデータマルチブレクサＭｌ−Ｍ４が挿入されて
いる。上記Ｆ１〜Ｆ４はクロックＣＫのタイミングでシ
フトされる。Ｍｌ。
Ｍ３はテストモード制御線Ｌ２に接続されて入力部分の
信号経路を制御する。また、Ｍ２．Ｍ４はテストモード
制御線Ｌ１に接続されて８力部分の信号経路を制御する
。
通常動作モードのとき、２人カデータマルチプレクサで
は端子Ｂ入力が選択される。これにより、バウンダリス
キャンの回路は動作に関与しない。
入力ビン１４、出力ビン１５、入出力ビン１６からそれ
ぞれのバッファ１７〜２０を介して内部ロジックにつな
げる回路系になる。なお、入力ピン１４及び入出力ビン
１６の部分にそれぞれ、電源間にプルアップ用の抵抗２
１．２２が挿入されている。
バウンダリスキャンモードのときは、２人カデータマル
チプレクサＭｌ−Ｍ４のＡ端子入力か選択される。この
とき、入力バッファ部分１１ではＦｌによる記憶素子の
値Ｓ１が内部に伝達される。
また、出力バッフ７部分１２においては、内部ロジック
からの出力値Ｓ２をバウンダリスキャンテスト時にＦ２
の記憶素子内に取り込むことができる。
その後、Ｍ２に取り込んだ値をシリアル動作にてシフト
させ、外部より観測することができる。人出力バッフ７
部分１３については上記部分１１．１２を組み合わせた
機能を持つことになる。なお、Ｌ３はＬＳＩ内部ロジッ
クからの入出カイネーブル制御線である。
第５図は第４図のような構造をもつロジックデバイス５
１を専用のテスト機器によりテストする構成図である。
テスタ５２からはシリアルデータＳＩの入力、シリアル
データＳＯの出力及びテストモードに係る制御信号ＴＥ
ＳＴのみのアクセスとなる。従って、その他の信号ビン
に対しての電気的接続はされない。よって、その他の信
号ビンの周辺セル、例えば各人出力バッファのＤＣ特性
試験（ＤＣテスト）は実行できない。
そこで、この発明に係るＤＣテストが可能なバウンダリ
スキャンの構造を第１図に示す。
この第１図はバウンダリスキャン対応のロジックデバイ
スの周辺セル部分の構造例であり、前記第４図と同様に
ロジックデバイスの周辺セルとして、例えば、入力バッ
ファ部分１１、出力バッフ７部分１２、人出力バッファ
部分１３におけるバウンダリスキャンの回路構成を示し
ている。第４図と同一部分には同一符号を付して説明す
る。
上記バウンダリスキャンのためのＤ型のフリップフロッ
プ回路Ｆｉｌ〜Ｆ１８がシリアル接続されている。この
うち、Ｆ　１１．　　Ｆ　１５は、入力ピン１４及び入
出力ビン１６それぞれの部分と電源間に設けられたプル
アップ用の抵抗もしくはプルダウン用抵抗の抵抗値を制
御プるためのものである。この実施例ではプルアップ用
の抵抗Ｒ１１，Ｒ１２がＭＯＳ　ＦＥＴにより形成され
、ゲートがＦ　１１．　　Ｆ　１５それぞれのＱ出力に
接続されている。また、Ｆｌ４．Ｆｌ８及び２人カデー
タマルチブレクサＭ５．Ｍ［ｉは出力ビン１５、入出力
ビン１６それぞれの出力バッファ１８゜２０のオン／オ
フが制御されるように設けたものである。すなわち、Ｆ
　１４．　　Ｆ　１８の各Ｑ出力をそれぞれ２人カデー
タマルチプレクサＭ５．ＭｅのＡ端子に接続し、Ｍ５．
Ｍ６の出力によって出力バッファ１８．２０のオン／オ
フが制御される。なお、入出力ビン１６における出力バ
ッファ２０のオン／オフ制御に関しては、通常動作時に
は制御線Ｌ３による内部ロジックからのイネーブル制御
信号ＥＳ。
バウンダリスキャンテスト時にはＦｌ８のＱ出力にて制
御される。その他の２人カデータマルチプレクサＭ１〜
Ｍ４は前記第４図の構成のものと同様に入力、出力各部
の信号経路を制御するように構成されている。
このようにすれば、すべての人出力バッファの外部端子
をすべて直結状態にすることにより、ＤＣ特性試験を実
施する際に入力バッファに付加されているプルアップも
しくはプルダウン用の抵抗の影響を受けることなく特定
出力バッファの出力電流特性を測定することができる。
すなわち、テストしようとする出力バッファのみをオン
させ、それと同時にプルアップ、プルダウン用の抵抗を
すべてオフさせるようにバウンダリスキャンためのＦｌ
ｌ〜Ｆ１８にデータをセットすればよい。入力バッファ
のＤＣ特性に関しても同様に、測定しようとする部分の
プルアップもしくはプルダウン用のみオンさせると共に
他の出力バッファは全部オフさせることによって、個々
の特性を分離して測定することができる。なお、プルア
ップ、プルダウン用の抵抗がないものは通常、インピー
ダンスは非常に高く、分離測定の必要性はない。
第２図はこの発明の第１図の回路構成を有するロジック
デバイス３１を専用のテスト機器によりテストする構成
図である。テスタ３２からはシリアルデータＳｌの入力
、シリアルデータＳＯの出力及びテストモードに係る制
御信号ＴＥＳＴでのアクセスの他、ＤＣテストを行うた
めの制御信号ＤＣＴＳＴが伝送される信号線３３により
、その他の信号ピンに対してアクセスされる。これによ
り、電源線、シリアル入力、シリアル出力及びテスト制
御以外の一般信号線は、ＤＣテスト時においてすべて一
本の信号線３３に直結される。この結果、バウンダリス
キャン方式の長所である、テスト機器とテス、トデバイ
スとの接続線必要本数が少ないという点を損なうことな
く構成できる。
このように、ＤＣテストのための追加テスト線が１本で
すむという特長は、半導体装置における出荷前の最終試
験で使用するテスト機器が簡単な構造ですむという利点
がある。さらに、ウェハ状態でのテストで使用される、
いわゆるプローブカードのピン数が少なくてすむという
利点も考えられる。そのためには、第３図に示すように
ウェハ状態でＤＣテストを実施しようとする信号線６１
か互いに直結されている必要がある。この第３図は、ウ
ェハ内の１個のＬＳＩチップを示すものであり、バウン
ダリスキャンテスト用の構造か含まれている内部ロジッ
ク６２及び人出力バッファ等のチップ周辺セル部６３で
ＬＳＩチップ６２が構成されている。
バウンダリスキャンテストのための記憶素子（例えばフ
リップフロップ回路）６４は、このＬＳＩチップ６２の
入出力ピンに相当する部分に形成され、シリアルに接続
されている。さらに、」二記ＤＣテスト用の信号線６１
が設けられ、ＤＣテストか必要な箇所を上記記憶素子Ｂ
４を介して結線している。
これにより、１チツプ当たりでは、シリアル人力Ｓ１の
端子、シリアル出力ＳＯの端子、ＤＣテストを含む各テ
スト制御信号ＴＥＳＴの端子及び電源端子に接続される
分だけのプローブカードのビン数を準備すればよいこと
になる。
［発明の効果］ 以上説明したようにこの発明によれば、バウンダリスキ
ャンテストのための記憶素子中にバウンダリスキャンに
おけるデータシフト動作を利用したＤＣテスト用の制御
回路を設けたことにより、バウンダリスキャンに対応す
るロジックデバイスにおいて、ＤＣテストをも実行可能
なテスト容易化回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成の回路図、第２
図はこの発明を実施してＤＣテスト、バウンダリスキャ
ンテストを行う構成図、第３図はウェハ状態でＤＣテス
ト、バウンダリスキャンテストを行う構成図、第４図は
この発明の前提となる従来のバウンダリスキャン構造を
示す回路図、′！ｓ５図は第４図のような構造をもつロ
ジックデバイスでバウンダリスキャンテストを実行する
構成図、第６図は従来のテスト容易化回路として、バウ
ンダリスキャンの構成を説明する概略図である。 Ｆｉｌ〜Ｆ１８・・・フリップフロップ回路、Ｍ１〜Ｍ
６・・・２人カデータマルチブレクサ、１１・・・入力
ハッファ部分、１２・・・出力バッファ部分、１３・・
・人比カバッファ部分、ｊ４・・・入力ビン、１５・・
・出力ビン、１６・・・入出力ピン、１７．１９・・・
入力バッファ、１８．２０・出力バッファ。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 　ＬＳＩの周辺セル部分で入出力各端子に相当する部分
    に個々に設けられる記憶素子、 前記周辺セル部分の入力セル部分に設けられるプルアッ
    プもしくはプルダウン用の抵抗としての能動素子をオン
    ／オフ制御する第１のテスト用記憶素子、 前記周辺セル部分の出力セル部分をオン／オフ制御する
    第２のテスト用記憶素子とを接続したシフトレジスタを
    前記ＬＳＩの周辺セル部分に備え前記シフトレジスタに
    入力されるテストデータをシリアル動作させることによ
    り、ＬＳＩ全体の機能試験を行うテスト及び周辺セルの
    パラメトリックな特性試験を行うＤＣテストの両者に対
    応するテスト回路を具備したことを特徴とするテスト容
    易化回路。
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