JPH0450678A - テスト容易化回路 - Google Patents

テスト容易化回路

Info

Publication number
JPH0450678A
JPH0450678A JP2153587A JP15358790A JPH0450678A JP H0450678 A JPH0450678 A JP H0450678A JP 2153587 A JP2153587 A JP 2153587A JP 15358790 A JP15358790 A JP 15358790A JP H0450678 A JPH0450678 A JP H0450678A
Authority
JP
Japan
Prior art keywords
test
input
output
cell portion
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2153587A
Other languages
English (en)
Other versions
JP2513904B2 (ja
Inventor
Takashi Yoshimori
吉森 崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2153587A priority Critical patent/JP2513904B2/ja
Priority to US07/713,291 priority patent/US5115191A/en
Publication of JPH0450678A publication Critical patent/JPH0450678A/ja
Application granted granted Critical
Publication of JP2513904B2 publication Critical patent/JP2513904B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31712Input or output aspects
    • G01R31/31715Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572Input/Output interfaces
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明はLSI(集積回路)に適用されるテスト容易
化回路に関する。
(従来の技術) 多数の入出力ピンを有する論理LSIか複数搭載された
ボードのテストを容易化する技術としてバウンダリスキ
ャンと呼ばれるテスト構造及びテスト方式が知られてい
る。最近のデジタルLSIは信号線数が非常に多く、こ
れに伴うテスI−機器のコスト、テストコストの増大が
問題となっている。このような状況において、バウンダ
リスキャンテストは有効な解決策である。
このテスト形態は第6図に示すように、例えばLSIチ
ップ71〜74の外部端子に相当する信号線部分に記憶
素子75が付加されており、これらをシフトレジスタ状
に構成させることにより、記憶素子75の内容設定及び
読出しが、入力データSl、出力データSOを介してシ
リアルシフト動作にて可能となるものである。これによ
り、ボード76上の個別のLSIチップ71〜74を分
離状態と見なしてテストがなされるものである。
上記バウンダリスキャンの手法はボード上ニオける個別
LSIのテストという意味で有益なだけでなく、半導体
装置製造時の出荷事前テストにおいても有効である。す
なわち、LSIに内蔵されたバウンダリスキャン構造(
記憶素子75等)を利用することにより、多ビンのロジ
ックデバイスをシリアル動作にて、少ないビン数のテス
ト機器でテストすることが可能である。
しかしながら、少数のテストビンを前提とした従来のバ
ウンダリスキャン対応のロジックデバイス及び専用機器
では、半導体装置製造時の出荷試験として不可欠なテス
ト項目である周辺セルのパラメトリック特性試験(DC
テスト)ができない。
このDCテストはロジックデバイス周辺に設けられる人
出力バッファ回路の電気的特性、例えば、出力電流特性
、入力電流特性等を試験するものである。バウンダリス
キャンによるテストでは、シリアル入力、シリアル円方
端子及びテスト端子のみに対しテスト機器から接続する
構成となるため、他の人出力バッファ部分のDCテスト
は不可能である。
(発明が解決しようとする課題) このように、従来では、バウンダリスキャン構造を有し
たロジックデバイスにおいて、シリアル動作による機能
試験はバウンダリスキャンテストにより実行できるが、
周辺に設けられる全周辺セル(人出力バッファ回路)に
ついてのDCテストは実行できないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、バウンダリスキャンに対応するロジ
ックデバイスにおいて、少数のテストビンという特長を
損なうことなくDCテストをも実行可能なテスト容易化
回路を提供することにある。
[発明の構成〕 (課題を解決するための手段) この発明のテスト容易化回路は、LSIの周辺セル部分
で入出力各端子に相当する部分に個々に設けられる記憶
素子、前記周辺セル部分の入力セル部分に設けられるプ
ルアップもしくはプルダウン用の抵抗としての能動素子
をオン/オフ制御する第1のテスト用記憶素子、前記周
辺セル部分の出力セル部分をオン/オフ制御する第2の
テスト用記憶素子とを直列に接続したシフトレジスタを
前記LSIの周辺セル部分に備え、前記シフトレジスタ
に入力されるテストデータをシリアル動作させることに
より、LSI全体の機能試験を行うバウンダリスキャン
テスト及びDC特性試験を行うDCテストの両者に対応
するテスト回路を具備したことを特徴としている。
(作用) この発明では、第1のテスト用記憶素子、第2のテスト
用記憶素子により、バウンダリスキャンにおけるデータ
シフト動作を利用したDCテストに対応できる回路構成
を設ける。これにより、測定したい入力、出力バッファ
等のDC特性を試験することができる。
(実施例) 以下、図面を参照してこの発明を実施例により説明する
まず、この発明を説明する前に、第4図に示すこの発明
の前提となる従来のバウンダリスキャンの構造について
説明す′る。
バウンダリスキャン手法に対応したロジックデバイスは
、前述したように各信号の入出力ビンに対応して必要部
分に記憶素子が設けられている。
これら記憶素子はシリアルにシフトレジスタ状に接続さ
れている。この第4図は従来のバウンダリスキャン対応
のロジックデバイスの周辺セル部分の構造例であり、上
記ロジックデバイスの周辺セルとして、例えば、入力バ
ッファ部分11、出力バッファ部分12、人出力バッフ
7部分18におけるバウンダリスキャンの回路構成を示
している。
前記記憶素子としてのD型のフリップフロップ回路F1
〜F4がシリアルに接続され、その間の所定の入出力間
に2人カデータマルチブレクサMl−M4が挿入されて
いる。上記F1〜F4はクロックCKのタイミングでシ
フトされる。Ml。
M3はテストモード制御線L2に接続されて入力部分の
信号経路を制御する。また、M2.M4はテストモード
制御線L1に接続されて8力部分の信号経路を制御する
通常動作モードのとき、2人カデータマルチプレクサで
は端子B入力が選択される。これにより、バウンダリス
キャンの回路は動作に関与しない。
入力ビン14、出力ビン15、入出力ビン16からそれ
ぞれのバッファ17〜20を介して内部ロジックにつな
げる回路系になる。なお、入力ピン14及び入出力ビン
16の部分にそれぞれ、電源間にプルアップ用の抵抗2
1.22が挿入されている。
バウンダリスキャンモードのときは、2人カデータマル
チプレクサMl−M4のA端子入力か選択される。この
とき、入力バッファ部分11ではFlによる記憶素子の
値S1が内部に伝達される。
また、出力バッフ7部分12においては、内部ロジック
からの出力値S2をバウンダリスキャンテスト時にF2
の記憶素子内に取り込むことができる。
その後、M2に取り込んだ値をシリアル動作にてシフト
させ、外部より観測することができる。人出力バッフ7
部分13については上記部分11.12を組み合わせた
機能を持つことになる。なお、L3はLSI内部ロジッ
クからの入出カイネーブル制御線である。
第5図は第4図のような構造をもつロジックデバイス5
1を専用のテスト機器によりテストする構成図である。
テスタ52からはシリアルデータSIの入力、シリアル
データSOの出力及びテストモードに係る制御信号TE
STのみのアクセスとなる。従って、その他の信号ビン
に対しての電気的接続はされない。よって、その他の信
号ビンの周辺セル、例えば各人出力バッファのDC特性
試験(DCテスト)は実行できない。
そこで、この発明に係るDCテストが可能なバウンダリ
スキャンの構造を第1図に示す。
この第1図はバウンダリスキャン対応のロジックデバイ
スの周辺セル部分の構造例であり、前記第4図と同様に
ロジックデバイスの周辺セルとして、例えば、入力バッ
ファ部分11、出力バッフ7部分12、人出力バッファ
部分13におけるバウンダリスキャンの回路構成を示し
ている。第4図と同一部分には同一符号を付して説明す
る。
上記バウンダリスキャンのためのD型のフリップフロッ
プ回路Fil〜F18がシリアル接続されている。この
うち、F 11.  F 15は、入力ピン14及び入
出力ビン16それぞれの部分と電源間に設けられたプル
アップ用の抵抗もしくはプルダウン用抵抗の抵抗値を制
御プるためのものである。この実施例ではプルアップ用
の抵抗R11,R12がMOS FETにより形成され
、ゲートがF 11.  F 15それぞれのQ出力に
接続されている。また、Fl4.Fl8及び2人カデー
タマルチブレクサM5.M[iは出力ビン15、入出力
ビン16それぞれの出力バッファ18゜20のオン/オ
フが制御されるように設けたものである。すなわち、F
 14.  F 18の各Q出力をそれぞれ2人カデー
タマルチプレクサM5.MeのA端子に接続し、M5.
M6の出力によって出力バッファ18.20のオン/オ
フが制御される。なお、入出力ビン16における出力バ
ッファ20のオン/オフ制御に関しては、通常動作時に
は制御線L3による内部ロジックからのイネーブル制御
信号ES。
バウンダリスキャンテスト時にはFl8のQ出力にて制
御される。その他の2人カデータマルチプレクサM1〜
M4は前記第4図の構成のものと同様に入力、出力各部
の信号経路を制御するように構成されている。
このようにすれば、すべての人出力バッファの外部端子
をすべて直結状態にすることにより、DC特性試験を実
施する際に入力バッファに付加されているプルアップも
しくはプルダウン用の抵抗の影響を受けることなく特定
出力バッファの出力電流特性を測定することができる。
すなわち、テストしようとする出力バッファのみをオン
させ、それと同時にプルアップ、プルダウン用の抵抗を
すべてオフさせるようにバウンダリスキャンためのFl
l〜F18にデータをセットすればよい。入力バッファ
のDC特性に関しても同様に、測定しようとする部分の
プルアップもしくはプルダウン用のみオンさせると共に
他の出力バッファは全部オフさせることによって、個々
の特性を分離して測定することができる。なお、プルア
ップ、プルダウン用の抵抗がないものは通常、インピー
ダンスは非常に高く、分離測定の必要性はない。
第2図はこの発明の第1図の回路構成を有するロジック
デバイス31を専用のテスト機器によりテストする構成
図である。テスタ32からはシリアルデータSlの入力
、シリアルデータSOの出力及びテストモードに係る制
御信号TESTでのアクセスの他、DCテストを行うた
めの制御信号DCTSTが伝送される信号線33により
、その他の信号ピンに対してアクセスされる。これによ
り、電源線、シリアル入力、シリアル出力及びテスト制
御以外の一般信号線は、DCテスト時においてすべて一
本の信号線33に直結される。この結果、バウンダリス
キャン方式の長所である、テスト機器とテス、トデバイ
スとの接続線必要本数が少ないという点を損なうことな
く構成できる。
このように、DCテストのための追加テスト線が1本で
すむという特長は、半導体装置における出荷前の最終試
験で使用するテスト機器が簡単な構造ですむという利点
がある。さらに、ウェハ状態でのテストで使用される、
いわゆるプローブカードのピン数が少なくてすむという
利点も考えられる。そのためには、第3図に示すように
ウェハ状態でDCテストを実施しようとする信号線61
か互いに直結されている必要がある。この第3図は、ウ
ェハ内の1個のLSIチップを示すものであり、バウン
ダリスキャンテスト用の構造か含まれている内部ロジッ
ク62及び人出力バッファ等のチップ周辺セル部63で
LSIチップ62が構成されている。
バウンダリスキャンテストのための記憶素子(例えばフ
リップフロップ回路)64は、このLSIチップ62の
入出力ピンに相当する部分に形成され、シリアルに接続
されている。さらに、」二記DCテスト用の信号線61
が設けられ、DCテストか必要な箇所を上記記憶素子B
4を介して結線している。
これにより、1チツプ当たりでは、シリアル人力S1の
端子、シリアル出力SOの端子、DCテストを含む各テ
スト制御信号TESTの端子及び電源端子に接続される
分だけのプローブカードのビン数を準備すればよいこと
になる。
[発明の効果] 以上説明したようにこの発明によれば、バウンダリスキ
ャンテストのための記憶素子中にバウンダリスキャンに
おけるデータシフト動作を利用したDCテスト用の制御
回路を設けたことにより、バウンダリスキャンに対応す
るロジックデバイスにおいて、DCテストをも実行可能
なテスト容易化回路を提供することができる。
【図面の簡単な説明】
第1図はこの発明の一実施例による構成の回路図、第2
図はこの発明を実施してDCテスト、バウンダリスキャ
ンテストを行う構成図、第3図はウェハ状態でDCテス
ト、バウンダリスキャンテストを行う構成図、第4図は
この発明の前提となる従来のバウンダリスキャン構造を
示す回路図、′!s5図は第4図のような構造をもつロ
ジックデバイスでバウンダリスキャンテストを実行する
構成図、第6図は従来のテスト容易化回路として、バウ
ンダリスキャンの構成を説明する概略図である。 Fil〜F18・・・フリップフロップ回路、M1〜M
6・・・2人カデータマルチブレクサ、11・・・入力
ハッファ部分、12・・・出力バッファ部分、13・・
・人比カバッファ部分、j4・・・入力ビン、15・・
・出力ビン、16・・・入出力ピン、17.19・・・
入力バッファ、18.20・出力バッファ。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】  LSIの周辺セル部分で入出力各端子に相当する部分
    に個々に設けられる記憶素子、 前記周辺セル部分の入力セル部分に設けられるプルアッ
    プもしくはプルダウン用の抵抗としての能動素子をオン
    /オフ制御する第1のテスト用記憶素子、 前記周辺セル部分の出力セル部分をオン/オフ制御する
    第2のテスト用記憶素子とを接続したシフトレジスタを
    前記LSIの周辺セル部分に備え前記シフトレジスタに
    入力されるテストデータをシリアル動作させることによ
    り、LSI全体の機能試験を行うテスト及び周辺セルの
    パラメトリックな特性試験を行うDCテストの両者に対
    応するテスト回路を具備したことを特徴とするテスト容
    易化回路。
JP2153587A 1990-06-12 1990-06-12 テスト容易化回路 Expired - Fee Related JP2513904B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2153587A JP2513904B2 (ja) 1990-06-12 1990-06-12 テスト容易化回路
US07/713,291 US5115191A (en) 1990-06-12 1991-06-11 Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2153587A JP2513904B2 (ja) 1990-06-12 1990-06-12 テスト容易化回路

Publications (2)

Publication Number Publication Date
JPH0450678A true JPH0450678A (ja) 1992-02-19
JP2513904B2 JP2513904B2 (ja) 1996-07-10

Family

ID=15565751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2153587A Expired - Fee Related JP2513904B2 (ja) 1990-06-12 1990-06-12 テスト容易化回路

Country Status (2)

Country Link
US (1) US5115191A (ja)
JP (1) JP2513904B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997024670A1 (fr) * 1995-12-27 1997-07-10 Koken Co., Ltd. Dispositif de controle
US6076178A (en) * 1997-09-03 2000-06-13 Mitsubishi Denki Kabushiki Kaisha Test circuit and method for DC testing LSI capable of preventing simultaneous change of signals
JP2005121544A (ja) * 2003-10-17 2005-05-12 Nec Electronics Corp 半導体集積回路及びその検査方法
CN109188250A (zh) * 2018-10-08 2019-01-11 北方电子研究院安徽有限公司 一种能够进行静态参数测试的芯片io端口电路

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260948A (en) * 1991-03-13 1993-11-09 Ncr Corporation Bidirectional boundary-scan circuit
EP0522413A3 (en) * 1991-07-03 1993-03-03 Hughes Aircraft Company A high impedance technique for testing interconnections in digital systems
JP2770617B2 (ja) * 1991-09-05 1998-07-02 日本電気株式会社 テスト回路
US5313470A (en) * 1991-09-17 1994-05-17 Ncr Corporation Boundary-scan input cell for a clock pin
US5343478A (en) * 1991-11-27 1994-08-30 Ncr Corporation Computer system configuration via test bus
US5325368A (en) * 1991-11-27 1994-06-28 Ncr Corporation JTAG component description via nonvolatile memory
JP3247937B2 (ja) * 1992-09-24 2002-01-21 株式会社日立製作所 論理集積回路
US5452309A (en) * 1992-12-18 1995-09-19 Amdahl Corporation Apparatus and method for forcing hardware errors via scan
JPH07159496A (ja) * 1993-10-12 1995-06-23 At & T Global Inf Solutions Internatl Inc 集積回路の検査のための装置及びその方法
US5809036A (en) * 1993-11-29 1998-09-15 Motorola, Inc. Boundary-scan testable system and method
KR100362070B1 (ko) * 1993-12-21 2003-02-11 코닌클리케 필립스 일렉트로닉스 엔.브이. 풀링저항기가제공된접속부들을테스트하기위한장치
US5715254A (en) * 1994-11-21 1998-02-03 Texas Instruments Incorporated Very low overhead shared resource boundary scan design
US5732091A (en) * 1994-11-21 1998-03-24 Texas Instruments Incorporated Self initializing and correcting shared resource boundary scan with output latching
US5715255A (en) * 1994-11-21 1998-02-03 Texas Instruments Incorporated Low overhead memory designs for IC terminals
US5847561A (en) * 1994-12-16 1998-12-08 Texas Instruments Incorporated Low overhead input and output boundary scan cells
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5666071A (en) * 1995-12-01 1997-09-09 Advanced Micro Devices, Inc. Device and method for programming high impedance states upon select input/output pads
US5631912A (en) * 1995-12-19 1997-05-20 Samsung Electronics Co., Ltd. High impedance test mode for JTAG
US5689635A (en) * 1995-12-27 1997-11-18 Sgs-Thomson Microelectronics, Inc. Microprocessor memory test circuit and method
US5787098A (en) * 1996-07-29 1998-07-28 International Business Machines Corporation Complete chip I/O test through low contact testing using enhanced boundary scan
DE19711097C2 (de) * 1997-03-17 2000-04-06 Siemens Ag Integrierte Schaltung mit einem Speicher und einer Prüfschaltung
DE69840425D1 (de) * 1997-03-27 2009-02-12 Texas Instruments Inc Kontaktlose Prüfung von Anschlusspuffern auf einem Wafer
US6199182B1 (en) 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer
US6000050A (en) * 1997-10-23 1999-12-07 Synopsys, Inc. Method for minimizing ground bounce during DC parametric tests using boundary scan register
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6188975B1 (en) 1998-03-31 2001-02-13 Synopsys, Inc. Programmatic use of software debugging to redirect hardware related operations to a hardware simulator
KR100318445B1 (ko) * 1998-06-30 2002-02-19 박종섭 반도체칩의내부메모리테스트장치및방법
US6532557B1 (en) * 1999-09-23 2003-03-11 Silicon Motion, Inc. Method and apparatus for improving fault test coverage for an integrated circuit
US6272657B1 (en) 1999-10-19 2001-08-07 Atmel Corporation Apparatus and method for progammable parametric toggle testing of digital CMOS pads
US6380724B1 (en) 1999-11-16 2002-04-30 Advanced Micro Devices, Inc. Method and circuitry for an undisturbed scannable state element
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US6694454B1 (en) 2000-06-30 2004-02-17 International Business Machines Corporation Stuck and transient fault diagnostic system
JP2002139557A (ja) * 2000-11-02 2002-05-17 Mitsubishi Electric Corp 半導体装置
US6590225B2 (en) 2001-01-19 2003-07-08 Texas Instruments Incorporated Die testing using top surface test pads
US6862705B1 (en) 2002-08-21 2005-03-01 Applied Micro Circuits Corporation System and method for testing high pin count electronic devices using a test board with test channels
US7496809B2 (en) * 2005-06-10 2009-02-24 Stmicroelectronics Pvt. Ltd. Integrated scannable interface for testing memory
CN102043122B (zh) * 2011-01-17 2012-12-05 哈尔滨工业大学 一种改进扫描链单元及基于该单元的非并发测试方法
CN102183727B (zh) * 2011-06-01 2013-05-01 浙江大学 一种具有检错功能的边界扫描测试方法
CN102353893B (zh) * 2011-06-29 2013-09-11 哈尔滨工业大学 一种改进扫描链单元及基于该改进扫描链单元的在线测试方法
US20140304562A1 (en) * 2013-04-08 2014-10-09 Lsi Corporation Method for Testing Paths to Pull-Up and Pull-Down of Input/Output Pads

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3790885A (en) * 1972-03-27 1974-02-05 Ibm Serial test patterns for mosfet testing
US4348759A (en) * 1979-12-17 1982-09-07 International Business Machines Corporation Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test
DE3368770D1 (en) * 1982-11-20 1987-02-05 Int Computers Ltd Testing digital electronic circuits
US4749947A (en) * 1986-03-10 1988-06-07 Cross-Check Systems, Inc. Grid-based, "cross-check" test structure for testing integrated circuits
US4989209A (en) * 1989-03-24 1991-01-29 Motorola, Inc. Method and apparatus for testing high pin count integrated circuits

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997024670A1 (fr) * 1995-12-27 1997-07-10 Koken Co., Ltd. Dispositif de controle
US6243665B1 (en) 1995-12-27 2001-06-05 Duaxes Corporation Monitoring and control apparatus incorporating run-time fault detection by boundary scan logic testing
US6076178A (en) * 1997-09-03 2000-06-13 Mitsubishi Denki Kabushiki Kaisha Test circuit and method for DC testing LSI capable of preventing simultaneous change of signals
JP2005121544A (ja) * 2003-10-17 2005-05-12 Nec Electronics Corp 半導体集積回路及びその検査方法
CN109188250A (zh) * 2018-10-08 2019-01-11 北方电子研究院安徽有限公司 一种能够进行静态参数测试的芯片io端口电路

Also Published As

Publication number Publication date
US5115191A (en) 1992-05-19
JP2513904B2 (ja) 1996-07-10

Similar Documents

Publication Publication Date Title
JPH0450678A (ja) テスト容易化回路
US4860290A (en) Logic circuit having individually testable logic modules
US4914379A (en) Semiconductor integrated circuit and method of testing same
US5608736A (en) Method and apparatus for a universal programmable boundary scan driver/sensor circuit
US5731701A (en) Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
US7426670B2 (en) Connecting multiple test access port controllers on a single test access port
US5631912A (en) High impedance test mode for JTAG
US5644251A (en) Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits
JP2000275303A (ja) バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置
US6408414B1 (en) Semiconductor device provided with a boundary-scan test circuit
US6834366B2 (en) Method of outputting internal information through test pin of semiconductor memory and output circuit thereof
JPH09282195A (ja) 集積回路テスト装置および方法
US20030046625A1 (en) Method and apparatus for efficient control of multiple tap controllers
US4644265A (en) Noise reduction during testing of integrated circuit chips
US5132614A (en) Semiconductor device and method and apparatus for testing the same
JP2000162284A (ja) 半導体集積回路
US4802133A (en) Logic circuit
JP2906073B2 (ja) Dcテスト用回路を含むlsi
EP0484861B1 (en) Integrated circuit device having macro test function
US4617648A (en) Semiconductor integrated circuit device
EP0370194A2 (en) Reconfigurable register bit slice
JPH04172273A (ja) 半導体集積回路
JP3207639B2 (ja) 半導体集積回路
JPH0389178A (ja) 半導体集積回路
JP2944325B2 (ja) スキャンパス診断回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees