JPH09282195A - 集積回路テスト装置および方法 - Google Patents

集積回路テスト装置および方法

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JPH09282195A
JPH09282195A JP8305136A JP30513696A JPH09282195A JP H09282195 A JPH09282195 A JP H09282195A JP 8305136 A JP8305136 A JP 8305136A JP 30513696 A JP30513696 A JP 30513696A JP H09282195 A JPH09282195 A JP H09282195A
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integrated circuit
tracking
signal
macrocells
main
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JP8305136A
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Bruce Mathewson
マシューサン ブルース
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Advanced Risc Machines Ltd
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test

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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 複数の相互作用するマクロセルを含む集積回
路の設計のデバックを容易にする。 【解決手段】 複数のマクロセルＡ，Ｂ，Ｃを含む集積
回路設計のデバックシステムは、外部出力接続に関連し
たマルチプレクサ６８，７０，７２を利用して、正常外
部出力信号または診断内部信号を選択する。主集積回路
および追跡用集積回路は同じ入力信号が供給され、同じ
状態をとる。主集積回路は正常外部出力信号を選択し、
一方、追跡用集積回路は、診断目的のために、所定の内
部信号を選択する。主集積回路および追跡用集積回路内
のマクロセルＡの一方に対応する別の追跡用集積回路が
設けられており、このマクロセルの動作のさらに詳細を
与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路のテスト
に関し、より詳細には、複数の相互作用するマクロセル
を含む集積回路のテストに関する。
【０００２】
【発明が解決しようとする課題】集積回路の動向でよく
知られていることは、１つの集積回路の集積度が累進的
に大きくなる方向にあることである。このような高度に
集積された回路は、１個のデバイスの中の複雑なシステ
ムになることが可能である。このような高度に集積され
た回路の一例が添付図面の図１に示されている。図１の
例においては、特定用途むけ集積回路（ＡＳＩＣ）２が
示されている。ＡＳＩＣ２は、中央処理装置コア４、３
２ビット・ランダムアクセスメモリ（ＲＡＭ）６、外部
バスインタフェース回路８および複数の周辺回路１０を
含んでいる。ＡＳＩＣ２の各構成部分は機能ブロック
（マクロセル）から構成されているが、多くの異なるＡ
ＳＩＣの設計にこれらの機能ブロックを使用することが
できる。あるＡＳＩＣ内のマクロセルはＡＳＩＣ内で相
互配線されており、ＡＳＩＣの全体機能を与えるように
相互作用する。あるＡＳＩＣに使用される複数のマクロ
セル間の独立性は、第３者としての会社が、まったく別
の数社が独自に設計した複数のマクロセルを集めて配置
すると、その第３者の会社が必要とする特殊機能を備え
たＡＳＩＣがつくられるという程度になるかもしれな
い。
【０００３】集積回路の集積度が高まることに伴い、新
規設計のデバッグに伴う当初の課題は、このような小型
デバイスに接続するという物理的な問題に関連してい
た。デバイスが小型化されるのに伴って、これらの課題
はますます大きくなるだけでなく、かかるＡＳＩＣに埋
込まれるマクロセルがますます複雑化することによりさ
らに悪化している。たとえば、現在では、チップ上のＲ
ＡＭと、チップ外で要求される比較的少数の機能を備え
た周辺回路とともに、完全な中央処理装置コアを１つの
ＡＳＩＣに埋込むことができるので、ＡＳＩＣから外部
と信号を送受するためにつくる必要のある接続ピン（ex
ternal connections：以下、外部接続と云う）の数は減
少する。このようにＡＳＩＣを設計する場合、コストと
パッケージングにかなりの利点があるが、ＡＳＩＣ内部
の信号ノードに比較してＡＳＩＣの周囲の外部接続（ピ
ン）の数が非常に少ないと、ＡＳＩＣがどのような挙動
をしているかを精密に調べて設計のデバッグをすること
が、極度に困難になることがある。
【０００４】複数のマクロセルを含み、集積回路全体の
中の個々のマクロセルを隔離してテストする機能を備え
た集積回路を提供することは公知である。その一例は、
中央処理装置コアとオンチップキャッシュメモリの双方
を含む集積回路であろう。そのような集積回路が製造さ
れた場合、集積回路の中の中央処理装置コアを隔離し、
中央処理装置の入力信号と出力信号とのすべてを集積回
路の外部ピンに対して時分割制御により選択的に出力す
る（to multiplex）ことが可能である。これが可能にな
ると、中央処理装置コアに既知の一連の信号（テストベ
クトル）を供給して正しい動作をチェックすることがで
きる。キャッシュメモリにも同様な隔離とテストを別に
実行することができる。集積回路内部の製造欠陥をチェ
ックする場合はそのような手法が有用であるが、障害は
マクロセル間の相互作用中に稀に発生するだけであり、
さらにこの手法は各マクロセルを隔離してチェックする
必要があるから、集積回路の設計をデバッグするにはあ
まり役に立たない。
【０００５】
【課題を解決する手段】本発明を一側面から見ると、本
発明は集積回路設計をテストする装置を提供している。
前記装置は、前記集積回路設計に従って正常モードおよ
び診断モードで動作する主集積回路（priary integrate
d circuit ）であって、前記正常モードで動作する場
合、前記マクロセルの間で交換される複数の信号が前記
集積回路に対するどの外部接続においても使用できない
内部信号となるように接続されかつ相互作用している複
数のマクロセルと、各マルチプレクサが、前記集積回路
の外部へ出力する信号のための接続ピン（external out
put connection：以下、外部出力接続と云う）からの出
力のために前記複数のマクロセルが相互作用する前記集
積回路の前記正常モードにおいて、前記複数のマクロセ
ルの１つにより発生され外部出力信号、および前記正常
モードのように前記複数のマクロセルが相互作用を続け
る前記集積回路の前記診断モードにおける前記内部信号
の１つ、のうちの一方を選択する役目をする、複数のマ
ルチプレクサと、を含む主集積回路と、前記主集積回路
と同一構造の追跡用集積回路（tracking integrated ci
rcuit）と、前記主集積回路および前記追跡用集積回路
に共通な少なくとも１つのマクロセルを含む別の追跡用
集積回路であって、前記追跡用集積回路から当該マクロ
セルに出力された内部信号が外部入力信号として前記別
の追跡用集積回路に供給されると、前記追跡用集積回路
の中の内部信号に対応する前記別の追跡用集積回路の中
の前記マクロセルの外部出力信号を発生させることがで
きる前記別の追跡用集積回路と、を含み、前記主集積回
路および前記追跡用集積回路は、同一外部入力信号が供
給され、前記主集積回路は前記正常モードにあり、前記
追跡用集積回路は前記診断モードにある。
【０００６】本発明は、（どちらの集積回路にも製造欠
陥がないので、相互に異なる回路となることはないと仮
定して）同じ入力信号に刺激されると、同一設計（実際
にはこれらの集積回路は物理的には同じデバイスでよい
ので、テストに使用するためだけに特別な集積回路を製
造する必要は回避されている）の２つの集積回路は同じ
状態をとるという原理を利用している。この原理が与え
られているので、主集積回路は、その主集積回路に接続
され、主集積回路の動作環境によく似たモデルをつくる
別の回路に使用できかつ外部出力接続で直接観察できる
正常な外部へ出力される信号（external output signa
l：以下、外部出力信号と云う）によって正常に動作す
ることができるのである。主集積回路と正確に同じ入力
信号で追跡用集積回路を刺激することができるが、この
場合、その外部出力接続に関連するマルチプレクサが切
替えられて、通常は隠れている内部信号が追跡用集積回
路の中から、前記内部信号が観察される外部出力接続に
接続される。主集積回路からの正常な外部出力信号およ
び同時に発生する外部出力信号は既に主集積回路から取
得可能なので、追跡用集積回路からの内部信号が追跡用
集積回路からの出力に切替えられることを除いて、主集
積回路および追跡用集積回路の中のマクロセルは引き続
き相互接続され、信号を交換して正常に相互作用する。
したがって、集積回路の外部接続の数を増加することを
必要とせずに設計をデバッグするために、その集積回路
の製品版の内部信号を調べることが可能である。
【０００７】デバッグのためだけに集積回路の外部接続
の数を増加させる標準的な取組み方は、極めて不利であ
ることが理解できるであろう。より詳細に説明すると、
最近の集積回路を設計する場合の多くは、集積回路の周
辺に供給しなければならない外部接続パッドの数によっ
て、集積回路の面積は強制的に最小の大きさにされてし
まう。外部接続パッドの数がもっと少なくてもよいとす
れば、集積回路の面積を小さくしてもよいであろうか
ら、集積回路の生産量が上がり、集積回路のコストが下
がることになる。
【０００８】その上、別の追跡用集積回路の特徴は、主
集積回路または追跡用集積回路内部のマクロセルに対す
る入力信号のすべてを取得できれば、主集積回路および
追跡用集積回路内部の別の内部信号に対応する外部出力
接続信号で発生するこれらの信号を別の追跡用集積回路
内のマクロセルの独立型バージョン（それはしばしば容
易に使用可能である）に適用するということに、追跡の
原理を２回適用することを可能にする。したがって、主
集積回路および追跡用集積回路の数が限定されている外
部接続を使用することを必要とせずに、主集積回路およ
び追跡用集積回路内部の追加内部信号を別の追跡用集積
回路により再現（recreate）させることができる。別の
追跡用集積回路は、別の方法でマクロセルの内部入力／
出力信号だけを外部ピンに供給するために使用されてい
るマルチプレクサを切替えて、調査中のそのマクロセル
を含む集積回路から構成されていてもよい。
【０００９】本発明の好適実施例は、前記別の追跡用集
積回路との間で送受される外部信号に応答して、前記主
集積回路および前記追跡用集積回路の動作を制御する制
御信号を発生させるモニタ回路を組込んでいる。
【００１０】主集積回路および前記追跡用集積回路の内
部からの別の方法で隠れている内部回路が回復すると、
実時間で主集積回路および前記追跡用集積回路にフィー
ドバックできる制御信号を自動的に発生させることので
きるモニタ回路にこれらの内部回路を適用することがで
きる。
【００１１】かかる制御信号の例は、割込み信号やブレ
ークポイント信号（break point signal）であり、これ
らの信号は、集積回路の設計に起こり得る潜在的な障害
状態をトラップして解析する場合に非常に便利である。
【００１２】前記主集積回路および前記追跡用集積回路
の内部のマクロセルに結合された内部信号を回復する
（to recover）ために本発明を使用することができる
が、本発明が特に役に立つのは、前記複数のマクロセル
が中央処理装置コアを含み、前記主集積回路および前記
追跡用集積回路の前記中央処理装置コアに入力された内
部信号のすべてが前記複数のマルチプレクサのそれぞれ
１つに接続されている実施例の場合である。
【００１３】中央処理装置はプログラム命令の制御のも
とに動作するので、その本質的特徴から中央処理装置は
高度に複雑な挙動をすることが可能である。中央処理装
置は動作および可能な挙動の範囲にかなりの融通性を備
えているため、中央処理装置がより高密度の集積回路の
設計に埋込まれる場合は、中央処理装置に付随する問題
のデバッグが特に難しくなることがある。このため本発
明は、埋込まれた中央処理装置コアをデバッグするため
に特に有用である。
【００１４】中央処理装置コアに対する本発明の応用
は、実施例においてさらに向上されている。すなわち、
これらの実施例において、前記別の追跡用集積回路は中
央処理装置コアを含み、前記主集積回路および前記追跡
用集積回路内部の他のマクロセルと交換されるこの中央
処理装置コアのすべての信号は、外部接続に結合されて
いる。
【００１５】中央処理装置コアは複雑なＡＳＩＣに埋込
まれることが多いが、また、入力および出力のすべてが
外部とアクセス可能な個別の集積回路の上で中央処理装
置コアが中央処理装置自身になっていることも、複雑な
ＡＳＩＣに共通していることである。独立型中央処理装
置コアは比較的容易に入手できるので、独立型中央処理
装置コアを別の追跡用集積回路に使用して、その目的の
ために別の追跡用集積回路を特に生産することを必要と
せずに埋込み型の中央処理装置コアをデバッグすること
が可能になる。さらに、中央処理装置コアが埋込まれた
ＡＳＩＣとは関係なく中央処理装置コアを解析するため
に同じ装置を使用することができる。
【００１６】マルチプレクサを介して主集積回路および
追跡用集積回路から外に接続できる内部信号は、集積回
路設計内の所与のマクロセルに対する入力信号、出力信
号あるいは双方向信号として使用することができる。
【００１７】主集積回路および追跡用集積回路の同期動
作をもっと容易に保証するためには、前記主集積回路お
よび前記追跡用集積回路の一方が、前記主集積回路およ
び前記追跡用集積回路の両方の同期をとるために使用さ
れるクロック信号を発生させることが望ましい。
【００１８】集積回路の設計に、特にＪＴＡＧの標準動
作をサポートする境界走査チェイン（boundary scan ch
ain ）を入れることは公知である。集積回路が境界走査
モードで動作している場合、このチェインの中の走査セ
ル（scan cell ）の内容を集積回路の出力接続に選択的
に切替えることができる。しかし、１つの信号は、集積
回路の出力信号ピンに到達する前に各回路素子を介して
伝搬しなければならないので、各回路素子を追加する
と、動作にマイナスとなる遅延時間が追加されることに
なる。本発明の境界走査能力およびデバッグ能力の出力
信号の遅延時間を小さくするためには、前記主集積回路
および前記追跡用集積回路が境界走査セルのチェインを
含んでおり、前記境界走査セルのチェインの少なくとも
１つの走査セルは、前記複数のマルチプレクサと外部出
力接続を共用し、共用される外部出力接続のマルチプレ
クサは、前記共用外部出力接続に付随する内部信号およ
び前記共用外部出力接続に付随する走査セルの出力の一
方を選択する第１のマルチプレクサと、前記第１のマル
チプレクサの出力および前記複数のマクロセルの１つが
発生させかつ前記共用外部出力接続に付随する外部出力
信号の一方を選択する第２のマルチプレクサとから構成
されていることが望ましい。
【００１９】本発明を別の側面から見ると、本発明は正
常モードおよび診断モードで動作する集積回路を提供し
ている。前記集積回路は、中央処理装置コアを含む複数
のマクロセルであって、前記正常モードで動作する場
合、前記マクロセルの間で交換される複数の信号が前記
集積回路に対するどの外部接続においても使用できない
内部信号となるように接続されかつ相互作用している複
数のマクロセルと、各マルチプレクサが、前記集積回路
の外部出力接続からの出力のために、前記複数のマクロ
セルが相互作用する前記集積回路の前記正常モードにお
いて、前記複数のマクロセルの１つにより発生される外
部出力信号、および前記正常モードのように前記複数の
マクロセルが相互作用を続け、前記複数のマルチプレク
サは前記マイクロプロセッサコアに対する少なくとも全
内部入力信号を選択する前記集積回路の前記診断モード
における、前記内部信号の１つ、のうちの一方を選択す
る役目をする、複数のマルチプレクサと、を含んでい
る。
【００２０】本発明をさらに別の側面から見ると、本発
明は集積回路設計をテストする方法を提供しており、前
記方法には、前記集積回路設計に従って正常モードおよ
び診断モードで動作する主集積回路であって、前記正常
モードで動作する場合、前記マクロセルの間で交換され
る複数の信号が前記集積回路に対するどの外部接続にお
いても使用できない内部信号となるように接続されかつ
相互作用している複数のマクロセルと、各マルチプレク
サが、前記集積回路の外部出力接続からの出力のため
に、前記複数のマクロセルが相互作用する前記集積回路
の前記正常モードにおいて、前記複数のマクロセルの１
つにより発生される外部出力信号、および前記正常モー
ドのように前記複数のマクロセルが相互作用を続ける前
記集積回路の前記診断モードにおける前記内部信号の１
つ、のうちの一方を選択する役目をする、複数のマルチ
プレクサと、を含む主集積回路を提供するステップと、
前記主集積回路と同じ構造の追跡用集積回路を提供する
ステップと、前記主集積回路および前記追跡用集積回路
に共通な少なくとも１つのマクロセルを含む別の追跡用
集積回路であって、前記追跡用集積回路から当該マクロ
セルに出力された内部信号が外部入力信号として前記別
の追跡用集積回路に供給されると、前記追跡用集積回路
の中の内部信号に対応する前記別の追跡用集積回路の中
の前記マクロセルの外部出力信号を発生させることがで
きる別の追跡用集積回路を提供するステップと、前記主
集積回路を前記正常モードで作動させるステップと、前
記追跡用集積回路を前記診断モードで作動させるステッ
プと、前記主集積回路および前記追跡用集積回路に対し
て同じ外部入力信号を供給するステップと、が含まれて
いる。
【００２１】本発明に関する上記の目的、特徴、利点等
は、添付の図面とともに読むことができる判り易く例示
した実施例の詳細な説明から明らかになるであろう。
【００２２】
【発明の実施の形態】図２は、複数のマクロセル１４を
組入れた特定用途むけ集積回路１２を概念的に示してい
る。動作する場合、マクロセル１４が接続されて相互作
用すると、特定用途むけ集積回路１２の外部入出力１
６，１８，２０が提供される。
【００２３】個別のマクロセル１４および特定用途むけ
集積回路１２に結合される信号は、入力信号，出力信号
および双方向信号の３つのクラスに分類される。
【００２４】図３は、追跡の原理を示している。図３
は、主集積回路２２と追跡用集積回路２４を示している
（これらの集積回路は主マクロセルと追跡用マクロセル
であると考えてもよい）。主集積回路２２と追跡用集積
回路２４は、ライン２６，２８に同じ外部入力信号が供
給される。追跡用集積回路２４に対する双方向接続は以
下のように構成されている。すなわち、この両集積回路
は信号を受信するだけであり、両集積回路が追出そう
（drive out ）とする信号はどれも既に主集積回路２２
で追出されているはずであるから、これらの信号がブロ
ックされるように構成されている。
【００２５】動作する場合、主集積回路２２と追跡用集
積回路２４のどちらも製造欠陥を含んでいなければ、共
用した集積回路設計からずれていないと想定して、主集
積回路２２と追跡用集積回路２４はともに同期がとられ
ており（クロック信号は入力信号の１つと考えることが
できる）、同一状態になっている。したがって、主集積
回路２２および追跡用集積回路２４は、同じ状態を繰り
返す高度に複雑は状態マシンと考えることができる。正
常出力は、主集積回路２２のマルチプレクサによって選
択され、追跡用集積回路２４では、出力にある対応する
マルチプレクサによって所定の内部信号が選択され、主
集積回路２２および追跡用集積回路２４の内部動作に関
する情報を明らかにすることができる。
【００２６】図４は、複数のマクロセルＡ，Ｂ，Ｃを組
入れかつ本発明の一実施例を応用した集積回路３０を示
している。各マクロセルＡ，Ｂ，Ｃは、対応する入力信
号３２，３４，３６，３８，４０、出力信号４２，４
４，４６，４８，５０，５２および双方向信号５４，５
６，５８，６０を備えていることが判るであろう。双方
向信号５４，５６，５８は相互に接続されておりかつ同
一である。マクロセルＡ，Ｂ，Ｃは、あるマクロセルの
出力信号４４，４６，５０が、他のマクロセルに対する
入力信号３６，３４，３８になるように接続される。動
作する場合、集積回路３０のマクロセルＡ，Ｂ，Ｃはこ
れらの信号の交換を介して相互作用し、複雑な総合動作
をおこなう。集積回路３０の設計の中に起こるある種の
バグは、これらの信号の交換に起因するのであるから、
各マクロセルＡ，Ｂ，Ｃが能動的で相互に相互作用を続
ける場合、これらのバグを正しく解析することが可能で
ある。
【００２７】正常モードで動作する場合、出力信号４
２，４８，５２は、マルチプレクサ６８，７０，７２を
介して外部出力接続６２，６４，６６に接続される外部
出力信号である。集積回路３０の１つの外部ピンに供給
される追跡モード信号が発行（assert）されると、この
信号はマルチプレクサ６８，７０，７２のそれぞれを切
替えて外部出力接続に転送する別の信号を選択する役目
をする。この場合は、信号３２，３４，５４が選択され
る。これらの信号は、マクロセルＡに対する入力信号の
すべてである。
【００２８】図５は、マクロセルＡの独立型マクロセル
であり、追跡モードで動作する別の追跡用集積回路７４
に結合された図４の集積回路３０を示している。このよ
うに、集積回路３０内のマクロセルＡに供給されている
同一入力信号を別の追跡用集積回路７４に供給すること
ができると、別の追跡用集積回路７４は同一方法で応答
するとともに、集積回路３０内のマクロセルＡが発生さ
せる信号と同一の出力信号７６，７８を発生させなけれ
ばならない。このように、集積回路３０の動作をデバッ
グするため、マクロセルＡがマクロセルＢ，Ｃと協働動
作するときのマクロセルＡの入力信号と出力信号との完
全な１組をつくることができる。
【００２９】図６は、主集積回路，追跡用集積回路（こ
の２つは図４，５に示す形をしている）および別の追跡
用集積回路７４を示している。主集積回路および追跡用
集積回路に対する入力は相互に接続されておりかつ同一
である。供給されるモード選択信号により主集積回路の
マルチプレクサが切替えられて正常モードになると、普
通の外部出力信号を出力する。追跡用集積回路のマルチ
プレクサが切替えられると、マクロセルＡに対する完全
な１組の入力を決定するために必要な特別な内部信号を
選択する。
【００３０】図７は、本発明の別の実施例を、中央処理
装置コア８２、内部メモリ８４、内部クロック発生回路
８６、タイマー回路８８、シリアルポート回路９０、デ
ィスプレイコントローラ９２、外部バスインタフェース
回路９４を含む特定用途むけ集積回路８０の形で示して
いる。このように高密度で集積された特定用途むけ集積
回路８０は、１つの集積回路に完全なデータ処理システ
ムを提供することにかなり役に立っている。このように
データ処理システムを１つの集積回路に入れることがで
きると、データ処理システムのコスト、大きさ、消費電
力が減少し、信頼性と速度が向上する。集積回路８０の
総ピン数は８０であり、この数は相対的に少ないので比
較的小型の集積回路を製造することが可能である。この
総外部接続のうち４２本は、対応するマルチプレクサ、
すなわち、デバッグ中の集積回路８０からの出力に別の
内部信号を選択するために使用できるマルチプレクサ９
６，９８，１００，１０２の外部出力接続に使用するこ
とができる。かかる集積回路８０をデバッグする場合の
特別な関心は、データバス１０４のデータ語（と使用で
きる割込み信号などの制御信号）である。
【００３１】図８は、ともに主ＡＳＩＣと追跡用ＡＳＩ
Ｃとして機能する２つの集積回路８０を示している。主
ＡＳＩＣの内部クロック発生回路８６は、主ＡＳＩＣ、
追跡用ＡＳＩＣおよび別の追跡用ＡＳＩＣ１０６にテス
トクロックを供給する。したがって、これらの回路は同
期して動作する。主ＡＳＩＣと追跡用ＡＳＩＣとに供給
される入力信号（すなわち、ＵＲＡＴ 入力およびメモ
リ・データ）は同一である。追跡用ＡＳＩＣのマルチプ
レクサは、出力のデータバス１０４の信号を出力に選択
する役目をする。データバス１０４の信号が入力信号と
して別の追跡用ＡＳＩＣ１０６に供給されると、別の追
跡用ＡＳＩＣ１０６は主ＡＳＩＣと追跡用ＡＳＩＣとの
内部の中央処理装置コアの動作と同じ動作をして、同一
の制御信号およびアドレス信号を発生させる。別の追跡
用ＡＳＩＣ１０６へ入力されかつ別の追跡用ＡＳＩＣ１
０６から出力される信号がすべてモニタ回路１０８に供
給されると、モニタ回路１０８は、ブレークポイント信
号や割込み信号など、主ＡＳＩＣと追跡用ＡＳＩＣとに
フィードバックできる制御信号を発生させることができ
る。
【００３２】図９は、集積回路の外部出力接続にあるマ
ルチプレクサ装置を示している。第１のマルチプレクサ
１１０は、（境界走査セルのチェインの一部を形成す
る）境界走査セル１１２の内容と、普通集積回路から出
力されない内部信号とのいずれかを選択する役目をす
る。第２のマルチプレクサ１１４は、（境界走査モード
または診断／追跡モードとは異なる）正常モードで発生
する正常外部出力信号と第１のマルチプレクサ１１０の
出力とのいずれかを選択する役目をする。第２のマルチ
プレクサ１１４の出力は、外部接続を介してチップの外
に追出される前に、回路１１６でバッファされかつ増幅
される。復号器は追跡モード選択信号および境界走査モ
ード選択信号を受信し、これらに従ってマルチプレクサ
１１０，１１４を切替える。
【００３３】添付の図面を参照して、本発明を判り易く
例示した実施例を詳細に説明してきたが、本発明はこれ
らの明確な実施例に限定されておらず、当業者ならば、
添付の特許請求の範囲で定義されているように、本発明
の範囲と主旨から逸脱することなく、各種の変更、修正
ができることが理解できるものとする。
【図面の簡単な説明】
【図１】いくつかのマクロセルを組入れ、比較的少数の
出力接続を介して別の回路に接続される特定用途むけ集
積回路を示す図。
【図２】複数のマクロセルを組入れた特定用途むけ集積
回路を概念的に示す図。
【図３】２つの集積回路の間を追跡する原理を示す図。
【図４】複数のマクロセルを組入れ、通常、外部出力信
号に使用されるライン上に、この集積回路から時分割制
御され選択的に出力される内部信号を備えた集積回路を
示す図。
【図５】図４の集積回路の動作を、独立型の複雑なマク
ロセルでもよい別の追跡用集積回路と協働する追跡用集
積回路として模式的に示す図。
【図６】主集積回路と別の追跡用集積回路と協働する追
跡用集積回路として、同時に使用される図４の集積回路
を示す図。
【図７】複数のマクロセルを組入れた特定用途むけ集積
回路の形で本発明の別の実施例を示す図。
【図８】集積回路の設計をデバッグするシステム内部の
主集積回路、追跡用集積回路、別の追跡用集積回路に使
用される図７の集積回路を示す図。
【図９】境界走査チェインと、内部信号を時分割制御に
より選択的に出力するマルチプレクサとを組入れた実施
例の外部出力接続のマルチプレクサ装置を示す図。
【符号の説明】
２，１２ 特定用途むけ集積回路 ４，８２ 中央処理装置コア ６ ３２ビット巾ＲＡＭ ８ 外部バスインタフェース回路 １０ 周辺回路 １４ マクロセル １６ 入力 １８ 両方向入出力 ２０ 出力 ２２ 主集積回路 ２４ 追跡用集積回路 ２６，２８ 入力 ３０ 複数のマクロセルとマルチプレクサを含む集積回
路 ３２，３４，３６，３８，４０ 集積回路内部のマクロ
セルの入力信号 ４２，４４，４６，４８，５０，５２ 集積回路内部の
マクロセルの出力信号 ５４，５６，５８，６０ 集積回路内部のマクロセルの
双方向信号 ６２，６４，６６ 外部出力接続 ６８，７０，７２，９６，９８，１００，１０２，１１
０，１１４ マルチプレクサ ７４ 別の追跡用集積回路 ７６，７８ 集積回路内部のマクロセルおよび別の追跡
用集積回路が発生させる出力信号 ８０ ＡＳＩＣとして機能する集積回路 ８４ 内部メモリ ８６ 内部クロック発生回路 ８８ タイマー回路 ９０ 特殊なシリアルポート ９２ ディスプレイコントローラ ９４ 外部バスインタフェース回路 １０４ データバス １０６ 別の追跡用ＡＳＩＣ １０８ モニタ回路 １１２ 境界走査セル １１６ バッファ増巾器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 集積回路設計をテストする装置であっ
    て、 前記集積回路設計に従った、正常モードおよび診断モー
    ドで動作する主集積回路であって、 前記正常モードで動作する場合、マクロセルの間で交換
    される複数の信号が前記集積回路に対するどの外部接続
    においても使用できない内部信号となるように接続され
    かつ相互作用している、複数のマクロセルと、 各マルチプレクサが、前記集積回路の外部出力接続から
    の出力のために、 前記複数のマクロセルが相互作用する前記集積回路の前
    記正常モードにおいて、前記複数のマクロセルの１つに
    より発生される外部出力信号、および前記正常モードの
    ように前記複数のマクロセルが相互作用を続ける前記集
    積回路の前記診断モードにおける前記内部信号の１つ、
    のうちの一方を選択する役目をする、複数のマルチプレ
    クサと、を含む主集積回路と、 前記主集積回路と同一構造の追跡用集積回路と、 前記主集積回路および前記追跡用集積回路に共通な少な
    くとも１つのマクロセルを含む別の追跡用集積回路であ
    って、前記追跡用集積回路から当該マクロセルに出力さ
    れた内部信号が外部入力信号として前記別の追跡用集積
    回路に供給されると、前記追跡用集積回路の中の内部信
    号に対応する前記別の追跡用集積回路の中の前記マクロ
    セルの外部出力信号を発生させることができる前記別の
    追跡用集積回路と、を含み、 前記主集積回路および前記追跡用集積回路は、同一外部
    入力信号が供給され、 前記主集積回路は前記正常モードにあり、前記追跡用集
    積回路は前記診断モードにある、ことを特徴とする集積
    回路テスト装置。
  2. 【請求項２】 請求項１記載の装置であって、前記別の
    追跡用集積回路に対する外部信号および前記別の追跡用
    集積回路からの外部信号に応答して前記主集積回路およ
    び前記追跡用集積回路の動作を制御する制御信号を発生
    させるモニタ回路を含むことを特徴とする装置。
  3. 【請求項３】 請求項２記載の装置であって、前記制御
    信号は、割込み信号およびブレークポイント信号の少な
    くとも一方を含むことを特徴とする装置。
  4. 【請求項４】 請求項１記載の装置であって、前記複数
    のマクロセルは前記中央処理装置コアを含み、前記主集
    積回路および前記追跡用集積回路の前記中央処理装置コ
    アに入力されるすべての内部信号は前記複数のマルチプ
    レクサのそれぞれの１つに接続されることを特徴とする
    装置。
  5. 【請求項５】 請求項４記載の装置であって、前記別の
    追跡用集積回路は前記中央処理装置コアから構成され、
    前記主集積回路および前記追跡用集積回路の内部の他の
    マクロセルと交換される前記中央処理装置コアの全信号
    が外部接続に結合されることを特徴とする装置。
  6. 【請求項６】 請求項１記載の装置であって、前記追跡
    用集積回路から出力される前記内部信号は、前記主集積
    回路および前記追跡用集積回路の内部の双方向信号を含
    むことを特徴とする装置。
  7. 【請求項７】 請求項１記載の装置であって、前記主集
    積回路および前記追跡用集積回路の一方は、前記主集積
    回路および前記追跡用集積回路の両方の同期をとるため
    に使用されるクロック信号を発生させることを特徴とす
    る装置。
  8. 【請求項８】 請求項１記載の装置であって、前記主集
    積回路および前記追跡用集積回路はともに境界走査セル
    のチェインを含み、境界走査セルの前記チェインの少な
    くとも１つの走査セルは、前記複数のマルチプレクサと
    外部出力接続を共用し、共用される外部出力接続のマル
    チプレクサは、前記外部出力接続に付随する内部信号お
    よび前記共用外部出力接続に付随する走査セルの出力の
    一方を選択する第１のマルチプレクサと、前記第１のマ
    ルチプレクサの出力および前記複数のマクロセルの１つ
    が発生させかつ前記共用外部出力接続に付随する外部出
    力信号の一方を選択する第２のマルチプレクサから構成
    されることを特徴とする装置。
  9. 【請求項９】 正常モードと診断モードとで動作する集
    積回路であって、 中央処理装置コアを含む複数のマクロセルであって、前
    記正常モードで動作する場合、前記マクロセルの間で交
    換される複数の信号が前記集積回路に対するどの外部接
    続においても使用できない内部信号となるように接続さ
    れかつ相互作用している複数のマクロセルと、 各マルチプレクサが、前記集積回路の外部出力接続から
    の出力のために、 前記複数のマクロセルが相互作用する前記集積回路の前
    記正常モードにおいて、前記複数のマクロセルの１つに
    より発生される外部出力信号、および前記正常モードの
    ように前記複数のマクロセルが相互作用を続け、前記複
    数のマルチプレクサは、前記マイクロプロセッサコアに
    対する少なくとも全内部入力信号を選択する前記集積回
    路の前記診断モードにおける、前記内部信号の１つ、の
    うちの一方を選択する役目をする、複数のマルチプレク
    サと、を含むことを特徴とする集積回路。
  10. 【請求項１０】 集積回路設計をテストする方法であっ
    て、 前記集積回路設計に従った、正常モードおよび診断モー
    ドで動作する主集積回路であって、 前記正常モードで動作する場合、マクロセルの間で交換
    される複数の信号が前記集積回路に対するどの外部接続
    においても使用できない内部信号となるように接続され
    かつ相互作用している複数のマクロセルと、 各マルチプレクサが、前記集積回路の外部出力接続から
    の出力のために、 前記複数のマクロセルが相互作用する前記集積回路の前
    記正常モードにおいて、前記複数のマクロセルの１つに
    より発生される外部出力信号、および前記正常モードの
    ように前記複数のマクロセルが相互作用を続ける前記集
    積回路の前記診断モードにおける前記内部信号の１つ、
    のうちの一方を選択する役目をする複数のマルチプレク
    サと、を含む主集積回路を提供するステップと、 前記主集積回路と同じ構造の追跡用集積回路を提供する
    ステップと、 前記主集積回路および前記追跡用集積回路に共通な少な
    くとも１つのマクロセルを含む別の追跡用集積回路であ
    って、前記追跡用集積回路から当該マクロセルに出力さ
    れた内部信号が外部入力信号として前記別の追跡用集積
    回路に供給されると、前記追跡用集積回路の中の内部信
    号に対応する前記別の追跡用集積回路の中の前記マクロ
    セルの外部出力信号を発生させることができる別の追跡
    用集積回路を提供するステップと、 前記主集積回路を前記正常モードで作動させるステップ
    と、 前記追跡用集積回路を前記診断モードで作動させるステ
    ップと、 前記主集積回路および前記追跡用集積回路に対して同じ
    外部入力信号を供給するステップと、を含むことを特徴
    とする方法。
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