JP2643585B2 - 集積回路 - Google Patents
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- 238000012360 testing method Methods 0.000 claims description 97
- 238000001612 separation test Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 238000002955 isolation Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の機能マクロセルにより構成される集
積回路に係り、特に予め大規模な標準機能ブロックとし
て設計されライブラリー化されている１個以上のマクロ
セル（以下、「メガマクロ」と称する）と、標準基本セ
ルを複数個組み合わせして構成される０個以上のマクロ
セル（以下、「ユーザマクロ」と称する）と、外部端子
と内部領域との間で信号のやり取りを行う標準機能ブロ
ックとして設計されライブラリ化されている複数個のセ
ルからなるインタフェースブロックとを有する集積回路
に関する。
積回路に係り、特に予め大規模な標準機能ブロックとし
て設計されライブラリー化されている１個以上のマクロ
セル（以下、「メガマクロ」と称する）と、標準基本セ
ルを複数個組み合わせして構成される０個以上のマクロ
セル（以下、「ユーザマクロ」と称する）と、外部端子
と内部領域との間で信号のやり取りを行う標準機能ブロ
ックとして設計されライブラリ化されている複数個のセ
ルからなるインタフェースブロックとを有する集積回路
に関する。
［従来の技術］ メガマクロとユーザマクロとを配線結合することによ
り構成されるスタンダードセル方式による集積回路にお
いては、次のような方式によるテストがしばしば行われ
る。即ち、モード設定により各マクロセル（以下、「マ
クロ」と称する）の端子を夫々集積回路の外部端子に割
り当て、外部端子より信号を印加して直接外部端子より
出力を観測することにより各マクロ毎に個別にテストを
行う。以下、このように方式によるテストを「マクロ分
離テスト」と称する。
り構成されるスタンダードセル方式による集積回路にお
いては、次のような方式によるテストがしばしば行われ
る。即ち、モード設定により各マクロセル（以下、「マ
クロ」と称する）の端子を夫々集積回路の外部端子に割
り当て、外部端子より信号を印加して直接外部端子より
出力を観測することにより各マクロ毎に個別にテストを
行う。以下、このように方式によるテストを「マクロ分
離テスト」と称する。
従来のマクロ分離テストを行い得る集積回路の一例を
図面を参照して説明する。
図面を参照して説明する。
第７図は従来の１チップの集積回路の構成を示す。第
７図に示す集積回路１は、メガマクロ２とメガマクロ３
及びユーザマクロ６、入出力インタフェースマクロ７と
により構成されている。入出力インタフェースマクロと
は、集積回路のチップ外部端子（以下、「ピン」と称す
る）とチップ内部のゲートとのインタフェースをとる働
きをするものであり、第７図における入出力インタフェ
ースマクロ７は、入力インタフェースブロック8,9、出
力インタフェースブロック10、及び入出力インタフェー
スブロック11からなり、夫々集積回路１のピンＡ、Ｂ、
Ｃ及びＤと集積回路１内部のゲートとの信号のやり取り
を担っている。
７図に示す集積回路１は、メガマクロ２とメガマクロ３
及びユーザマクロ６、入出力インタフェースマクロ７と
により構成されている。入出力インタフェースマクロと
は、集積回路のチップ外部端子（以下、「ピン」と称す
る）とチップ内部のゲートとのインタフェースをとる働
きをするものであり、第７図における入出力インタフェ
ースマクロ７は、入力インタフェースブロック8,9、出
力インタフェースブロック10、及び入出力インタフェー
スブロック11からなり、夫々集積回路１のピンＡ、Ｂ、
Ｃ及びＤと集積回路１内部のゲートとの信号のやり取り
を担っている。
メガマクロ２は、１つの入力端子in1、１つの入出力
端子io1、及び２つの出力端子out1,out2を有している。
これら端子の属性を明確に示すためメガマクロ２をマク
ロの本体部分であるマクロコア４とそれ以外のバッファ
部分とに分けて示した。即ちメガマクロ２の端子in1は
入力バッファを介してマクロコア４の端子C1と接続さ
れ、端子io1は入出力バッファを介してマクロコア４の
端子C3,C4と接続され、端子out1は出力バッファを介し
て端子C2と接続され、更に端子out2は出力バッファを介
して端子C5と接続されている。ここで、メガマクロ２の
端子out2の出力は端子io1の入出力の状態を示してお
り、この場合、端子out2が信号レベル“High"即ち“1"
のときは端子io1は入力、端子out2が信号レベル“Low"
即ち“0"のときは端子io1は出力状態である。以下、信
号レベル“High"を単に「１」、信号レベル“Low"を単
に「０」とする。
端子io1、及び２つの出力端子out1,out2を有している。
これら端子の属性を明確に示すためメガマクロ２をマク
ロの本体部分であるマクロコア４とそれ以外のバッファ
部分とに分けて示した。即ちメガマクロ２の端子in1は
入力バッファを介してマクロコア４の端子C1と接続さ
れ、端子io1は入出力バッファを介してマクロコア４の
端子C3,C4と接続され、端子out1は出力バッファを介し
て端子C2と接続され、更に端子out2は出力バッファを介
して端子C5と接続されている。ここで、メガマクロ２の
端子out2の出力は端子io1の入出力の状態を示してお
り、この場合、端子out2が信号レベル“High"即ち“1"
のときは端子io1は入力、端子out2が信号レベル“Low"
即ち“0"のときは端子io1は出力状態である。以下、信
号レベル“High"を単に「１」、信号レベル“Low"を単
に「０」とする。
メガマクロ３も同様にマクロ本体部分であるマクロコ
ア５とそれ以外のバッファ部分とに分けられる。即ちメ
ガマクロ３の入力端子in1は入力バッファを介してマク
ロコア５の端子C6と接続され、同様に出力端子out1は出
力バッファを介して端子C7と、端子out2は３ステートの
出力バッファを介して端子C8と、更に端子out3は出力バ
ッファを介して端子C9と接続されている。ここで、メガ
マクロ３の出力端子out3の出力は、出力端子out2がハイ
インピーダンス状態か否かを示しており、端子out3が
「１」のとき出力端子out2はハイインピーダンス状態で
あり、端子out3が「０」のとき端子out2は「１」又は
「０」のレベル出力状態である。
ア５とそれ以外のバッファ部分とに分けられる。即ちメ
ガマクロ３の入力端子in1は入力バッファを介してマク
ロコア５の端子C6と接続され、同様に出力端子out1は出
力バッファを介して端子C7と、端子out2は３ステートの
出力バッファを介して端子C8と、更に端子out3は出力バ
ッファを介して端子C9と接続されている。ここで、メガ
マクロ３の出力端子out3の出力は、出力端子out2がハイ
インピーダンス状態か否かを示しており、端子out3が
「１」のとき出力端子out2はハイインピーダンス状態で
あり、端子out3が「０」のとき端子out2は「１」又は
「０」のレベル出力状態である。
第８図は第７図の集積回路１に対してメガマクロ２と
メガマクロ３のマクロ分離テストが可能となるように、
テスト回路を追加した場合の従来の構成の例である。第
８図に示す集積回路25は、集積回路１に対してマクロ分
離回路を追加したものである。
メガマクロ３のマクロ分離テストが可能となるように、
テスト回路を追加した場合の従来の構成の例である。第
８図に示す集積回路25は、集積回路１に対してマクロ分
離回路を追加したものである。
デコーダ13は、集積回路25のピンT1,T2から入力イン
タフェースブロック121,122を介して入力された信号か
ら、メガマクロ２を分離するテストするときに「１」と
なる信号MITESTと、メガマクロ３をテストするときに
「１」となる信号M2TESTと、ノーマルな状態即ち集積回
路25を集積回路１と等価な状態にするときに「１」とな
る信号NORMALとを出力する、即ち、ピンT1,T2の入力に
より分離テスト状態を設定している。セレクタ16,17及
び181〜183は次のように動作する。セレクタ16は、信号
M2TEST＝「０」のとき入力端子Ｎの信号を、信号M2TEST
＝「１」のとき入力端子M2の信号を、出力端子０に夫々
出力する。セレクタ17は、信号M1TEST＝「０」のとき入
力端子Ｎの信号を、信号M1TEST＝「１」のとき入力端子
M1の信号を、出力端子０に夫々出力する。セレクタ181,
182,183は、信号NORMAL＝「１」のとき入力端子Ｎの信
号を、信号M1TEST＝「１」のとき入力端子M1の信号を、
信号M2TEST＝「１」のとき入力端子M2の信号を、出力端
子０に夫々出力する。
タフェースブロック121,122を介して入力された信号か
ら、メガマクロ２を分離するテストするときに「１」と
なる信号MITESTと、メガマクロ３をテストするときに
「１」となる信号M2TESTと、ノーマルな状態即ち集積回
路25を集積回路１と等価な状態にするときに「１」とな
る信号NORMALとを出力する、即ち、ピンT1,T2の入力に
より分離テスト状態を設定している。セレクタ16,17及
び181〜183は次のように動作する。セレクタ16は、信号
M2TEST＝「０」のとき入力端子Ｎの信号を、信号M2TEST
＝「１」のとき入力端子M2の信号を、出力端子０に夫々
出力する。セレクタ17は、信号M1TEST＝「０」のとき入
力端子Ｎの信号を、信号M1TEST＝「１」のとき入力端子
M1の信号を、出力端子０に夫々出力する。セレクタ181,
182,183は、信号NORMAL＝「１」のとき入力端子Ｎの信
号を、信号M1TEST＝「１」のとき入力端子M1の信号を、
信号M2TEST＝「１」のとき入力端子M2の信号を、出力端
子０に夫々出力する。
次に集積回路25のテスト回路の動作について説明す
る。
る。
信号NORMAL＝「１」のときは、セレクタ16,17,181,18
2,183の出力端子０が、全て入力端子Ｎの信号を出力
し、またこのとき信号M1TEST＝「０」であり、３ステー
トバッファ14の出力はハイインピーダンスとなるので、
集積回路25は実質的に集積回路１と等価となる。
2,183の出力端子０が、全て入力端子Ｎの信号を出力
し、またこのとき信号M1TEST＝「０」であり、３ステー
トバッファ14の出力はハイインピーダンスとなるので、
集積回路25は実質的に集積回路１と等価となる。
信号M1TEST＝「１」のときは、セレクタ17,181,182,1
83によりメガマクロ２の端子in1はピンＡに、端子out1
はピンＣに、端子io1は入力側と出力側が分離した状態
で入出力インタフェースブロック11を介してピンＤに接
続される。またメガマクロ２の端子out2は入出力インタ
フェースブロック11の入出力コントロール端子20に接続
されることになるが、本来メガマクロ２の端子out2は端
子io1の入出力の状態を示しているものであるので、こ
れはピンＤにより、メガマクロ２の端子io1,out2が共に
観測できていることを示している。即ち、ピンA,C,Dに
よりメガマクロ２のマクロ分離テストができる。
83によりメガマクロ２の端子in1はピンＡに、端子out1
はピンＣに、端子io1は入力側と出力側が分離した状態
で入出力インタフェースブロック11を介してピンＤに接
続される。またメガマクロ２の端子out2は入出力インタ
フェースブロック11の入出力コントロール端子20に接続
されることになるが、本来メガマクロ２の端子out2は端
子io1の入出力の状態を示しているものであるので、こ
れはピンＤにより、メガマクロ２の端子io1,out2が共に
観測できていることを示している。即ち、ピンA,C,Dに
よりメガマクロ２のマクロ分離テストができる。
信号M2TEST＝「１」のときはセレクタ16,181,182,183
によりメガマクロ３の端子in1,out1,out2は夫々ピンA,
C,Dに接続された状態になる。またメガマクロ３の端子o
ut3は入出力インタフェースブロック11の入出力コント
ロール端子20に接続されることになるので、ピンＤより
端子out3の状態が観測できる。即ちピンA,C,Dによりメ
ガマクロ３のマクロ分離テストができる。
によりメガマクロ３の端子in1,out1,out2は夫々ピンA,
C,Dに接続された状態になる。またメガマクロ３の端子o
ut3は入出力インタフェースブロック11の入出力コント
ロール端子20に接続されることになるので、ピンＤより
端子out3の状態が観測できる。即ちピンA,C,Dによりメ
ガマクロ３のマクロ分離テストができる。
［発明が解決しようとする課題］ しかしながら、上述した従来のマクロ分離テスト回路
を利用した集積回路は、以下のような欠点がある。
を利用した集積回路は、以下のような欠点がある。
第８図に示したように、マクロ分離テスト用のセレク
タ等は第７図のマクロ間の配線部分に挿入されるが、こ
れはノーマルモード時には信号の伝播遅延という形で影
響があらわれる。特に分離テストを行うべきメガマクロ
の数が多い場合はテスト回路のセレクタ等も規模の大き
なものとなり、従ってノーマルモード時にあらわれる遅
延の影響も更に大きなものとなる。よってクリティカル
パス等の存在する部分及びレーシング等により微妙なタ
イミングの確保が必要となる部分には、悪影響がでない
ように充分考慮した設計が必要であるので、従来のマク
ロ分離テストの設計は非常に複雑になるという欠点があ
る。またクリティカルパス等の特性のみならず、単に論
理的なレベル（ロジック設計のレベル）においても、従
来のマクロ分離テストの設計は、ミスを作り込むことが
多いという欠点もある。
タ等は第７図のマクロ間の配線部分に挿入されるが、こ
れはノーマルモード時には信号の伝播遅延という形で影
響があらわれる。特に分離テストを行うべきメガマクロ
の数が多い場合はテスト回路のセレクタ等も規模の大き
なものとなり、従ってノーマルモード時にあらわれる遅
延の影響も更に大きなものとなる。よってクリティカル
パス等の存在する部分及びレーシング等により微妙なタ
イミングの確保が必要となる部分には、悪影響がでない
ように充分考慮した設計が必要であるので、従来のマク
ロ分離テストの設計は非常に複雑になるという欠点があ
る。またクリティカルパス等の特性のみならず、単に論
理的なレベル（ロジック設計のレベル）においても、従
来のマクロ分離テストの設計は、ミスを作り込むことが
多いという欠点もある。
また、テスト回路が含まれた回路図例えば第８図は多
くの付加回路が入ってしまうため、第７図のノーマル状
態の回路と比較して非常に複雑で読み取りにくいものと
なるので回路の解析及びデバッグが困難となるという欠
点がある。
くの付加回路が入ってしまうため、第７図のノーマル状
態の回路と比較して非常に複雑で読み取りにくいものと
なるので回路の解析及びデバッグが困難となるという欠
点がある。
上述のように従来のマクロ分離テスト方法を適用した
集積回路は、テスト設計段階において、設計者の負担を
大きくし、その結果集積回路の開発期間の増大を生んで
しまう。
集積回路は、テスト設計段階において、設計者の負担を
大きくし、その結果集積回路の開発期間の増大を生んで
しまう。
本発明はかかる問題点に鑑みてなされたものであっ
て、メガマクロ分離テストの設計を簡単化すると共に、
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことを可能として、回路の解析及びデバッグを
容易にし、その結果、設計者のテスト設計に対する負担
をなくし、開発期間の縮小を可能とする集積回路を提供
することを目的とする。
て、メガマクロ分離テストの設計を簡単化すると共に、
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことを可能として、回路の解析及びデバッグを
容易にし、その結果、設計者のテスト設計に対する負担
をなくし、開発期間の縮小を可能とする集積回路を提供
することを目的とする。
［課題を解決するための手段］ 本発明に係る集積回路は、メガマクロ及びインターフ
ェースブロックの少なくとも一方に、テストモードとノ
ーマルモードとを切り換える手段と、テストモード時と
ノーマルモード時とに夫々有効となり、内部回路と信号
のやり取りを行う２組の独立な専用の端子群とを有し、
各端子群における内部回路への出力端子にはバッファを
設けたことを特徴とする。
ェースブロックの少なくとも一方に、テストモードとノ
ーマルモードとを切り換える手段と、テストモード時と
ノーマルモード時とに夫々有効となり、内部回路と信号
のやり取りを行う２組の独立な専用の端子群とを有し、
各端子群における内部回路への出力端子にはバッファを
設けたことを特徴とする。
［作用］ 本発明の集積回路においては、メガマクロ及びインタ
フェースブロックの少なくとも一方に、テストモード時
に有効となるテストモード端子とノーマルモード時に有
効となるノーマルモード端子との２組の独立な端子を設
け、ノーマルモード時の設計はメガマクロとインタフェ
ースブロックのノーマルモード端子を用いて結線するノ
ーマルモード結線を実現することにより行い、またメガ
マクロ分離テストの設計は独立にメガマクロとインタフ
ェースブロックのテストモード端子同士を結線するテス
トモード結線を実現することにより行うことができる。
フェースブロックの少なくとも一方に、テストモード時
に有効となるテストモード端子とノーマルモード時に有
効となるノーマルモード端子との２組の独立な端子を設
け、ノーマルモード時の設計はメガマクロとインタフェ
ースブロックのノーマルモード端子を用いて結線するノ
ーマルモード結線を実現することにより行い、またメガ
マクロ分離テストの設計は独立にメガマクロとインタフ
ェースブロックのテストモード端子同士を結線するテス
トモード結線を実現することにより行うことができる。
このため、メガマクロ分離テストの設計は、簡単なデ
コーダ作成と端子間の結線のみの作業となるので、非常
に簡単なものとなり、容易に計算機による自動化が可能
であり、人為的なミスの入る余地がなくなる。
コーダ作成と端子間の結線のみの作業となるので、非常
に簡単なものとなり、容易に計算機による自動化が可能
であり、人為的なミスの入る余地がなくなる。
ノーマルモード結線とテストモード結線は互いに干渉
しない全く独立なものとなるので、設計者は特定的にも
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことができる。
しない全く独立なものとなるので、設計者は特定的にも
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことができる。
回路図はテストモード結線部を省いて表記することに
よれば、テスト回路部の見えない非常に見やすい回路図
を作ることができ、回路の解析やデバッグも容易とな
る。
よれば、テスト回路部の見えない非常に見やすい回路図
を作ることができ、回路の解析やデバッグも容易とな
る。
従って、設計者のテスト設計に対する負担は低減さ
れ、集積回路の開発期間の縮小が可能となる。
れ、集積回路の開発期間の縮小が可能となる。
［実施例］ 以下、本発明の実施例について、添付の図面を参照し
て説明する。
て説明する。
第１図は、本発明の第１の実施例に係るメガマクロ31
及び41の構成を示し、第２図は同実施例に係るインタフ
ェースブロック部52,52,53の構成を示す。
及び41の構成を示し、第２図は同実施例に係るインタフ
ェースブロック部52,52,53の構成を示す。
第１図に示すメガマクロ31及び41は、夫々第７図に示
したメガマクロ２及び３に対して本発明を適用したメガ
マクロである。
したメガマクロ２及び３に対して本発明を適用したメガ
マクロである。
メガマクロ31は、第７図のメガマクロ２に対応し、メ
ガマクロ41は、第７図のメガマクロ３に対応する。ここ
で、セレクタ32,47,48は、端子Ｃの入力が「０」のとき
に、端子０の出力に端子Ｎの入力信号値が出力され、端
子Ｃの入力が「１」のときに、端子０の出力に端子Ｔの
入力信号値が出力される。メガマクロ31は、メガマクロ
２と同様に本体部としてマクロコア４を有している。次
に、メガマクロ31の動作について、メガマクロ31の端子
TESTが「０」の場合と「１」の場合とに分けて説明す
る。
ガマクロ41は、第７図のメガマクロ３に対応する。ここ
で、セレクタ32,47,48は、端子Ｃの入力が「０」のとき
に、端子０の出力に端子Ｎの入力信号値が出力され、端
子Ｃの入力が「１」のときに、端子０の出力に端子Ｔの
入力信号値が出力される。メガマクロ31は、メガマクロ
２と同様に本体部としてマクロコア４を有している。次
に、メガマクロ31の動作について、メガマクロ31の端子
TESTが「０」の場合と「１」の場合とに分けて説明す
る。
（ｉ）TEST＝「０」のとき： セレクタ32は、端子Ｎの入力信号を端子０に出力する
ので、マクロコア４の端子C1には、端子Nin1の入力信号
がそのまま入力される。この時、端子Tin1の入力は無視
される。また、マクロコア４の端子C2の出力は、端子No
ut1にそのまま出力されるが、端子Tout1には最終段の３
ステートバッファ35の働きにより出力されず、この端子
Tout1はハイインピーダンス状態となる。端子Nio1は、
端子C5の出力が「０」のときは出力端子として、端子C4
の出力信号値を出力し、端子C5の出力が「１」のときは
入力端子として、端子C3へ信号を入力する。端子Tio1は
常に入力状態となる。端子C5の出力は、端子Nout2へそ
のまま出力されるが、端子Tout2は３ステートバッファ3
5によりハイインピーダンス状態となる。
ので、マクロコア４の端子C1には、端子Nin1の入力信号
がそのまま入力される。この時、端子Tin1の入力は無視
される。また、マクロコア４の端子C2の出力は、端子No
ut1にそのまま出力されるが、端子Tout1には最終段の３
ステートバッファ35の働きにより出力されず、この端子
Tout1はハイインピーダンス状態となる。端子Nio1は、
端子C5の出力が「０」のときは出力端子として、端子C4
の出力信号値を出力し、端子C5の出力が「１」のときは
入力端子として、端子C3へ信号を入力する。端子Tio1は
常に入力状態となる。端子C5の出力は、端子Nout2へそ
のまま出力されるが、端子Tout2は３ステートバッファ3
5によりハイインピーダンス状態となる。
（ii）TEST＝１のとき セレクタ32は、端子Ｔの入力信号を端子０に出力する
ので、マクロコア４の端子C1には、端子Tin1の入力信号
値がそのまま入力される。このとき、端子Nin1の入力は
無視される。また、マクロコア４の端子C2の出力は、端
子Tout1と端子Nout1との両方にそのまま出力される。端
子Tio1は、端子C5の出力が「０」のときは出力端子とし
て端子C4の信号値を出力し、端子C5が「１」のときは入
力端子として端子C3へ信号を入力する。一方、端子Nio1
は常に入力状態となる。端子C5の出力は、端子Tout2と
端子Nout2とに共通に出力される。
ので、マクロコア４の端子C1には、端子Tin1の入力信号
値がそのまま入力される。このとき、端子Nin1の入力は
無視される。また、マクロコア４の端子C2の出力は、端
子Tout1と端子Nout1との両方にそのまま出力される。端
子Tio1は、端子C5の出力が「０」のときは出力端子とし
て端子C4の信号値を出力し、端子C5が「１」のときは入
力端子として端子C3へ信号を入力する。一方、端子Nio1
は常に入力状態となる。端子C5の出力は、端子Tout2と
端子Nout2とに共通に出力される。
上述のように、メガマクロ31は、端子TESTの入力が
「０」のときは、端子Nin1,Nout1,Nio1及びNout2（以
下、これら４つの端子をメガマクロ31のノーマルモード
端子と称する）を通してメガマクロ２と同一の機能のメ
ガマクロとして動作し、また端子TESTの入力が「１」の
とき、端子Tin1,Tout1,Tio1及びTout2（以下、これら４
つの端子をメガマクロ31のテストモード端子と称する）
を通してメガマクロ２と同一の機能のメガマクロとして
動作する。
「０」のときは、端子Nin1,Nout1,Nio1及びNout2（以
下、これら４つの端子をメガマクロ31のノーマルモード
端子と称する）を通してメガマクロ２と同一の機能のメ
ガマクロとして動作し、また端子TESTの入力が「１」の
とき、端子Tin1,Tout1,Tio1及びTout2（以下、これら４
つの端子をメガマクロ31のテストモード端子と称する）
を通してメガマクロ２と同一の機能のメガマクロとして
動作する。
次に、メガマクロ41について説明する。
メガマクロ41は、第７図のメガマクロ３に対応し、こ
のメガマクロ41も上述のメガマクロ31と同様に端子TEST
を有して他の端子部分の制御を行っている。即ちメガマ
クロ41は端子TESTの入力が「０」のとき、端子Nin1,Nou
t1,Nout2及びNout3（以下、これら４つの端子をメガマ
クロ41のノーマルモード端子と称する）を通してメガマ
クロ３と同一の機能のメガマクロとして動作し、また端
子TESTの入力が「１」のとき、端子Tin1,Tout1,Tout2及
びTout3（以下、これら４つの端子をメガマクロ41のテ
ストモード端子と称する）を通してメガマクロ３と同一
の機能のメガマクロとして動作する。
のメガマクロ41も上述のメガマクロ31と同様に端子TEST
を有して他の端子部分の制御を行っている。即ちメガマ
クロ41は端子TESTの入力が「０」のとき、端子Nin1,Nou
t1,Nout2及びNout3（以下、これら４つの端子をメガマ
クロ41のノーマルモード端子と称する）を通してメガマ
クロ３と同一の機能のメガマクロとして動作し、また端
子TESTの入力が「１」のとき、端子Tin1,Tout1,Tout2及
びTout3（以下、これら４つの端子をメガマクロ41のテ
ストモード端子と称する）を通してメガマクロ３と同一
の機能のメガマクロとして動作する。
次に、第２図に示す本発明の第１の実施例を適用した
インタフェースブロック部分は、入力インタフェース部
ブロック51,出力インタフェースブロック部52及び入出
力インタフェースブロック部53を有している。また、セ
レクタ58,59及び60は、端子Ｃの入力が「０」のときに
端子０に端子Ｎの入力を、端子Ｃの入力が「１」のとき
に端子０に端子Ｔの入力を出力する。入力インタフェー
スブロック部51、出力インタフェースブロック部52、及
び入出力インタフェースブロック部53は、夫々入力イン
タフェースブロック54、出力インタフェースブロック55
と入力インタフェースブロック56、及び３ステート出力
インタフェースブロック57を有する。３ステート出力イ
ンタフェースブロック57は、セレクタ60の端子０の出力
がローアクティブのコントロール信号として入力されて
セレクタ59の端子０の出力がデータ入力として入力され
ている。入力インタフェースブロック51はピンより入力
された信号を端子Pinより取り込み入力インタフェース
ブロック54を通して端子Nout及びToutに出力する。（以
下、入力インタフェースブロック51の端子Nout及びTout
を夫々入力インタフェースブロック51のノーマルモード
端子及びテストモード端子と称する。） 出力インタフェースブロック52は端子TESTの信号が
「０」のとき端子Ninの信号を、また端子TESTの信号が
「１」のとき端子Tinの信号を夫々出力インタフェース
ブロック55を通して端子Pinへ出力する。（以下、出力
インタフェースブロック52の端子Nin及びTinを夫々出力
インタフェースブロック52のノーマルモード端子及びテ
ストモード端子と称する。） 入出力インタフェースブロック53は、端子TESTの信号
が「０」のときは、端子Nout1へ端子Pinの入力信号を与
え、端子Nin1及びNin2から夫々端子Pinへの出力データ
及び入出力の切換えコントロール信号を受け（以下、入
出力インタフェースブロック53の端子Nout1,Nin1及びNi
n2を入出力インタフェースブロック53のノーマルモード
端子と称する）、一方端子TESTの信号が「１」のときは
端子Tin2が入出力の切換えコントロール信号を受け、端
子Tio1がPin端子への入出力データを受ける（入出力イ
ンタフェースブロック53の端子Tio1及びTin2を入出力イ
ンタフェースブロック53のテストモード端子と称す
る）。
インタフェースブロック部分は、入力インタフェース部
ブロック51,出力インタフェースブロック部52及び入出
力インタフェースブロック部53を有している。また、セ
レクタ58,59及び60は、端子Ｃの入力が「０」のときに
端子０に端子Ｎの入力を、端子Ｃの入力が「１」のとき
に端子０に端子Ｔの入力を出力する。入力インタフェー
スブロック部51、出力インタフェースブロック部52、及
び入出力インタフェースブロック部53は、夫々入力イン
タフェースブロック54、出力インタフェースブロック55
と入力インタフェースブロック56、及び３ステート出力
インタフェースブロック57を有する。３ステート出力イ
ンタフェースブロック57は、セレクタ60の端子０の出力
がローアクティブのコントロール信号として入力されて
セレクタ59の端子０の出力がデータ入力として入力され
ている。入力インタフェースブロック51はピンより入力
された信号を端子Pinより取り込み入力インタフェース
ブロック54を通して端子Nout及びToutに出力する。（以
下、入力インタフェースブロック51の端子Nout及びTout
を夫々入力インタフェースブロック51のノーマルモード
端子及びテストモード端子と称する。） 出力インタフェースブロック52は端子TESTの信号が
「０」のとき端子Ninの信号を、また端子TESTの信号が
「１」のとき端子Tinの信号を夫々出力インタフェース
ブロック55を通して端子Pinへ出力する。（以下、出力
インタフェースブロック52の端子Nin及びTinを夫々出力
インタフェースブロック52のノーマルモード端子及びテ
ストモード端子と称する。） 入出力インタフェースブロック53は、端子TESTの信号
が「０」のときは、端子Nout1へ端子Pinの入力信号を与
え、端子Nin1及びNin2から夫々端子Pinへの出力データ
及び入出力の切換えコントロール信号を受け（以下、入
出力インタフェースブロック53の端子Nout1,Nin1及びNi
n2を入出力インタフェースブロック53のノーマルモード
端子と称する）、一方端子TESTの信号が「１」のときは
端子Tin2が入出力の切換えコントロール信号を受け、端
子Tio1がPin端子への入出力データを受ける（入出力イ
ンタフェースブロック53の端子Tio1及びTin2を入出力イ
ンタフェースブロック53のテストモード端子と称す
る）。
以上第１図及び第２図により、本発明が適用されたメ
ガマクロ及びインタフェースブロック部分を説明した
が、次にこれらを実際の集積回路に適用し、マクロの分
離テストを実現する具体例を以下に説明する。
ガマクロ及びインタフェースブロック部分を説明した
が、次にこれらを実際の集積回路に適用し、マクロの分
離テストを実現する具体例を以下に説明する。
第３図は、第１図のメガマクロ31,41及び第２図の入
力，出力及び入出力インタフェースブロック51,52及び5
3を用いて構成された集積回路71を示す。ここで集積回
路71は、メガマクロ31,41、入力，出力及び入出力イン
タフェースブロック51,52及び53に加えて、入力インタ
フェースブロック72,73,74及びデコーダ77を有してい
る。これら入力インタフェースブロック72,73,74及びデ
コーダ77で構成される部分は、ピンT1及びT2から入力さ
れた信号に基づいて、メガマクロ31を分離テストすると
きに「１」となる信号M1TESTと、メガマクロ41を分離テ
ストするときに「１」となる信号M2TESTと、ノーマル状
態において「１」となる信号NORMALとを出力する。メガ
マクロ31の端子TESTには信号M1TESTが、メガマクロ41の
端子TESTには信号M2TESTが、また出力インタフェースブ
ロック52及び入出力インタフェースブロック53の端子TE
STには、ORゲート78により信号M1TESTと信号M2TESTとの
オアをとった信号が入力される。
力，出力及び入出力インタフェースブロック51,52及び5
3を用いて構成された集積回路71を示す。ここで集積回
路71は、メガマクロ31,41、入力，出力及び入出力イン
タフェースブロック51,52及び53に加えて、入力インタ
フェースブロック72,73,74及びデコーダ77を有してい
る。これら入力インタフェースブロック72,73,74及びデ
コーダ77で構成される部分は、ピンT1及びT2から入力さ
れた信号に基づいて、メガマクロ31を分離テストすると
きに「１」となる信号M1TESTと、メガマクロ41を分離テ
ストするときに「１」となる信号M2TESTと、ノーマル状
態において「１」となる信号NORMALとを出力する。メガ
マクロ31の端子TESTには信号M1TESTが、メガマクロ41の
端子TESTには信号M2TESTが、また出力インタフェースブ
ロック52及び入出力インタフェースブロック53の端子TE
STには、ORゲート78により信号M1TESTと信号M2TESTとの
オアをとった信号が入力される。
さて、第３図において、メガマクロ31、メガマクロ4
1、入力インタフェースブロック51、出力インタフェー
スブロック52及び入出力インタフェースブロック53の前
記ノーマルモード端子とユーザマクロ６との間の配線
は、第７図の集積回路１内部の各マクロ間の結線に従っ
ている。即ちメガマクロ31の端子Nin1,Nout1,Nio1及びN
out2を、メガマクロ２のin1,out1,io1及びout2に夫々対
応付け、メガマクロ41の端子Nin1,Nout1,Nout2及びNout
3をメガマクロ３のin1,out1,out2及びout3に夫々対応付
け、入力インタフェースブロック51の端子Noutを、イン
タフェースブロック８の出力側の端子に、入力インタフ
ェースブロック72の出力側の端子をインタフェースブロ
ック９の出力側の端子に、出力インタフェースブロック
52の端子Ninをインタフェースブロック10の入力側の端
子に、そして入出力インタフェースブロック53の端子No
ut1,Nin1およびNin2をインタフェースブロック11のデー
タ出力，入力及び入出力コントロール端子に夫々対応付
けて、結線されている。
1、入力インタフェースブロック51、出力インタフェー
スブロック52及び入出力インタフェースブロック53の前
記ノーマルモード端子とユーザマクロ６との間の配線
は、第７図の集積回路１内部の各マクロ間の結線に従っ
ている。即ちメガマクロ31の端子Nin1,Nout1,Nio1及びN
out2を、メガマクロ２のin1,out1,io1及びout2に夫々対
応付け、メガマクロ41の端子Nin1,Nout1,Nout2及びNout
3をメガマクロ３のin1,out1,out2及びout3に夫々対応付
け、入力インタフェースブロック51の端子Noutを、イン
タフェースブロック８の出力側の端子に、入力インタフ
ェースブロック72の出力側の端子をインタフェースブロ
ック９の出力側の端子に、出力インタフェースブロック
52の端子Ninをインタフェースブロック10の入力側の端
子に、そして入出力インタフェースブロック53の端子No
ut1,Nin1およびNin2をインタフェースブロック11のデー
タ出力，入力及び入出力コントロール端子に夫々対応付
けて、結線されている。
以下、このような結線をノーマルモード結線と称す
る。また、メガマクロ31及びメガマクロ41のテストモー
ド端子は、インタフェースブロック51、52及び53のテス
トモード端子に直接結線されている。以下、このような
テストモード端子同士の結線をテストモード結線と称す
る。
る。また、メガマクロ31及びメガマクロ41のテストモー
ド端子は、インタフェースブロック51、52及び53のテス
トモード端子に直接結線されている。以下、このような
テストモード端子同士の結線をテストモード結線と称す
る。
次に集積回路71のテストモード及びノーマルモードで
の動作について説明する。
の動作について説明する。
先ず、ノーマルモードのときは、デコーダ77の出力の
信号M1TESTとM2TESTが「０」となるので、メガマクロ31
の端子TESTには「０」が、メガマクロ41の端子TESTには
「０」が、またインタフェースブロック52、53の端子TE
STには「０」が印加されることになる。よってメガマク
ロ31、メガマクロ41及びインタフェースブロック52,53
は、ノーマルモード端子が有効となる。
信号M1TESTとM2TESTが「０」となるので、メガマクロ31
の端子TESTには「０」が、メガマクロ41の端子TESTには
「０」が、またインタフェースブロック52、53の端子TE
STには「０」が印加されることになる。よってメガマク
ロ31、メガマクロ41及びインタフェースブロック52,53
は、ノーマルモード端子が有効となる。
ノーマルモード端子間の結線は、前述したように、第
７図の集積回路１におけるマクロ間の結線と等価なノー
マルモード結線が施されているので、集積回路71は集積
回路１と論理的に同じものとなる。
７図の集積回路１におけるマクロ間の結線と等価なノー
マルモード結線が施されているので、集積回路71は集積
回路１と論理的に同じものとなる。
次に、信号M1TEST＝「１」のときを説明する。
このとき、メガマクロ41の端子TESTには「０」が入力
されるので、メガマクロ41のテストモード端子は、全て
メガマクロ41の外部からみてハイインピーダンス状態と
なる。更に、メガマクロ31及びインタフェースブロック
52、53の端子TESTには「１」が入力されるので、メガマ
クロ31、インタフェースブロック52、53についてテスト
モード端子が全て有効になる。よって、ピンＡよりメガ
マクロ31の端子Tinが、ピンＣよりメガマクロ31の端子T
out1が、またピンＤよりメガマクロ31の端子TiolとTout
2が観測できることになり、メガマクロ31のマクロ分離
テストが行える。
されるので、メガマクロ41のテストモード端子は、全て
メガマクロ41の外部からみてハイインピーダンス状態と
なる。更に、メガマクロ31及びインタフェースブロック
52、53の端子TESTには「１」が入力されるので、メガマ
クロ31、インタフェースブロック52、53についてテスト
モード端子が全て有効になる。よって、ピンＡよりメガ
マクロ31の端子Tinが、ピンＣよりメガマクロ31の端子T
out1が、またピンＤよりメガマクロ31の端子TiolとTout
2が観測できることになり、メガマクロ31のマクロ分離
テストが行える。
同様に、信号M2TEST＝「１」のときは、ピンＡ、Ｃ及
びＤによりメガマクロ41のテストモード端子が全て観測
されることになり、メガマクロ41のマクロ分離テストが
実現する。
びＤによりメガマクロ41のテストモード端子が全て観測
されることになり、メガマクロ41のマクロ分離テストが
実現する。
第４図は、本発明の第２の実施例に係るメガマクロ81
及び82の構成を示し、第５図は同実施例に係るインタフ
ェースブロック部91の構成を示す。
及び82の構成を示し、第５図は同実施例に係るインタフ
ェースブロック部91の構成を示す。
第４図に示すメガマクロ81及び82は、夫々第７図のメ
ガマクロ２及び３に対して本発明を適用したメガマクロ
である。
ガマクロ２及び３に対して本発明を適用したメガマクロ
である。
メガマクロ81において、端子Nin1,Nout1,Nio1及びNou
t2はノーマルモード端子であり、端子Tin1,Tout1,Tin3,
Tout2及びTout3はテストモード端子である。
t2はノーマルモード端子であり、端子Tin1,Tout1,Tin3,
Tout2及びTout3はテストモード端子である。
即ち、メガマクロ81の本体部分であるマクロコア４と
信号のやり取りを行う端子は、信号TEST＝「０」のとき
はノーマルモード端子であり、信号TEST＝「１」のとき
はテストモード端子である。本実施例のメガマクロ81が
第１の実施例のメガマクロ31と異なる点は、ノーマルモ
ード入出力端子Nio1に対応するテストモード端子が、本
実施例では端子Tin3及びTout3という入力と出力の分離
した２個の端子により構成されている点である。
信号のやり取りを行う端子は、信号TEST＝「０」のとき
はノーマルモード端子であり、信号TEST＝「１」のとき
はテストモード端子である。本実施例のメガマクロ81が
第１の実施例のメガマクロ31と異なる点は、ノーマルモ
ード入出力端子Nio1に対応するテストモード端子が、本
実施例では端子Tin3及びTout3という入力と出力の分離
した２個の端子により構成されている点である。
また、メガマクロ82において、端子Nin1,Nout1,Nout2
及びNout3はノーマルモード端子であり、端子Tin1,Tout
1,Tout2及びTout3はテストモード端子である。このメガ
マクロ82が第１の実施例のメガマクロ41と異なる点は、
本実施例のメガマクロ82の３ステート出力であるノーマ
ルモード端子Nout2に対応するテストモード端子Tout2が
「１」又は「０」を出力し、ハイインピーダンス状態と
ならないことである。
及びNout3はノーマルモード端子であり、端子Tin1,Tout
1,Tout2及びTout3はテストモード端子である。このメガ
マクロ82が第１の実施例のメガマクロ41と異なる点は、
本実施例のメガマクロ82の３ステート出力であるノーマ
ルモード端子Nout2に対応するテストモード端子Tout2が
「１」又は「０」を出力し、ハイインピーダンス状態と
ならないことである。
次に、第５図に示す本発明の第２の実施例を適用した
インタフェースブロック図91において、端子Nout1,Nin1
及びNin2はノーマルモード端子であり、端子Tout1及びT
in1はテストモード端子である。このインタフェースブ
ロック部91が第１の実施例のインタフェースブロック53
と異なる点は、インタフェースブロック91では、テスト
モード端子が端子Tout1とTin1という入出力の分離した
端子により構成されており、更に、端子IOMODが、テス
トモード時即ち信号TEST＝「１」のときのインタフェー
スブロック91の入出力の切換えを行う点である。
インタフェースブロック図91において、端子Nout1,Nin1
及びNin2はノーマルモード端子であり、端子Tout1及びT
in1はテストモード端子である。このインタフェースブ
ロック部91が第１の実施例のインタフェースブロック53
と異なる点は、インタフェースブロック91では、テスト
モード端子が端子Tout1とTin1という入出力の分離した
端子により構成されており、更に、端子IOMODが、テス
トモード時即ち信号TEST＝「１」のときのインタフェー
スブロック91の入出力の切換えを行う点である。
次に第６図は、第４図に示したメガマクロ81,82及び
第５図に示したインタフェースブロック91を用いて構成
された集積回路92を示す。ここで、911,912,913,914及
び915は、インタフェースブロック91と同じものであ
る。集積回路92におけるノーマルモード結線、即ちメガ
マクロ81,82のノーマルモード端子とインタフェースブ
ロック911〜915のノーマルモード端子を用いた結線は、
集積回路１のマクロ間結線に従って行われる。一方、テ
ストモード結線は、各メガマクロ81,82のテストモード
端子と各インタフェースブロック911〜915のテストモー
ド端子とを直接接続することにより行われる。ここで、
インターフェースブロック911及び912の端子IOMODには
「１」が、またインターフェースブロック913〜915の端
子IOMODには「０」が、夫々入力されているので、テス
トモード時には、インターフェースブロック911,912は
入力インタフェースブロック、インターフェースブロッ
ク913〜915は出力インターフェースブロックとなる。ま
た、前述したように、メガマクロ81と82のテストモード
端子は全て入力か出力かの一方であるので、メガマクロ
の入力のテストモード端子は、テストモード状態におい
て入力専用となっているインタフェースブロックの端子
Toutと、またメガマクロの出力のテストモード端子は、
テストモード状態において出力専用となっているインタ
フェースブロックの端子Tin端子と夫々結合されてい
る。
第５図に示したインタフェースブロック91を用いて構成
された集積回路92を示す。ここで、911,912,913,914及
び915は、インタフェースブロック91と同じものであ
る。集積回路92におけるノーマルモード結線、即ちメガ
マクロ81,82のノーマルモード端子とインタフェースブ
ロック911〜915のノーマルモード端子を用いた結線は、
集積回路１のマクロ間結線に従って行われる。一方、テ
ストモード結線は、各メガマクロ81,82のテストモード
端子と各インタフェースブロック911〜915のテストモー
ド端子とを直接接続することにより行われる。ここで、
インターフェースブロック911及び912の端子IOMODには
「１」が、またインターフェースブロック913〜915の端
子IOMODには「０」が、夫々入力されているので、テス
トモード時には、インターフェースブロック911,912は
入力インタフェースブロック、インターフェースブロッ
ク913〜915は出力インターフェースブロックとなる。ま
た、前述したように、メガマクロ81と82のテストモード
端子は全て入力か出力かの一方であるので、メガマクロ
の入力のテストモード端子は、テストモード状態におい
て入力専用となっているインタフェースブロックの端子
Toutと、またメガマクロの出力のテストモード端子は、
テストモード状態において出力専用となっているインタ
フェースブロックの端子Tin端子と夫々結合されてい
る。
以上説明したように本発明の集積回路では、集積回路
の設計において、テストモード時に有効となるテストモ
ード端子とノーマルモード時に有効となるノーマルモー
ド端子との２組の独立な端子を有するメガマクロとイン
タフェースブロックとを用い、ノーマルモード時の設計
はメガマクロとインタフェースブロックのノーマルモー
ド端子を用いて結線するノーマルモード結線を実現する
ことにより行い、またメガマクロ分離テストの設計は独
立にメガマクロとインタフェースブロックのテストモー
ド端子同士を結線するテストモード結線を実現すること
により行うことができるので以下の効果が得られる。
の設計において、テストモード時に有効となるテストモ
ード端子とノーマルモード時に有効となるノーマルモー
ド端子との２組の独立な端子を有するメガマクロとイン
タフェースブロックとを用い、ノーマルモード時の設計
はメガマクロとインタフェースブロックのノーマルモー
ド端子を用いて結線するノーマルモード結線を実現する
ことにより行い、またメガマクロ分離テストの設計は独
立にメガマクロとインタフェースブロックのテストモー
ド端子同士を結線するテストモード結線を実現すること
により行うことができるので以下の効果が得られる。
メガマクロ分離テストの設計は、簡単なデコーダ作成
と端子間の結線のみの作業となるので、非常に簡単なも
のとなり、容易に計算機による自動化が可能であり、人
為的なミスの入る余地がなくなる。
と端子間の結線のみの作業となるので、非常に簡単なも
のとなり、容易に計算機による自動化が可能であり、人
為的なミスの入る余地がなくなる。
ノーマルモード結線とテストモード結線は互いに干渉
しない全く独立なものとなるので、設計者は特性的にも
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことができる。
しない全く独立なものとなるので、設計者は特性的にも
テスト回路の存在を意識せずにノーマルモードの回路設
計を行うことができる。
このような集積回路では、回路図はテストモード結線
部を省いて表記することが可能であり、このようにすれ
ば、テスト回路部の見えない非常に見やすい回路図を作
ることができ、回路の解析やデバッグも容易となる。
部を省いて表記することが可能であり、このようにすれ
ば、テスト回路部の見えない非常に見やすい回路図を作
ることができ、回路の解析やデバッグも容易となる。
従って、設計者のテスト設計に対する負担は低減さ
れ、集積回路の開発期間も短縮できる。
れ、集積回路の開発期間も短縮できる。
［発明の効果］ 以上説明したように本発明によれば、メガマクロ及び
インタフェースブロックの少なくとも一方に、テストモ
ードとノーマルモードとを切り換える手段と、テストモ
ード時とノーマルモード時とに夫々有効となり、内部回
路と信号のやり取りを行う２組の独立な専用の端子とを
設けることにより、メガマクロ分離テストの設計を簡単
化すると共に、テスト回路の存在を意識せずにノーマル
モードの回路設計を行うことを可能として、回路の解析
及びデバッグを容易にし、その結果、設計者のテスト設
計に対する負担をなくし、開発期間の縮小を可能とする
集積回路を提供することができる。
インタフェースブロックの少なくとも一方に、テストモ
ードとノーマルモードとを切り換える手段と、テストモ
ード時とノーマルモード時とに夫々有効となり、内部回
路と信号のやり取りを行う２組の独立な専用の端子とを
設けることにより、メガマクロ分離テストの設計を簡単
化すると共に、テスト回路の存在を意識せずにノーマル
モードの回路設計を行うことを可能として、回路の解析
及びデバッグを容易にし、その結果、設計者のテスト設
計に対する負担をなくし、開発期間の縮小を可能とする
集積回路を提供することができる。
第１図は本発明の第１の実施例のメガマクロの構成を示
すブロック図、第２図は同実施例のインタフェースブロ
ックの構成を示すブロック図、第３図は第１図及び第２
図に示したメガマクロとインタフェースブロックを用い
て構成されたテスト回路を含む集積回路の構成を示すブ
ロック図、第４図は本発明の第２の実施例のメガマクロ
の構成を示すブロック図、第５図は同実施例のインタフ
ェースブロックの構成を示すブロック図、第６図は第４
図及び第５図に示したメガマクロとインタフェースブロ
ックを用いて構成されたテスト回路を含む集積回路の構
成を示すブロック図、第７図は従来の集積回路の一例の
構成を示すブロック図、第８図は従来のメガマクロ分離
テスト回路を含む集積回路の構成を示すブロック図であ
る。 31,41,81,82;メガマクロ、32,47,48,58〜60;セレクタ、
33,34,63;バッファ、35,36,38,42,44,64;3ステートバッ
ファ、37,39,43,45,78;ORゲート、40,46;インバータ、5
4,56,72〜74;入力インタフェースブロック、55;出力イ
ンタフェースブロック、51,52,53,91,911〜915;入出力
インタフェースブロック、57;3ステート出力インタフェ
ースブロック、65;ANDゲート、71,92;集積回路、75,76;
インタフェースブロックのマクロ、77;デコーダ、4,5;
マクロコア,6;ユーザマクロ
すブロック図、第２図は同実施例のインタフェースブロ
ックの構成を示すブロック図、第３図は第１図及び第２
図に示したメガマクロとインタフェースブロックを用い
て構成されたテスト回路を含む集積回路の構成を示すブ
ロック図、第４図は本発明の第２の実施例のメガマクロ
の構成を示すブロック図、第５図は同実施例のインタフ
ェースブロックの構成を示すブロック図、第６図は第４
図及び第５図に示したメガマクロとインタフェースブロ
ックを用いて構成されたテスト回路を含む集積回路の構
成を示すブロック図、第７図は従来の集積回路の一例の
構成を示すブロック図、第８図は従来のメガマクロ分離
テスト回路を含む集積回路の構成を示すブロック図であ
る。 31,41,81,82;メガマクロ、32,47,48,58〜60;セレクタ、
33,34,63;バッファ、35,36,38,42,44,64;3ステートバッ
ファ、37,39,43,45,78;ORゲート、40,46;インバータ、5
4,56,72〜74;入力インタフェースブロック、55;出力イ
ンタフェースブロック、51,52,53,91,911〜915;入出力
インタフェースブロック、57;3ステート出力インタフェ
ースブロック、65;ANDゲート、71,92;集積回路、75,76;
インタフェースブロックのマクロ、77;デコーダ、4,5;
マクロコア,6;ユーザマクロ
Claims (3)
- 【請求項１】予め大規模な標準機能ブロックとして設計
されライブラリー化されている１個以上のマクロセル
と、外部端子と内部領域との間で信号のやり取りを行う
標準機能ブロックとして設計されライブラリ化されてい
る複数個のインタフェースブロックとを有する集積回路
において、 前記マクロセルは、 入力信号に応答して通常モードとテストモードとを切り
換える切換え手段と、前記通常モード時に内部回路に対
して信号のやり取りを行う第１の端子群と、前記テスト
モード時に内部回路に対して信号のやり取りを行う第２
の端子群と、前記切換え手段による通常モード時には、
前記第２の端子群を全てハイインピーダンス状態とする
手段とを具備し、前記第１及び第２の端子群における内
部回路への出力端子にはバッファを設けたことを特徴と
する集積回路。 - 【請求項２】予め大規模な標準機能ブロックとして設計
されライブラリー化されている１個以上のマクロセル
と、外部端子と内部領域との間で信号のやり取りを行う
標準機能ブロックとして設計されライブラリ化されてい
る複数個のインタフェースブロックとを有する集積回路
において、 前記インタフェースブロックは、 入力信号に応答して通常モードとテストモードとを切り
換える切換え手段と、前記通常モード時に内部回路に対
して信号のやり取りを行う第１の端子群と、前記テスト
モード時に内部回路に対して信号のやり取りを行う第２
の端子群とを具備し、前記第１及び第２の端子群におけ
る内部回路への出力端子にはバッファを設けたことを特
徴とする集積回路。 - 【請求項３】請求項１記載のマクロセルの第２の端子群
と請求項２記載のインタフェースブロックの第２の端子
群とを直接配線結合することにより前記メガマクロを集
積回路外部端子から直接試験可能とする手段を具備する
ことを特徴とする集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300370A JP2643585B2 (ja) | 1990-11-05 | 1990-11-05 | 集積回路 |
| EP91118787A EP0484861B1 (en) | 1990-11-05 | 1991-11-04 | Integrated circuit device having macro test function |
| US07/787,044 US5363381A (en) | 1990-11-05 | 1991-11-04 | Integrated circuit device having macro isolation test function |
| DE69126095T DE69126095T2 (de) | 1990-11-05 | 1991-11-04 | Integriertes Schaltungsgerät mit Macro-Prüffunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300370A JP2643585B2 (ja) | 1990-11-05 | 1990-11-05 | 集積回路 |
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Family Applications (1)
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-
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-
1991
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| EP0484861B1 (en) | 1997-05-14 |
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