JP2513762B2

JP2513762B2 - 論理回路

Info

Publication number: JP2513762B2
Application number: JP63017436A
Authority: JP
Inventors: 安喜良加沼
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1988-01-29
Filing date: 1988-01-29
Publication date: 1996-07-03
Anticipated expiration: 2011-07-03
Also published as: US5077740A; EP0330841A3; DE68927984T2; EP0330841A2; JPH01195379A; DE68927984D1; EP0330841B1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、テスト容易化を図った論理回路に関し、
特に予め用意された機能ブロックを組合せて構成された
論理回路に使用されるものである。

（従来の技術）近年、論理回路は高集積化、大規模化がなされる傾向
にある。したがって、このような論理回路の設計にあっ
ては、予め用意されて例えばデータベースに登録され、
ライブラリが構成されている各種の機能ブロック（以下
「マクロセル」と呼ぶ）を用いる手法が有効である。こ
こで、マクロセルとは、例えば単純な論理ゲート、フリ
ップフロップやRAM、PLA等のアレー状の機能ブロック、
あるいは手書き設計されたALU等の機能ブロックであ
る。

この手法の利点は、予め用意されたマクロセルを組合
せて所望の論理回路を構築するので、開発期間、及び開
発コストを大幅に低減して、開発効率を高めることがで
きるという点にある。

このように、マクロセルを用いたマクロセル手法によ
り論理回路を設計した場合に、設計された論理回路のテ
ストを効率的に行なうためには、マクロセル手法で設計
された論理回路に適したテスト容易化技法が必要にな
る。

そこで、論理回路のテスト容易化技法として、回路内
部の記憶素子をシフトレジスタとなるように構成するス
キャン方式の一種であるLSSD（Level Sensitive Scan
Design）と呼ばれる方法が、従来から用いられてい
る。

このLSSDは、文献「イー・ビー・アイシュルバーガ及
びティー・ダブル・ウィリアムズの「LSI試験容易化の
ための論理設計」，自動設計研究会会議録,1977年，第4
62頁〜第468頁」（E.B.Eichelberger and T.W.Willia
ms,“Ａ Logic Design Structure for LSI Testa
bility",Pro,Design Automation Workshop,1977,pp46
2〜468.）に詳しい説明がある。

このLSSDは、回路内部のフリップフロップ（以下「F/
F」と呼ぶ）をシフトレジスタとなるように構成して、
テストモード時にこれらのシフトレジスタに入力テスト
データをセットし、通常動作モードで１サイクルだけ論
理回路を動作させた後、F/Fに格納されるテスト結果の
出力データを読出してテストを行なうものである。

（発明が解決しようとする課題）上記したLSSDの方法を、マクロセル手法により設計さ
れた論理回路に適用した場合には、論理回路を構成する
それぞれのマクロセルを分離せず、回路全体を一体とし
てテストが行なわれていた。

このため、論理回路の大規模にともなって、F/Fが縦
続接続されて構成されるシフトレジスタが大型化するこ
とになる。

また、それぞれのマクロセル毎に用意されたテストパ
ターンを利用することができず、新たに論理回路全体と
してのテストパターンを作成しなければならないという
不具合が生じることになる。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、マクロセル手法により設
計された論理回路にあって、それぞれのマクロセルのテ
ストパターンを用いてリアルタイムでテストを行なうこ
とを可能とし、テスト容易化を図った論理回路を提供す
ることにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明は、外部から与
えられるテストデータを受けて保持する第１の保持回路
と、第１の保持回路から転送されるテストデータを受け
て保持する第２の保持回路と、テスト結果を受けて保持
する第３の保持回路を含み、マクロセルの個別テスト時
は外部と第１の入出力系統との間でテストデータ及びテ
スト結果の入出力を制御し、通常動作時及び複数のマク
ロセルの全体テスト時は第２の入出力系統を介して入出
力を制御する第１の入出力回路を備えた複数のマクロセ
ルと、外部から与えられるテストデータを受けて保持す
る第４の保持回路と、第４の保持回路から転送されるテ
ストデータを受けて保持する第５の保持回路と、テスト
結果を受けて保持する第６の保持回路を含み、前記マク
ロセルの第１の入出力回路における第２の入出力系統と
の間で前記マクロセルの全体テスト時は第３の入出力系
統を介してテストデータ及びテスト結果の入出力を制御
し、通常動作時は第４の入出力系統を介して入出力を制
御する第２の入出力回路と、前記マクロセルの個別テス
ト時にはテスト対象となるマクロセルの第１の入出力回
路における第１の入出力系統による入出力を選択し、前
記マクロセルの全体テスト時には前記第１の入出力回路
における第２の入出力系統を選択しかつ前記第２の入出
力回路における第３の入出力系統による入出力を選択す
る選択手段とから構成される。

（作用）上記構成において、この発明は、複数のマクロセルを
それぞれ独立して個別にテストできるようにしていると
ともに、論理回路を複数組み合わせた場合でもそれぞれ
の論理回路をそれぞれ独立して個別にテストできるよう
にしている。また、テストの実行と並行して次のテスト
のテストデータを入力できるようにしている。

（実施例）以下図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係る論理回路の構成を
示すブロック図である。同図に示す論理回路１は、テス
トモード時にテスト対象となるマクロセルを他のマクロ
セルと分離して、マクロセルをそれぞれ独立にテストす
るようにしたものである。

第１図において、論理回路１はｎ個のマクロセル３
と、論理回路１の入力信号群及び出力信号群の入出力制
御を行なう入出力回路５と、この入出力回路５とそれぞ
れのマクロセル３とのインターフェースとして機能する
論理回路７と、それぞれのマクロセル３の中から所定の
マクロセルを選択するデコーダ９とから構成されてい
る。

マクロセル３は、例えば多数のF/FからなるF/F群11
と、組合せ回路13と、マクロセル３の入出力信号の制御
を行なう入出力回路15とから構成されている。それぞれ
のマクロセル３は、それぞれの機能にかかわらず同様に
構成される入出力回路15を備えている。

マクロセル３は、通常モード時には、外部から論理回
路１に与えられる入力信号群が、入出力回路５及び論理
回路７を介して入出力回路15に与えられる。入出力回路
15に与えられた入力信号は、組合せ回路13を介してF/F
群11に与えられる。F/F群の出力信号は、組合せ回路13
を介して入出力回路15に与えられ、この入出力回路15か
ら論理回路７及び入出力回路５を介し、出力信号群とし
て論理回路１の外部に出力される。

一方、テストモード時には、マクロセル３は、論理回
路１の外部からテストパターンとなる入力データINが入
出力回路15に与えられる。この入力データINは、組合せ
回路13を介してF/F群11に与えられる。また、F/F群11か
らの出力信号は、組合せ回路13を介して入出力回路15に
与えられ、入出力回路15から論理回路１の外部に出力デ
ータOUTとして出力される。

同様に、テストモード時には、論理回路１は、論理回
路１の外部から入力データINが入出力回路５に与えられ
る。この入力データINは、論理回路７を介してマクロセ
ル３に与えられる。また、それぞれのマクロセル３から
の出力信号は、論理回路７及び入出力回路５を介して出
力データOUTとして論理回路１の外部に出力される。

すなわち、入出力回路5,15は、通常動作モード時とテ
ストモード時とで、それぞれ対応した論理回路１、マク
ロセル３の入出力信号群を制御する。このような制御
は、論理回路１の外部からそれぞれの入出力回路5,15に
与えられ、通常動作モードとテストモードの選択を指令
する選択信号N/、入力データINのマクロセル３への供
給を指令する書込みクロックφ_Ｗ、入力データINの転送
を指令する転送クロックφ_Ｔ、出力データOUTの読出し
を指令する読出しクロックφ_Ｒ、マクロセル３の実行を
指令する実行クロックφ_Ｅによって行なわれる。また、
入出力回路5,15はその入出力信号群がデコーダ９によっ
て制御される。

デコーダ９は、論理回路１の外部から与えられる選択
信号を受けてこれをデコードし、デコード信号によりそ
れぞれの入出力回路5,15を指定する。

すなわち、デコーダ９は、通常動作モード時及びテス
トモード時における論理回路１の全体をテストする場合
には、デコード信号を“1"として入出力回路５を指定す
る。また、テストモード時におけるそれぞれのマクロセ
ル３をテストする場合には、テストを行なおうとするマ
クロセル３に対応したデコード信号を“1"として入出力
回路15を指定する。指定された入出力回路5,15は、入力
データINを選択してこれを被テスト回路に与え、テスト
終了後、被テスト回路からの出力信号を出力データOUT
として出力する。

次に、入出力回路5,15の具体的な一構成例を説明す
る。

第２図は入出力回路5,15の具体的な構成を示す図であ
る。なお、入出力回路５と入出力回路15は同様に構成さ
れている。

第２図において、複数のF/F21は第１の入力信号の信
号数に対応して縦続接続されシフトレジスタを構成して
いる。この第１の入力信号は、第２図に示す構成が論理
回路１の入出力回路５を構成する場合は、外部から論理
回路１に与えられる入力信号群に相当し、一方、第２図
に示す構成がマクロセル３の入出力回路15を構成する場
合には、論理回路７から入出力回路15に出力される論理
回路７の出力信号に相当する。F/F21には、テストモー
ド時に入力データINが書込みクロックφ_Ｗに同期して順
次設定される。

複数のF/F23は、F/F21にそれぞれ対応するようにして
縦続接続されシフトレジスタを構成している。このF/F2
3には、テストモード時に対応するF/F21に保持された入
力データINが転送クロックφ_Ｔに同期して順次転送され
て書込まれる。書込まれた入力データINは、読出しクロ
ックφ_Ｒに同期して順次読出される。

セレクタ25は、F/F23に対応してすなわち第１の入力
信号の信号数に対応して設けられている。それぞれのセ
レクタ25は、対応する第１の入力信号とF/F23の出力を
受けて、これらを選択信号N/とデコード信号にしたが
って選択する。すなわち、セレクタ25は、テストモード
時に選択信号N/が“0"となり、かつデコード信号が
“1"となり指定された時にのみ、F/F23の出力を選択
し、それ以外の場合には、第１の入力信号を選択する。
選択された第１の入力信号あるいはF/F23の入力データI
Nはバッファ回路27に与えられる。

バッファ回路27は、それぞれのセレクタ25に対応して
設けられており、セレクタ25から与えられる信号をデコ
ーダ９及び入出力回路5,15以外の内部回路で生成される
制御信号にしたがって出力する。バッファ回路27の出力
信号は、第２図に示す構成が論理回路１の入出力回路５
を構成する場合は、論理回路７に出力され、一方、第２
図に示す構成がマクロセル３の入出力回路15を構成する
場合には、組合せ回路13に出力される。

F/F29は、第２の入力信号の信号数に対応して縦続接
続されシフトレジスタを構成している。また、縦続接続
された一方端のF/F29は、縦続接続された一方端のF/F23
に接続されている。第２の入力信号は、第２図に示す構
成が論理回路１の入出力回路５を構成する場合は、論理
回路７から入出力回路５に出力される論理回路７の出力
信号に相当し、一方、第２図に示す構成がマクロセル３
の入出力回路15を構成する場合には、組合せ回路13から
入出力回路15に出力される組合せ回路13の出力信号に相
当する。

このF/F29には、第２の入力信号が実行クロックφ_Ｅ
に同期して設定される。また、テストモード時には、シ
フトレジスタとして動作して、F/F23及びF/F29に保持さ
れた情報が、読出しクロックφ_Ｒに同期して順次出力デ
ータOUTとして出力される。

バッファ回路31は、第２の入力信号に対応して設けら
れている。バッファ回路31は、第２の入力信号を選択信
号N/及びデコード信号にしたがって選択的に出力す
る。バッファ回路31の出力信号は、第２図に示す構成が
論理回路１の入出力回路５を構成する場合は、論理回路
１の出力信号群に相当し、一方、第２図に示す構成がマ
クロセル３の入出力回路15を構成する場合には、論理回
路７に出力される。

すなわち、バッファ回路31は、テストモード時であっ
てかつデコード信号により指定された場合にのみ、ハイ
インピーダンス状態となり、テストを行なおうとする論
理回路１あるいはマクロセル３を他の回路部分から分離
する。一方、上記以外の場合には、第２の入力信号を入
出力回路5,15の出力信号群として出力する。

以上説明したように、この発明の一実施例は構成され
ており、次にこの実施例の作用を説明する。

まずはじめに、論理回路１の全体のテストを行なう場
合について説明する。

論理回路１を通常動作モードからテストモードにすべ
く選択信号N/を“0"とし、入出力回路５に与えられる
デコード信号を“1"とする。これにより、入出力回路５
が指定され、入出力回路５に与えられる入力データINを
書込みクロックφ_Ｗに同期して、入出力回路５のそれぞ
れのF/F21に順次設定する。入力データINが設定される
と、この入力データINを転送クロックφ_Ｔに同期させ
て、対応するそれぞれのF/F23に転送する。

次に、それぞれのF/F23に転送された入力データは、
それぞれ対応するセレクタ25及びバッファ回路27を介し
て論理回路７に与えられる。論理回路７に与えられた入
力データは、それぞれの入出力回路15を介してマクロセ
ル３に与えられ、１サイクル分の実行クロックφ_Ｅによ
り、入力データINに対してマクロセル３を動作させ、テ
ストが実行される。

また、マクロセル３の動作と並行して、次に実行する
入力データINをそれぞれのF/F21に設定する。これによ
り、テストをリアルタイムで実行させることができる。
なお、この場合に、F/F29を線形フィードバックシフト
レジスタとなるように構成すれば、GO/NOGOテストを効
果的に行なうことができる。

実行が終了すると、マクロセル３の出力信号は、入出
力回路15の対応するバッファ回路31を介して論理回路７
に与えられ、入出力回路５の対応するF/F29に設定され
る。F/F29に設定された出力信号は、F/F回路23に転送さ
れた入力データINとともに読出しクロックφ_Ｒに同期し
て、入出力回路５から出力データOUTとして論理回路１
の外部に読出され、テストが終了する。

次に、マクロセル３をそれぞれ独立してテストする場
合について説明する。

まず、選択信号N/を“0"とし、テストしようとする
マクロセル３に与えられるデコード信号を“1"とする。
これにより、テストされるマクロセル３が指定され、指
定されたマクロセル３の入出力回路15にあって、それぞ
れセレクタ25は対応するF/F23の出力を選択し、それぞ
れのバッファ回路31はハイインピーダンス状態となる。
したがって、テストされるマクロセル３は、他のマクロ
セル３から分離されることになる。

このような状態で、入力データINが論理回路１の外部
から入出力回路15のF/F21に書込みクロックφ_Ｒに同期
して設定される。その後、上述した論理回路１の全体の
テストと同様にして、指定されたマクロセル３のテスト
が実行される。

したがって、それぞれのマクロセル３を分離して、テ
ストを行なうことが可能となるので、それぞれのマクロ
セル毎に用意されたテストパターンを利用して論理回路
１のテストを行なうことができるようになり、テストパ
ターンを新たに作成するための開発期間を著しく短縮
し、開発費用を削減することができる。

また、このようにしてテストされる論理回路１を、よ
り大規模な論理回路のマクロセルとして使用する場合に
は、デコーダ９に与えられる選択信号を所定の値に設定
して、入出力回路５だけが指定されるようにすればよ
い。これにより、選択信号N/を制御することで、マク
ロセルとしての論理回路１を他のマクロセルから分離し
て、テストを行なうことが可能となる。

したがって、回路全体としてのテストの容易化を向上
した論理回路を統一的に提供できるようになり、このよ
うな論理回路を複数組合せてより一層大規模でテスト容
易化がなされた論理回路を容易に提供することができ
る。

なお、この発明は上記実施例に限ることはなく、例え
ば論理回路１のマクロセル３の数が多くない場合には、
論理回路１の外部から与えられる選択信号により直接そ
れぞれのマクロセル３を選択するようにしてもよい。

また、F/F23に転送される入力データINを読出す必要
がない場合には、F/F23をシフトレジスタとなるように
構成する必要はない。

さらに、F/F23をF/F29に接続して、F/F23とF/F29がシ
フトレジスタとなるように構成するか否かにかかわら
ず、F/F29の内容を実行クロックφ_Ｅの各サイクル毎に
読出す必要がない場合には、入力データINの設定とテス
トの実行を書込みクロックφ_Ｗ、転送クロックφ_Ｔ、実
行クロックφ_Ｅにより繰返し行なった後、読出すように
すればよい。

［発明の効果］以上説明したように、この発明によれば、この発明の
論理回路を複数組合せて構成される論理回路をテストす
る場合に、それぞれの論理回路を独立してテストするよ
うにしたので、それぞれの論理回路毎に用意されたテス
トパターンを用いて論理回路全体をテストすることが可
能となり、テスト容易化を向上させることができる。こ
れにより、テストパターンを新たに開発するための開発
期間を短縮して、開発コストを削減することができる。

また、テストの実行と並行して次のテストのテストパ
ターンとなる入力データを設定するようにしたので、テ
ストをリアルタイムで実行することができるようにな

る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る論理回路の構成を示
す図、第２図は第１図に示す論理回路の入出力回路の具
体的な一構成を示す図である。１……論理回路３……マクロセル 5,15……入出力回路 21,23,29……フリップフロップ 25……セレクタ

Claims

(57)【特許請求の範囲】

【請求項１】複数のマクロセル（３）と、第１の入出力
回路（５）と、前記複数のマクロセル（３）と前記第１
の入出力回路（５）とをインターフェースする論理回路
（７）と、デコーダ（９）を有する論理回路（１）にお
いて、前記マクロセル（３）は、第２の入出力回路（15）と組
合せ回路（13）を有し、前記第１の入出力回路（５）は、前記論理回路（１）の
外部から与えられるテストデータを受けて保持する第１
の保持回路（21）と、前記第１の保持回路（21）から転
送されるテストデータを受けて保持する第２の保持回路
（23）と、前記第２の保持回路（23）に保持されたテス
トデータ又は前記論理回路（１）の外部から与えられる
入力信号を選択する第１のセレクタ（25）と、前記第１
のセレクタ（25）によって選択されたテストデータを前
記論理回路（７）に出力する第１のバッファ回路（27）
と、前記論理回路（７）から出力されるテスト結果を受
けて保持する第３の保持回路（29）とを有し、前記第２の入出力回路（15）は、前記論理回路（１）の
外部から与えられるテストデータを受けて保持する第４
の保持回路（21）と、前記第４の保持回路（21）から転
送されるテストデータを受けて保持する第５の保持回路
（23）と、前記第５の保持回路（23）に保持されたテス
トデータ又は前記論理回路（７）から出力されるテスト
データを選択する第２のセレクタ（25）と、前記第２の
セレクタ（25）によって選択されたテストデータを受け
て前記組合せ回路（13）に出力する第２のバッファ回路
（27）と、前記組合せ回路（13）から出力されるテスト
結果を受けて保持する第６の保持回路（29）と、前記組
合せ回路（13）から出力されるテスト結果を受けて前記
論理回路（７）に出力する第３のバッファ回路（31）と
を有し、前記複数のマクロセル（３）を一括してテストする場合
は、前記デコーダ（９）から出力されるデコード信号に
よって前記第１の入出力回路（５）が指定され、テスト
データが前記論理回路（１）の外部から前記第１の入出
力回路（５）に与えられ、前記第１の入出力回路（５）
に与えられたテストデータは前記第１の保持回路（21）
に保持され、前記第１の保持回路（21）に保持されたテ
ストデータは前記第２の保持回路（23）に転送されて保
持され、前記第２の保持回路（23）に保持されたテスト
データは前記デコーダ（９）から出力されるデコード信
号にしたがって前記第１のセレクタ（25）によって選択
され、前記第１のセレクタ（25）によって選択されたテ
ストデータは前記第１のバッファ回路（27）を介して前
記論理回路（７）に出力され、前記論理回路（７）に出
力されたテストデータは前記論理回路（７）を介して前
記複数のマクロセル（３）のそれぞれの前記第２の入出
力回路（15）の前記第２のセレクタ（25）に出力され、
前記第２のセレクタ（25）に出力されたテストデータは
前記デコーダ（９）から出力されるデコード信号にした
がって前記第２のセレクタ（25）によって選択され、前
記第２のセレクタ（25）によって選択されたテストデー
タは前記第２のバッファ回路（27）を介して前記組合せ
回路（13）に出力され、テストデータが前記複数のマク
ロセル（３）のそれぞれの前記組合せ回路（13）に与え
られ、前記複数のマクロセル（３）が一括してテストさ
れ、テスト終了後前記複数のマクロセル（３）のテスト
結果は前記複数のマクロセル（３）の前記組合せ回路
（13）から前記第２の入出力回路（15）に出力され、前
記第２の入出力回路（15）に出力されたテスト結果は前
記第２の入出力回路（15）の前記第３のバッファ回路
（31）を介して前記論理回路（７）に出力され、前記論
理回路（７）に出力されたテスト結果は前記第１の入出
力回路（５）の前記第３の保持回路（29）に出力されて
保持され、前記第３の保持回路（29）に保持されたテス
ト結果は前記第１の入出力回路（５）から論理回路
（１）の外部に出力され、前記複数のマクロセル（３）を独立して個別にテストす
る場合には、前記デコーダ（９）から出力されるデコー
ド信号によってテストしようとする前記マクロセル
（３）が選択され、選択された前記マクロセル（３）の
前記第２の入出力回路（15）が前記デコーダ（９）から
出力されるデコード信号によって指定され、テストデー
タが前記論理回路（１）の外部からテストしようとする
前記マクロセル（３）の前記第２の入出力回路（15）に
与えられ、前記第２の入出力回路（15）に与えられたテ
ストデータは前記第２の入出力回路（15）の前記第４の
保持回路（21）に保持され、前記第４の保持回路（21）
に保持されたテストデータは前記第５の保持回路（23）
に転送されて保持され、前記第５の保持回路（23）に保
持されたテストデータは前記デコーダ（９）から出力さ
れるデコード信号にしたがって前記第２のセレクタ（2
5）によって選択され、前記第２のセレクタ（25）によ
って選択されたテストデータは前記第２のバッファ回路
（27）を介して前記組合せ回路（13）に出力され、テス
トデータが選択された前記マクロセル（３）の前記組合
せ回路（13）に与えられ、選択された前記マクロセル
（３）が個別にテストされ、テスト終了後選択された前
記マクロセル（３）のテスト結果は前記マクロセル
（３）の前記組合せ回路（13）から前記第２の入出力回
路（15）に出力され、前記第２の入出力回路（15）に出
力されたテスト結果は前記第２の入出力回路（15）の前
記第６の保持回路（29）に出力されて保持され、前記第
６の保持回路（29）に保持されたテスト結果は前記第２
の入出力回路（15）から前記論理回路（１）の外部に出
力されてなることを特徴とする論理回路。