KR100582807B1 - 아날로그 회로 및 디지털 회로를 구비하는 검사 가능한 집적 회로 - Google Patents

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Abstract

본 발명은 신호 경로(signal path)에 의해 상호 접속되는 적어도 하나의 아날로그 회로 및 디지털 회로를 갖는 집적 회로에 관한 것이다. 회로를 개별적으로 검사할 수 있도록, 예를 들면, 매크로 검사 접근법(macro test approach)에 따라서, 특정한 심 회로(seam circuit)(200)를 신호 경로 내에 삽입한다. 심 회로(200)는 기본적으로 스캔 가능한 플립-플롭(scannable flip-flop)(210) 및 멀티플렉서(multiplexer)(220)를 갖는 피드백 루프(feedback loop)(214)이다. 플립-플롭(210)은 멀티플렉서(220)의 제 1 입력을 공급하는 반면, 멀티플렉서(220)의 제 2 입력은 심 회로(200)의 입력(230)을 설정한다. 피드백 루프(214)의 출력은 심 회로(200)의 출력을 설정한다 멀티플렉서(220)의 상태는 심 회로(200)의 상태를 규정하는데, 멀티플렉서(220)의 제 1 상태에서, 심 회로(200)는 신호 경로를 따라서 하나의 회로로부터 다른 회로로 전송되는 신호에 대해 투과성이고, 멀티플렉서(220)의 제 2 상태에서 심 회로(200)는 피드백 루프(214)에 사전에 로딩된 신호를 출력한다.

Description

아날로그 회로 및 디지털 회로를 구비하는 검사 가능한 집적 회로{TESTABLE IC HAVING ANALOG AND DIGITAL CIRCUITS}
본 발명은 적어도 하나의 아날로그 회로(analog circuit)와, 적어도 하나의 디지털 회로(digital circuit)와, 아날로그 회로와 디지털 회로 사이에 있는 하나 이상의 신호 경로(signal path)를 포함하는 집적 회로(IC : integrated circuit)에 관한 것이다.
상기 회로는 다수의 애플리케이션에서 발견된다. 비디오 처리 분야에서의 일례로는 소위 원-칩(one-chip) TV라는 것이 있는데, 이 원-칩 TV는 모든 텔레비전 특정 신호 처리 즉, 아날로그 및 디지털 신호 처리를 실행하는 소정의 IC이다. 디자인과 검사 효율 때문에, 이러한 IC의 디자인은 다소 독립적인 다수의 서브펑션(subfunction)을 식별하고 이 서브펑션을 코어(cores) 또는 매크로(macros)라고도 지칭되는 개별 회로 또는 기능 블록(functional blocks)으로서 구현하는 방향으로 진행되고 있다. 최근의 디자인 단계에서는, 여러 (아날로그 및 디지털) 매크로(macros)가 다수의 신호 경로를 통하여 상호 접속되고, 그에 의해 결국 IC느 의도되는 기능을 수행할 수 있게 된다.
이러한 IC의 제조 검사는, IC를 전체로서 검사하기보다는 매크로 검사 개념(즉, 모든 매크로를 개별적으로 검사하는 개념)에 따라 실행하는 것이 바람직하다. 매크로 검사에 관해 보다 많은 정보를 얻기위해, 미국 특허 제 5,477,548 호(대리인 서류 제출 번호 제 PHN 13.061호)를 참조한다.
아날로그 매크로와 디지털 매크로 사이에 신호 경로가 존재하면, 이들 매크로를 개별적으로 검사할 경우에 많은 문제점이 발생된다. 신호 경로가 디지털 매크로에 대한 입력을 설정하면, 디지털 매크로의 검사에 있어서 신호 경로는 제어할 수 없는 입력을 나타내는 반면, 아날로그 매크로의 검사에 있어서 상기 신호 경로는 관측할 수 없는 출력을 형성한다. 신호 경로가 아날로그 매크로에 대한 입력을 설정할 때에도 유사한 문제점이 발생한다.
디지털 회로에서 관측 가능성과 제어 가능성을 향상시키는데 있어서 잘 알려진 접근법은 스캔 기반 디자인(scan-based design)을 사용하는 것이다. 스캔 기반 디자인에서, 메모리 소자(예를 들면, 플립-플롭(flip-flops) 등)는 회로의 의도되는 기능을 설정하는 정상 데이터 경로(normal data path)를 경유하여 서로 접속될 뿐만 아니라, 하나 이상의 소위 스캔 체인(scan chains)을 설정하는 소위 스캔 데이터 경로(scan data path)를 경유하여서도 접속된다. 스캔 체인은 본질적으로 그 내부에 있는 메모리 소자가 직렬 방식으로 로딩(loading) 및 언로딩(unloading)될 수 있게 하고, 그러한 방식으로 디지털 회로가 스캔 검사 원리에 따라 검사될 수 있게 하는 시프트 레지스터(shift register)이다. 스캔 검사 원리는 다음과 같이 활용된다. 첫 번째로, 디지털 회로를 스캔 상태(scan state)가 되게 하고, 그 상태동안에 검사 패턴을 스캔 체인으로 시프트한다. 두 번째로, 디지털 회로를 실행 상태(execution state)가 되게 하고, 그 결과로, 로딩된 검사 패턴의 영향 하에서 스캔 체인 내에 응답 패턴(response pattern)이 생성된다. 셋째로, 디지털 회로를 다시 스캔 상태가 되게 한 후, 평가를 위해 스캔 체인으로부터 응답 패턴을 시프트한다. 이 시퀀스는 다수의 검사 패턴 및 입력 신호의 조합에 대해 반복될 수 있다. 결함이 있으면 응답 패턴에서 벗어나게 된다.
디지털 매크로가 스캔 기반 디자인을 갖게 하도록 의도된다면, 디지털 회로의 경계 위의 신호 경로가 스캔 가능한 메모리 소자를 통과하는 것, 즉 스캔 체인의 일부인 메모리 소자를 통과하는 것에 주의를 기울이는 것에 의해서, 신호 경로의 제어성 및 관측성의 결여도를 감소시킬 수 있다. 다시, 신호 경로가 디지털 매크로에의 입력이라고 가정하면, 스캔 가능한 메모리 소자는 아날로그 매크로에 의해 생성되는 신호를 관측하고 디지털 매크로에의 입력 신호를 제어하는 수단을 제공한다. 신호 경로가 아날로그에 입력을 제공하는 상태에도 동일하게 적용된다. 그러나 상기 유형의 구성은 아날로그 및 디지털 매크로에 한정된 검사 기회를 제공할 뿐이다.
본 발명의 목적은 서문에 명기된 바와 같이, 아날로그 매크로 및 디지털 매크로를 검사하는 데 있어서 보다 넓은 범위의 검사 기회를 제공하는 IC를 제공하는 것이다. 이것을 위해서, 본 발명에 따른 회로는 아날로그 매크로와 디지털 매크로 사이의 신호 경로가 심 입력부(seam input)와 심 출력부(seam output)를 경유하여 심 회로(seam circuit)를 통과하는 것을 특징으로 하는데, 심 회로는 스캔 체인의 일부인 심 메모리 소자와 심 멀티플렉서를 구비하는 피드백 루프(feedback loop)를 포함하고, 심 메모리 소자는 멀티플렉서의 제 1 입력을 공급하고, 멀티플렉서의 제 2 입력은 심 입력을 나타내며, 피드백 루프의 출력은 심 출력을 나타낸다. 이러한 방식으로, 상기 멀티플렉서의 제 1 상태는 데이터 비트가 심 입력부를 경유하여 피드백 루프로 로딩될 수 있게 하고, 멀티플렉서의 제 2 상태는 피드백 루프에서 데이터 비트를 정지시킨다.
심 회로는 디지털 매크로와 아날로그 매크로 사이의 인터페이스 신호 경로(interface signal path)에 관측 가능하고 제어 가능한 노드(node)를 제공한다. 심 멀티플렉서가 제 1 상태에서 작동할 때, 심 입력부에 있는 입력 신호(incoming signal)를 저장할 수 있도록 이 신호를 심 메모리 소자의 입력부에 제공하여, 대응되는 스캔 체인의 적절한 시프팅 동작에 의해 입력 신호를 차후에 관측할 수 있게 한다. 또한, 심 멀티플렉서가 제 1 상태에 있을 때 심 회로는 매크로들 간의 신호에 대해 투과성(transparent)을 갖는다. 심 멀티플렉서가 제 2 상태에서 동작될 때 심 출력부에서의 출력 신호(outgoing signal)는 스캔 가능한 메모리 소자 내에 저장되는 값에 의해 판정되는데, 이 값은 대응되는 스캔 체인의 적절한 시프팅 동작에 의해 사전에 상기 메모리 소자에 로딩될 수 있다.
심 회로가 디지털 매크로에 입력을 제공하는 신호 경로에 삽입될 때, 심 회로는 아날로그 매크로를 디지털 매크로로부터 실제적으로 격리시키는 방식을 더 제공한다. 이는 디지털 매크로를 IDDQ 검사에 의해 검사할 경우에 특히 유리하다. IDDQ 검사에서, 무결함 CMOS IC가 매우 낮은 정지 전원 전류(quiescent power-supply current)(IDDQ)를 받아들인다는 사실을 이용한다. 그러나, 단락과 같은 다수의 결함은 IC가 결함을 활성화시키는 적절한 검사 패턴을 구비하는 경우 전원 전류를 상당히 증가시킨다. 디지털 매크로에 대한 전원 전류를 측정함으로써, 이러한 결함을 검출할 수 있다. 전원 전류를 관측하는 동안에, 디지털 매크로가 정확히 정상 상태(steady state)에 있는 것이 매우 중요하다. 그러나, 신호 경로가 비동기 아날로그 신호(asynchronous analog signal)를 전달할 때, 이 비동기 아날로그 신호는 하나 이상의 메모리 소자의 제 1 스테이지에서 전류를 유도하여, 보다 높은 전원 전류를 발생시키고, 이것으로 검출될 결함이 은폐된다. 심 회로가 신호 경로 내에 있으면, 심 회로를 제 2 상태가 되게 하는 것으로 이러한 문제를 방지한다. 제 2 상태에서, 아날로그 신호는 디지털 매크로로부터의 접속이 끊어져서 IDDQ 측정에 더 이상 영향을 미칠 수 없는 반면, 메모리 소자의 입력부는 메모리 소자의 출력부로부터 잘 규정된 신호(well-defined signal)를 수신한다. 이와 같이, 심 회로는 디지털 매크로에 대한 입력을 안정하게 하는 방법을 제공함으로써, IDDQ에 의해서 디지털 매크로를 검사할 수 있게 한다. 또한, 추가된 심 회로 그 자체는 높은 검사 적용 범위를 갖는다.
더욱이, 매크로들 사이에 다수의 신호 경로(각각의 신호 경로에는 심 회로가 제공되어 있음)가 존재할 때, 제 2 모드에서 심 회로가 클록될(clocked) 경우 심 회로 출력이 안정한 상태로 유지된다는 사실은 매크로들 중 어느 하나를 검사할 때 유용하게 사용될 수 있다. 이는 다음과 같이 작용한다. 제 1 상태에서 검사될 매크로의 출력을 형성하는 신호 경로 내에 심 회로를 배치하고, 제 2 상태에서 매크로의 입력을 형성하는 신호 경로 내에 심 회로를 배치함으로써, 입력을 안정하게 유지하면서 매크로의 출력을 관측할 수 있다. 이는 아날로그 매크로를 검사하는 도중에, 아날로그 매크로가 신호 경로를 통해서 적절한 설정을 위해서 요구되는 제어 신호를 수신하는 경우에 특히 유리하다. 입력 신호를 안정한 상태로 유지함으로써 아날로그 매크로의 방해를 피한다. 검사를 진행하기 전에 아날로그 매크로를 먼저 안정화하도록 요구하기 때문에, 이러한 방해를 더 잘 회피할 수 있기는 하지만, 그에 따라 전체 검사 시간이 증가된다. 아날로그 매크로의 종류 및 입력 신호의 종류에 따라서, 안정화 시간은 1 ms이거나 그 이상일 수 있다.
제 1 타입의 심 회로는 청구항 2에 따른 본 발명의 실시예에 의해 정의된다. 제 1 타입의 심 회로는 단지 멀티플렉서의 지연만을 포함하는 지연을 신호 경로 내에 도입한다. 제 2 타입의 심 회로는 청구항 3에 따른 본 발명의 실시예에 의해 정의된다. 제 2 타입의 심 회로는 어느 경우에나 신호 경로 내에 스캔 가능한 플립-플롭이 존재하는 경우에 특히 유익하다. 그러면, 심 회로를 내장하더라도 회로 면적을 거의 증가시키지 않는다.
청구항 4에 따른 본 발명의 실시예는 스캔 체인을 경유하는 새로운 검사 데이터의 시프팅 인(shifting in)/응답 데이터의 시프팅 아웃(shifting out) 동안에, 심 회로의 출력이 래치(latch)에 의해 휴지 상태(silent)로 유지될 수 있다는 장점을 갖는다. 이는 아날로그 매크로에 입력을 제공하는 신호 경로에 대해 특히 유익하다. 이러한 입력에 펄스의 트레인(train)이 제공되면, 아날로그 매크로 내에 쉽게 장애를 유발하여, 시프트 동작 후 검사를 진행하기 전에 아날로그 매크로를 안정시키기 위한 소정의 시간을 필요로 할 것이다. 이는 소중한 검사 시간을 낭비하는 것이다.
청구항 5에 따른 본 발명의 실시예는 디지털 매크로의 메모리 소자를 바이패싱(bypassing)하는 방식이기 때문에, 제 2 스캔 체인을 통해 심 회로의 메모리 소자를 고속으로 판독하고 기록할 수 있다는 장점을 갖는다. 더욱이, 상기 실시예는 제 2 검사 모드에서 제 2 스캔 체인을 통해 심 메모리 소자에 동시에 액세스를 제공하면서 디지털 매크로가 정상 모드로 실행될 수 있게 한다는 점에서 이점을 갖는다. 이는 아날로그 매크로가 디지털 매크로로부터 특정한 기능적 타이밍 성향(functional timing behaviour)을 갖는 동적 입력 신호(dynamic input signals)를 필요로 하는 경우에 특히 유리하다. 디지털 매크로가 정상 모드로 작동될 수 있게 함으로써 동적 입력 신호를 생성할 수 있는 반면, 제 2 스캔 체인을 통하여 다른 (정적(static)) 입력 신호가 아날로그 매크로에 인가되어, 아날로그 매크로의 출력 신호를 샘플링하고 액세스할 수 있게 된다. 본 실시예의 다른 장점은 디지털 매크로가 결함을 가질 때에도(특히, 결함은 제 1 스캔 체인에 영향을 미침), 아날로그 매크로를 검사할 수 있다는 점이다. 이는 제 1 실리콘이 생성되는 현상 공정 도중에 유용하다. 아날로그 매크로가 무결함인지 여부를 판정할 수 있다는 것은, 이미 그 단계에서 가치 있는 정보이다.
사전 공개되지 않은 국제 출원 PCT/IB97/01346(미국 특허 출원 제 08/959782호에 대응되는 대리인 서류 제출 번호 제 PHN 16124 호)는 제 1 및 제 2 클록 신호(clock signal)에 의해 제각기 제어되는 제 1 및 제 2 클록 도메인(clock domain)을 포함하는 IC를 설명하고 있으며, 그 출원에서의 제 1 클록 도메인 및 제 2 클록 도메인은 신호 경로의 세트를 거쳐 상호 접속되고, 각각의 클록 도메인은 제각기 플립-플롭의 스트링(string)을 포함하는데, 스트링의 최초 플립-플롭은 제 1 클록 도메인 내에 위치되고, 스트링의 최종 플립-플롭은 제 2 클록 도메인 내에 위치되며, 스트링은 제 1 및 제 2 클록 신호의 제어 하에서 제 1 클록 도메인으로부터 제 2 클록 도메인으로 플립-플롭을 따라 데이터 비트를 직렬로 이동시키도록 정렬된다. 각각의 신호 경로는 심 회로를 포함하는데, 심 회로는 심 입력부와, 심 출력부와, 관련 스트링의 일부이고 스캔 체인의 일부인 심 멀티플렉서 및 심 플립-플롭을 갖는 피드백 루프를 포함하되, 심 플립-플롭은 멀티플렉서의 제 1 입력을 공급하고, 멀티플렉서의 제 2 입력은 심 입력을 나타내며, 피드백 루프의 출력은 심 출력을 나타내는 것에 의해, 멀티플렉서의 제 1 상태는 심 입력을 경유하여 피드백 루프에 데이터 비트를 로딩하고, 멀티플렉서의 제 2 상태는 피드백 루프에서 데이터 비트가 정지되게 한다. 이 PCT 출원은 상호 접속된 아날로그 및 디지털 회로에 대해서는 개시하지 않는다.
본 발명의 이들 측면 및 그 외의 측면은 이후 설명되는 실시예를 참조하는 것으로 명확해지고 명백해질 것이다.
도 1은 본 발명에 따른 IC를 도시한 도면,
도 2는 본 발명에 따른 제 1 타입의 심 회로에 대한 개략도,
도 3은 본 발명에 따른 제 2 타입의 심 회로에 대한 개략도,
도 4는 본 발명에 따른 제 1 타입의 심 회로에 대한 제 1 실시예를 도시하는 도면,
도 5는 본 발명에 따른 제 1 타입의 심 회로에 대한 제 2 실시예를 도시하는 도면,
도 6은 본 발명에 따른 제 2 타입의 심 회로에 대한 실시예를 도시하는 도면.
도 1은 본 발명에 따른 IC(100)를 도시한다. IC(100)는 두 아날로그 매크로(108, 110)와 디지털 매크로(120)를 포함한다. 아날로그 매크로(108, 110)는 다수의 신호 경로(112)를 통하여 디지털 매크로(120)에 접속된다. 디지털 매크로(120)는 플립-플롭(124)의 형태를 갖는 스캔 가능한 메모리 소자를 포함하는데, 이 플립-플롭(124)은 제 1 스캔 체인 내에서 연쇄적으로 연결되어 있다. 매크로(108, 110, 120)를 개별적으로 검사하면서, 플립-플롭(124)을 사용하여 매크로(108, 110, 120) 사이의 신호 경로(112)를 통해 전송되는 신호를 제어하고 관측할 수 있다. 이러한 방식의 단점은, 예를 들면 아날로그 매크로(108)를 검사할 때 플립-플롭(124)을 클록하는 것에 의해 그 출력 신호를 관측하면, 일반적으로 아날로그 매크로(108)의 입력 신호(예를 들면, 제어 신호 등)가 변동될 수 있게 한다는 점이다. 이와 같이, 아날로그 매크로(108)가 장애를 가지므로, 검사를 진행하기 전에 안정화시킬 필요가 있으며, 이는 검사 시간을 증가시킨다. 더욱이, 아날로그 매크로(108, 110)로부터의 개별적인 출력 신호가 제 1 스캔 체인의 플립-플롭(124)에 입력되기 전에 조합 로직(combinatory logic)에 의해서 조합될 때, 아날로그 매크로(108, 110)의 개개의 출력 신호를 관측하기가 어렵다. 더욱이, 아날로그 매크로에 의해 생성되는 디지털 매크로의 입력 신호는 몇몇 플립-플롭(124)의 입력 스테이지가 스위칭되도록 유도하여, 전원 전류 레벨을 증가시키기 때문에, IDDQ에 의해서 디지털 매크로(120)를 검사하는 것은 어렵다.
상기 문제점을 극복하기 위하여, 본 발명에 따른 신호 경로(112)는 심 회로(130)를 구비한다. 심 회로(130)는 아날로그 매크로(108, 110)와 디지털 매크로(120) 사이에 관측 가능하고 제어 가능한 경계를 설정한다. 여기에서, 심 플립-플롭은 스캔 가능한데, 이것은 IC(100)의 특정한 구현에서 제 2 스캔 체인 내의 심 플립-플롭을 체인으로 연결함으로써 이루어진다. IC(100)는 특히, 심 회로(130)가 신호 경로(112)를 포함하는 정규 데이터 경로를 따라서 데이터를 전달하는지, 또는 스캔 데이터 경로 즉, 스캔 체인을 따라서 데이터를 전달하는지 여부를 선택하는 글로벌 검사 제어 블록(TCB : test control block)(126)을 더 포함한다. 심 회로를 제어하는 이와 다른 방법도 물론 가능하다.
제 1 검사 모드와 제 2 검사 모드 사이에서 선택하도록 멀티플렉서(128)를 제공하는데, 상기 제 1 스캔 체인과 상기 제 2 스캔 체인은 제 1 검사 모드에서 단일 스캔 체인으로서 작동될 수 있고, 제 2 스캔 체인은 제 2 검사 모드에서 제 1 스캔 체인으로서 독립적으로 작동될 수 있다. 제 2 검사 모드에서, 제 1 스캔 체인의 플립-플롭(124)은 바이패싱되는 반면, 심 플립-플롭에 제공되는 클록 신호는 디지털 매크로(120)의 클록 신호와는 독립적이다. 이는 디지털 매크로(120)의 동작을 방해하지 않으면서 스캔을 이용하여 심 플립-플롭의 판독 및 로딩을 수행할 수 있게 한다. 스캔 체인에 대한 여러 가지 대안적 구성이 가능하며, 예를 들어, 이용 가능한 핀(pins)이 충분히 존재한다면, 제 2 스캔 체인용으로 전용의 핀 쌍을 유지할 수 있다.
대응되는 신호 경로(112)에 삽입되는 심 회로(130)에 추가하여, 제 2 스캔 체인은 제어 로직 회로(140)에 출력을 공급하는 심 회로(142)를 선택적으로 구비한다. 상기 제어 로직 회로(140)는 제어 신호를 다른 심 회로(130)에 제공하도록 삽입되어, 그에 따라 TCB(126)외에 제어 신호의 제 2 소스를 설정한다.
도 2는 본 발명에 따른 제 1 타입의 심 회로(200)에 대한 개략도를 도시한다. 심 회로(200)는 심 플립-플롭(210)과, 방향 제어 신호(direction control signal)(212)에 의해 제어되는 심 멀티플렉서(220)와, 심 입력부(230) 및 심 출력부(240)를 포함한다. 필요한 수단(예를 들면, 다른 멀티플렉서 등)이 명백하게 도시되지는 않았지만, 심 플립-플롭(210)이 스캔 가능하고 즉, 다시 말해 스캔 체인에 편입되는 것을 묵시적으로 이해할 수 있다. 심 플립-플롭(210)과 심 멀티플렉서(220)의 접속으로 피드백 루프(214)가 설정된다. 심 회로(200)는 제각기 심 멀티플렉서(220)의 제 1 및 제 2 상태에 대응하는 제 1 및 제 2 상태를 갖는다. 심 멀티플렉서(220)의 상태는 TCB(126)에 의해 심 회로에 제공되는 제어 신호(212)에 의해 결정된다. 제어 신호(212)를 공급하는 다른 소스로는, 예를 들면 전용 심 회로가 있다. 제 1 상태에서, 심 멀티플렉서(220)는 심 입력부(230)에서 수신한 신호를 심 출력부(240)에 전달하여, 클록 입력(CLK)에 제공되는 클록 신호의 제어 하에서 데이터 비트가 피드백 루프(214)에 로딩될 수 있게 한다. 제 2 상태에서, 데이터 비트는 피드백 루프(214) 내에 정지된다.
IC의 정규 모드동안에, 심 회로(200)는 제 1 상태로 작동된다. 심 플립-플롭(210) 내에 저장된 인터페이스 신호의 복제본(copy)은 사용되지 않고, 심 플립-플롭이 클록 신호를 수신하는지 여부에 대해 무관하다. IC의 검사 모드에서, 심 회로(200)의 제 1 상태 및 제 2 상태를 모두 사용할 수 있다. 제 1 상태에서, 심 회로(200)는 심 출력부(240)에 있는 신호의 샘플을 심 플립-플롭(210)에 저장한다. IC의 스캔 상태에서, 이 값은 시프트 아웃될 수 있다. 따라서, 심 출력부(240)에 의해 형성되는 노드의 관측성을 획득한다. 제 2 상태에서, 심 회로(200)는 회로의 선행하는 스캔 상태에서 심 플립-플롭(210) 내에서 시프팅되는 신호 값을 가지고 심 출력부(240)를 구동하는 한편, 심 회로(200)는 그것을 수행하면서도 클록 신호가 제공되는지 여부와는 무관하게 심 입력부(230)에서의 변화에 대해서 무시한다. 이러한 방식으로 심 출력부(240)를 제어한다.
도 3은 본 발명에 따른 제 2 타입의 심 회로(300)에 대한 개략도를 도시한다. 심 회로(300)는 심 플립-플롭(310)과, 신호(312)의 제어 하에서 제 1 및 제 2 상태를 갖는 심 멀티플렉서(320)와, 심 입력부(330)와 심 출력부(340)를 포함한다. 제 2 타입의 심 회로(300)는, 심 멀티플렉서(320)의 출력부 대신에, 심 플립-플롭(310)의 출력부에 심 출력부(340)를 접속시키는 것으로 피드백 루프(314)를 형성한다는 점에서 제 1 타입의 심 회로(200)와 다르다. 제 2 타입의 심 회로(300)의 동작은 제 1 타입의 심 회로(200)의 동작과 유사하다. 제 2 타입의 심 회로(300) 내에서 신호 경로가 심 플립-플롭(310)을 통과한다는 사실은 몇몇 경우에 유리할 것이다.
도 4는 본 발명에 따른 제 1 타입의 심 회로의 제 1 실시예를 도시한다. 심 회로(400)는 아날로그 매크로의 출력부를 접속하는 심 입력부(430) 및 디지털 매크로의 입력부를 접속하는 심 출력부(440)를 포함한다. 심 회로(400)는 심 플립-플롭(410)과 심 멀티플렉서(420)를 더 포함한다. 본 명세서의 문맥 상, '심 멀티플렉서'라는 용어는, 입력 신호(본 실시예에서 심 입력부(430) 또는 심 플립-플롭(410)의 출력부에 의해 제공됨) 중 어느 하나를 선택하여 전달될 수 있게 하는 임의의 회로를 의미한다는 점에서 기능적 설명으로 이해되어야 한다. 심 멀티플렉서(420)는, 서로 역의 관계이고 TCB(126)에 의해 제공되는 제어 신호들을 전달하는 제어 노드(450, 452)의 제어 하에서 한 쌍의 게이트로서 구현된다. 한 쌍의 제어 노드(458, 460)는 스캔 상태와 정상 상태 사이에서 심 플립-플롭(410)을 스위칭하고, 심 플립-플롭(410)을 각각 리셋(reset)하도록 제공된다. 스캔 상태에서 심 플립-플롭(410)은 검사 데이터 입력 노드(454)를 경유하여 자신의 TD 입력상의 검사 데이터를 수신하는데, 검사 데이터 입력 노드(454)는 검사 데이터 출력 노드(456)와 함께 스캔 데이터 경로의 일부를 형성하는 반면, 정상 상태에서 심 플립-플롭(410)은 심 멀티플렉서(420)를 통하여 자신의 D 입력상의 데이터를 수신한다. 제어 노드(462)는 심 플립-플롭(410)에 클록 신호를 인가하도록 제공된다.
도 5는 본 발명에 따른 제 1 타입의 심 회로에 대한 제 2 실시예를 도시한다. 심 회로(500)는 디지털 매크로의 출력부에 접속하기 위한 심 입력부(530)와, 아날로그 매크로의 입력부에 접속하기 위한 심 출력부(540)를 포함한다. 심 회로(500)는 심 플립-플롭(510)과 심 멀티플렉서(520)를 더 포함한다. 제 1 실시예와 비교하면, 심 회로(500)는 노드(582)에 제공되는 추가적인 제어 신호의 제어 하에 있는 래치(580)를 더 포함한다. 래치(580)를 이용하여, 심 출력부(540)가 심 멀티플렉서(520)의 출력부에 뒤따르게 하거나 휴지 상태를 유지하게 한다. 스캔 체인을 따라서 데이터를 시프팅하는 동안에 휴지 상태를 편리하게 사용할 수 있어서, 심 출력부(540)로부터 제어 신호를 수신하는 아날로그 매크로는 데이터를 스캐닝하는 동안에 방해받지 않게 된다.
도 4 및 도 5에서 확인할 수 있는 바와 같이, 제 1 타입의 심 회로에 대한 2개의 실시예는 심 플립-플롭을 통과하지 않고 심 회로를 통과하는 정상 데이터 경로를 제공한다.
도 6은 본 발명에 따른 제 2 타입의 심 회로에 대한 실시예를 도시한다. 심 플립-플롭(610), 심 멀티플렉서(620) 및 래치(680)가 접속되어, 심 입력부(630)와 심 출력부(640) 사이의 정상 데이터 경로가 심 플립-플롭(610)을 통하여 연장되게 한다. 정상 상태에서 제 2 타입의 심 회로는, 심 플립-플롭(610)이 자신의 D-입력부로부터 자신의 Q-출력부로 신호를 통과시킬 수 있게 하기 위해 자신의 클록 입력부(CLK)에 제공되는 클록 신호를 필요로 한다는 것이 명백할 것이다. 심 플립-플롭이 정상 데이터 경로 내에 포함된다는 사실은, 예를 들면, I2C 로직과의 조합에서와 같은, 몇 가지 경우에서 규정해 놓았다. 이 경우에, 심 회로(600)는 IC 영역에 최소의 면적만을 추가한다.
간단히 말해서, 본 발명의 바람직한 실시예는 신호 경로에 의해 상호 접속되는 적어도 하나의 아날로그 회로와 디지털 회로를 갖는 집적 회로에 관한 것이다. 회로의 개별 검사를 가능하게 하기 위하여, 예를 들면 매크로 검사 방식에 따라서 신호 경로 내에 특정한 심 회로를 삽입한다. 심 회로는 근본적으로 스캔 가능한 플립-플롭 및 멀티플렉서를 갖는 피드백 루프이다. 플립-플롭은 멀티플렉서의 제 1 입력을 공급하는 반면, 멀티플렉서의 제 2 입력은 심 회로의 입력을 설정한다. 피드백 루프의 출력은 심 회로의 출력이다. 멀티플렉서의 상태는 심 회로의 상태를 규정하는데, 멀티플렉서의 제 1 상태에서 심 회로는 하나의 회로에서 다른 회로로 신호 경로를 따라서 전달되는 신호에 대해 투과성을 갖고, 멀티플렉서의 제 2 상태에서 심 회로는 피드백 루프에 이전에 로딩된 신호를 출력한다.
앞서 언급된 실시예는 본 발명을 한정하기보다는 예시하는 것이며, 당업자라면 첨부된 청구항의 범주를 벗어나지 않으면서 여러 대안적 실시예를 디자인할 수 있다는 것을 주지해야 한다. 청구항에서, 괄호로 묶인 임의의 참조 부호는 청구항을 한정하는 것으로 해석되어서는 안 된다.

Claims (5)

  1. 적어도 하나의 아날로그 회로(analog circuit)(108), 적어도 하나의 디지털 회로(digital circuit)(120) 및 상기 아날로그 회로(108)와 상기 디지털 회로(120) 사이에 있는 적어도 하나의 신호 경로(signal path)(112)를 포함하는 집적 회로(100)로서,
    상기 신호 경로(112)는 심 회로(seam circuit)(130)를 포함하고, 상기 심 회로(130)는 스캔 체인(scan chain)의 일부인 심 메모리 소자(seam memory element)(210) 및 심 멀티플렉서(seam multiplexer)(220)를 갖는 피드백 루프(feedback loop)(214)를 포함하며, 상기 심 메모리 소자(210)는 상기 심 멀티플렉서(220)의 출력부와 제 1 입력부 사이에 접속되고, 상기 심 멀티플렉서(220)의 제 2 입력부는 상기 심 회로의 입력부(230)에 접속되는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 심 회로(130)의 출력부가 상기 심 멀티플렉서(220)의 출력부에 의해 구성되는 집적 회로.
  3. 제 1 항에 있어서,
    상기 심 회로(130)의 출력부가 상기 심 메모리 소자(210)의 출력부에 의해 구성되는 집적 회로.
  4. 제 1 항에 있어서,
    상기 피드백 루프(214)는 래치(latch)(580)를 더 포함하며, 상기 래치(580)의 출력부는 상기 심 회로(130)의 출력부를 구성하는 집적 회로.
  5. 제 1 항에 있어서,
    상기 아날로그 회로(108)와 상기 디지털 회로(120) 사이에 복수의 신호 경로(112)를 포함하되, 상기 복수의 신호 경로(112)는 제각기의 심 회로(130)를 포함하며, 상기 디지털 회로(120)의 메모리 소자는 제 1 스캔 체인 내에서 체인으로 연결되고, 상기 심 회로(130)의 심 메모리 소자(210)는 상기 제 2 스캔 체인에서 체인으로 연결되며, 상기 집적 회로(100)는 제 1 및 제 2 검사 모드를 가지며, 상기 제 1 및 제 2 스캔 체인은 상기 제 1 검사 모드에서 단일 스캔 체인으로 작동될 수 있고, 상기 제 2 스캔 체인은 상기 제 2 검사 모드에서 상기 제 1 스캔 체인에 대해 독립적으로 작동될 수 있는 집적 회로.
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