KR100499740B1 - 제1및제2클록도메인을포함하는집적회로및그러한회로를테스트하는방법 - Google Patents

Abstract

본 발명은 다수의 독립의 클록 도메인들을 포함하는 집적 회로에 관한 것이다. 테스트 동안 클록 도메인들을 서로 분리하는 것이 가능하도록 클록 도메인들간의 인터페이스 신호 경로들에 심 회로가 제공된다. 각 심 회로는 멀티플렉서를 갖는 피드백 루프와 멀티플렉서의 제 1 입력을 공급하는 플립플롭을 포함하며, 멀티플렉서의 제 2 입력은 심 입력에 접속되고, 피드백 루프의 출력은 출력에 접속되어서; 멀티플렉서의 제 1 상태에서는 피드백 루프에 심 입력을 통한 데이터 비트의 로딩을 허용하고, 멀티플렉서의 제 2 상태에서는 피드백 루프에 데이터 비트의 로딩을 동결시킨다.

Description

제 1 및 제 2 클록 도메인을 포함하는 집적 회로 및 그러한 회로를 테스트하는 방법

본 발명은 제 1 및 제 2 클록 신호에 의해 각각 제어되는 제 1 및 제 2 클록 도메인을 가지며, 제 1 클록 도메인 및 제 2 클록 도메인은 인터페이스 신호 경로 들의 세트를 통해 서로 접속되고, 각 인터페이스 신호 경로는 각 플립플롭들의 스트링을 포함하며, 스트링의 최초의 플립플롭은 제 1 클록 도메인에 위치되고 스트링의 최종 플립플롭은 제 2 클록 도메인에 위치되고, 스트링은 제 1 및 제 2 클록 신호들의 제어 하에 제 1 클록 도메인으로부터 제 2 클록 도메인으로의 상기 스트링의 플립플롭들을 따라 데이터 비트를 연속적으로 이동시키기 위해 배열되는 집적 회로에 관한 것이다. 본 발명은 또한 이와 같은 회로를 테스트하는 방법에 관한 것이다.

클록 도메인은 요소들의 세트(예컨대, 플립플롭들 및 조합 논리 요소들)를 포함하고 단일 클록 신호에 의해 제어된다. 클록 도메인은 대개 코어(core) 즉, 다소의 독립적인 기능 유닛과 일치할 것이다. 그래서, 칩의 설계는 어쩌면 다른 제품업자들로부터의 코어들의 조합이다. 그 결과로 얻어진 집적 회로의 정상 모드의 경우에, 설계가 데이터를 포착(capture)하는 몇몇 사이클들의 윈도를 일반적으로 허용하므로 데이터가 한 코어로부터 다른 코어로 전달되는 정확한 사이클은 중요하지 않을 수 있다. 그러나, 테스트 모드에서, 모든 사이클은 전적으로 예측 가능한 것이 중요하다. 클록 스큐(clock skew)에 관한 다른 문제들을 도입하는, 특히 클록 도메인들이 칩 상의 다른 위치들에 존재하기 때문에, 별개의 코어들을 동기시키는 것은 힘든 작업이라는 것을 상상할 수 있다. 따라서, 통상적으로, 클록 도메인들은 서로 다른 위상들을 갖는다. 클록 도메인 내에서, 클록 신호의 플립플롭으로의 분배에 관해 특별한 주의가 기울려지므로, 클록 스큐의 위험(risk)은 최소가 된다.

제 1 및 제 2 클록 도메인간의 인터페이스 신호 경로들의 존재는 회로를 테스트하는 경우 몇 가지 문제들을 초래한다. 제 2 클록 도메인을 테스트하는 경우, 제 1 클록 도메인은 새로운 데이터를 발생하며 인터페이스 신호 경로들을 통해서 그것을 제 2 클록 도메인으로 전달한다. 데이터가 전달되는 정확한 사이클은 예측 불가능하다. 따라서, 새로운 데이터가 제 2 클록 도메인에 발생되어 예측할 수 없는 방식으로 클록 도메인들의 테스트를 방해한다.

이러한 문제는 클록 도메인들이 테스트 가능성을 위해 스캔-기반 설계를 갖는 경우에 특히 중요하다. 스캔-기반 설계는 회로의 플립플롭들이 스캔 가능하다는 것을 특징으로 하고, 이는 의도된 회로의 기능을 실현하는 정상 데이터 경로들의 세트에 부가하여, 플립플롭들과 종속 결합하여 스캔 체인들을 형성하는, 테스트 데이터 경로들의 세트가 제공된다는 것을 의미한다. 스캔 체인은 본질적으로 스캔 테스트 원리에 따라 회로가 테스트될 수 있는 방법으로, 시프트 레지스터에 포함된 플립플롭들이 직렬로 로드 및 언로드될 수 있게 허용하는 시프트 레지스터이다.

스캔 테스트 원리는 다음과 같이 작용한다. 먼저, 회로가 스캔 상태에 놓이고, 그 동안에 테스트 패턴들이 스캔 체인들로 시프트된다. 두 번째로, 회로가 실행 상태로 놓이며 그 동안 각 클록 도메인들의 클록 신호들이 단일 기간 동안 액티브로 되며, 한편 회로의 입력 신호들은 사전 설정된 값들로 홀드된다. 따라서, 로드된 테스트 패턴들과 입력 신호들의 영향으로 응답 패턴들이 스캔 체인들에 발생되며, 조합 논리 요소들에 의해 회로의 정상 데이터 경로들로 안내된다. 세 번째로, 회로를 스캔 상태로 다시 놓은 후, 평가를 위해 스캔 체인들에서 응답 패턴들이 시프트된다. 이 시퀀스는 많은 수의 테스트 패턴들과 입력 신호들의 조합들에 대해 반복될 수 있다. 폴트들(faults)은 폴트들의 부재로 이어질 수 있는 응답 패턴들로부터 벗어나는 응답 패턴들을 야기한다.

그러나, 제 1 클록 도메인의 스캔 체인들에 발생된 응답 패턴들은 그들간의 인터페이스 신호 경로들을 통해 제 2 클록 도메인에 인입하는 인터페이스 신호들을 변경할 수 있다. 2 개의 클록 신호들은 일반적으로 서로 다른 위상들을 가질 것이기 때문에, 제 2 클록 도메인의 플립플롭들이 출력하는 인터페이스 신호들의 새로운 또는 초기 값들에 반응하는지, 또는 심지어 준안전성 상태로 들어가는지조차 불확실하다. 이러한 방법에서, 예측 블가능한 응답 패턴들이 제 2 클록 도메인에서 발생된다. 또한, 인터페이스 신호 경로들 그 자체는 테스트될 수 없다.

이 문제에 대한 해결 방안이 본 출원인이 소유한 미국 특허 제 5,008,618호에 개시되어 있다. 공지된 방법에 의하면, 클록 도메인들은 순차적으로 테스트된다. 테스트하에서 클록 도메인으로 인입하는 인터페이스 신호들은 그 클록 도메인의 클록 신호만이 인에이블되며 반면에 다른 클록 신호들은 디스에이블되기 때문에 변경되지 않을 것이다. 종래 기술의 해결 방안의 단점은 클록 라인들에 추가의 회로가 필요하고, 그 결과 회로의 속도를 제한한다는 것이다.

도 1은 복수의 클록 도메인들 및 클록 도메인들 간의 통신을 제공하는 다양한 형태들의 인터페이스 신호들을 갖는 집적 디지털 회로의 일부를 도시하는 도면.

도 2는 제 1 타입의 심(seam) 회로가 삽입된, 인터페이스 신호 경로를 도시하는 도면.

도 3은 제 2 타입의 심 회로의 제 1 구현을 포함하는 인터페이스 신호 경로를 도시하는 도면.

도 4는 제 2 타입의 심 회로를 제 2 구현을 포함하는 인터페이스 신호 경로를 도시하는 도면.

도 5는 본 발명의 제 1 실시예를 따라, 제 1 및 제 2 타입의 심 회로들이 도 1의 회로에 어떻게 포함될 수 있는지를 설명하는 도면.

도 6은 도 5에 사용된 바와 같은 방향 제어 회로의 블록도.

도 7은 본 발명의 제 2 실시예를 따라, 제 2 타입의 심 회로의 변형이 도 1의 회로에 어떻게 포함될 수 있는지를 설명하는 도면.

도 8은 모든 3개의 타입들의 심 회로들이 도 1의 회로에 포함될 수 있는, 본 발명의 제 3 실시예를 도시하는 도면.

도 9는 본 발명에 따른 검증 회로의 바람직한 실시예를 도시하는 도면.

도 10은 2개의 심 회로들을 포함하는 제 1 클록 도메인과 제 2 클록 도메인의 사이의 신호 경로의 예를 도시하는 도면.

도 11은 플립플롭들과 조합 논리를 포함하는 그러한 제어 회로의 예를 도시하는 도면.

도 12는 본 발명이 I/O 인터페이스 신호 경로들에 어떻게 적용될 수 있는가를 도시하는 도면.

도 13은 도 12의 회로에 대한 대안적인 예를 도시하는 도면.

본 발명의 목적은 특히 클록 라인들에 회로를 추가하지 않고, 인터페이스 신호들을 제어하는 방법을 개선하는 것이다. 상기 목적을 달성하기 위해, 본 발명의 회로는 인터페이스 신호 경로들의 각각이 심(seam) 입력; 심 출력; 심 멀티플렉서를 갖는 피드백 루프 및 관련 스트링의 부분 및 스캔 체인의 부분이 되는 심 플립플롭을 구비하는 제 1 심(seam) 회로를 포함하고, 심 플립플롭은 멀티플렉서의 제 1 입력을 공급하며, 멀티플렉서의 제 2 입력은 심 입력을 나타내고, 피드백 루프의 출력은 심 출력을 나타내어; 멀티플렉서의 제 1 상태는 심 입력을 통해 피드백 루프로의 데이터 비트의 로딩을 허용하고, 멀티플렉서의 제 2 상태는 피드백 루프로의 데이터 비트를 동결(freeze)하는 것을 특징으로 한다. 심 회로들은 전송 측의 제 1 클록 도메인과 수신 측의 제 2 클록 도메인 간의 제어 가능한 클록 도메인 인터페이스를 제공한다. 집적 회로의 정상 모드에서, 심 멀티플렉서들은 제 1 상태에서 작동되고 각 심 회로는 그것의 심 입력에 존재하는 데이터 비트를 그것의 심 출력으로 보낸다. 이와 같은 방법에서, 제 1 클록 도메인에서 제 2 클록 도메인으로 가는 인터페이스 신호들의 대해 클록 도메인 인터페이스는 투명하고, 추가되 심 회로들은 각 인터페이스 신호 경로들에서 약간의 부가적 지연을 초래할 뿐이다. 집적 회로의 테스트 모드에서, 제 2 상태의 심 멀티플렉서들은 심 회로들이 출력되는 인터페이스 신호들을 신뢰 가능하게 제어하도록 한다. 회로의 실행 상태 동안, 선행의 스캔 상태동안 스캔 체인을 통해 피드백 루프에 삽입되는 데이터 비트는, 심 입력에 인가되는 새로운 신호들과 무관하게, 변하지않고 심 출력에 존재한다. 따라서, 그러한 심 회로들의 도움으로, 제 1 및 제 2 클록 도메인간의 클록 도메인 인터페이스는, 제 2 클록 도메인으로부터 알 수 있듯이, 특정 상태로 동결되고, 그 상태는 스캔 체인들을 거쳐 적절한 테스트 패턴들의 로딩을 통해 구성할 수 있고 또한 해당 상태는 제 1 클록 신호에 의해 변경될 수 없다.

제 2 클록 도메인에서 제 1 클록 도메인으로 데이터 비트들을 전송하는 인터페이스 신호 경로들에 청구항 제 1 항에 기재된 바와 같은 방식으로 심 회로들이 제공될 수 있다. 유사하게, 다른 클록 도메인들이 존재하는 경우, 임의의 2개의 클록 도메인들간의 인터페이스 신호 경로들에 심 회로들이 제공될 수 있다. 원칙적으로, 모든 인터페이스 신호 경로들에 심 회로들이 제공된다면, 모든 클록 도메인들은 테스트 동안 예측 가능하게 제어될 수 있다. 심 회로들은 클록 도메인들의 순차적인 테스트뿐만 아니라 병렬 테스트도 허용한다.

청구항 제 2 항의 조치는 제 1 클록 도메인으로부터의 출력되는 인터페이스 신호들의 가관측성(obsevability)을 제공한다. 회로의 테스트 모드에서, 제 1 상태의 심 회로의 심 출력에 인가되는 데이터 비트는 그것의 심 출력에 나타나며, 한편 심 출력에서의 신호의 샘플은 심 플립플롭에 저장된다. 이 저장 동작에 관해서는, 심 회로들이 제 1 클록 도메인과 동일의 클록 신호에 의해 구동되기 때문에, 클록 스큐의 위험이 최소가 된다. 따라서, 인터페이스 신호는 신뢰 가능하게 관찰될 수 있다. 심 플립플롭이 구성요소인 스캔 체인은 심 플립플롭에 저장된 샘플을 판독하기 위해 사용된다.

청구항 제 3 항의 조치는 인터페이스 신호 경로들의 명시적 테스트를 허용하는 이점을 갖는다. 인터페이스 신호 경로를 제 1 심 회로가 제어하고, 또한 인터페이스 신호 경로를 제 2 심 회로로 관찰하는 것에 의해 인터페이스 신호 경로가 테스트된다. 청구항 제 3 항의 조치의 다른 이점은 클록 도메인들이 독립 형상(stand-alone fashion)으로 테스트될 수 있다는 것이다. 제 2 클록 도메인은 그것의 입력들을 독립적으로 제어할 수 있다. 즉, 제 1 클록 도메인의 제어하에서 심 플립플롭들에 로드될 특별한 패턴을 필요로 하지 않는다.

본 발명의 제 1 타입의 심 회로는 피드백 루프의 출력이 심 멀티플렉서의 출력으로 구성되는 것을 또한 특징으로 한다. 이 특정 타입의 심 회로는 단지 멀티플렉서의 지연만을 포함하는 인터페이스 신호 경로에 지연을 도입한다. 유리하게는, 이 심 회로는 동일의 클록 도메인에서 시작하는 다른 인터페이스 신호 경로들에 의해 공유되는 부경로(subpath)에 삽입된다. 제 1 클록 도메인으로부터의 다수의 인터페이스 신호들이 제 2 클록 도메인의 플립플롭의 입력에 접속되는 단일 출력을 갖는 도메인간 조합 논리 요소들의 세트에 공급되고 한편 인터페이스 신호들이 제 2 클록 도메인에 의해 더 이상 요구되지 않으면, 심 회로는 그것의 15개의 입력들의 각각의 하나의 입력 대신에 조합 논리 요소들의 세트의 출력에 삽입될 것이다. 이러한 방법에서, 심 회로들을 위해 필요로 되는 영역이 최소화된다. 이 타입의 심 회로의 다른 이점은 개별적인 클록 도메인들의 설계동안 어떤 특별한 수단들이 필요로 되지 않으며 또한 모든 클록 도메인들이 함께 놓인 경우 상기 삽입을 수월하게 할 수 있다는 것이다.

본 발명의 제 2 타입의 심 회로는 피드백 루프의 출력이 심 플립플롭의 출력으로 구성되는 것을 특징으로 한다. 심 플립플롭이 관련 스트링의 최초의 플립플롭이 되도록 선택되면, 심 회로는 칩의 설계에 멀티플렉서만을 추가하며, 이것은 칩 표면의 영역에서 작은 오버헤드만이 초래할 것이다. 이 타입의 심 회로는 관련 클록 신호의 제어 하에서 그것의 심 입력에 수신되는 신호를 그것의 심 출력으로 보낸다. 따라서, 이 심 회로의 삽입은 해당 클록 신호의 배타적인 제어 하에 신호들을 운반하는 부경로들의 경우에 특히 유리하다.

본 발명의 다른 실시예에 따라, 심 멀티플렉서들은 대응하는 심 멀티플렉서의 제 1 및 제 2 상태에 각각 대응하는, 제 1 및 제 2 값을 갖는 각 방향 제어 신호들에 의해 제어되고, 방향 제어 신호들은 각 스캔 가능한 방향 제어 플립플롭들로부터 발생된다. 이러한 방법에서, 다른 심 회로 상태들 사이의 선택은 회로에 적절한 테스트 패턴들을 제공하는 것에 의해 달성될 수 있다. 클록 도메인 당 하나의 방향 제어 신호이면 일반적으로 충분하므로, 클록 도메인 당 오버헤드의 하나의 플립플롭만을 필요로 한다.

청구항 제 8 항의 조치는 본 발명에 의한 회로를 위한 테스트 패턴들의 계산이 자동 테스트 패턴 발생기(ATPG)에 의해 자동적으로 행해질 수 있다는 이점을 갖는다. ATPG는 각 심 출력까지 인터페이스 신호 경로를 테스트하기 위해 심 회로들을 제 1 상태로 강제하는 테스트 패턴들과, 인터페이스 신호 경로의 잔여 부분을 테스트하기 위해 심 회로들을 제 2 상태로 강제하는 다른 테스트 패턴들을 발생시킬 것이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 관해 보다 상세하게 설명한다.

도 1은 복수의 클록 도메인들 및, 그들간의 통신을 제공하는 다양한 형태들의 인터페이스 신호들을 포함하는 집적 디지털 회로의 일부를 도시하며, 여기서는 3개의 클록 도메인을 도시한다. 제 1 클록 도메인(102)에서, 플립플롭들의 세트는 Ⅰ에 포함되고 조합 논리 요소들의 세트는 Ⅱ에 포함된다. 또한 정상적인 데이터 경로를 나타내는 이들의 상호 접속들에 의해 몇가지 임의의 기능을 구현한다. 이와 동일한 사항이 제 2 및 제 3 클록 도메인(104,106)에도 각각 적용된다. 클록 도메인은 동일한 주파수가 가능하여도, 클록 스큐 문제들이 방지되도록 동기화되지 않는 각 클록 신호들에 의해 제어된다. 제 3 클록 도메인의 존재는 본 발명의 원리에 필수적이지는 않으나, 그것은 설명을 용이하게 한다. 또한 클록 도메인들은 테스트 용이성(testability)을 위해 스캔 기반 설계를 갖는다고 가정한다. 이에 관해, 각 클록 도메인들의 플립플롭들은 테스트 데이터 경로를 거쳐 각 스캔 체인들을 형성한다. 그러나, 다른 클록 도메인 테스트 방법들이 사용될 수 있다. 어떤 방법이 사용되더라도, 인터페이스 신호 경로들의 문제는 해결되어야만 한다.

동일의 클록 도메인의 플립플롭들을 접속하는 도메인 내의 결합 논리 요소들과 다른 클록 도메인들 내의 플립플롭들을 접속하는 도메인간 조합 논리 요소들은 서로 구별된다. 이들은 클록 도메인들의 안쪽 및 사이에 각각 도시되어 있다.

3개의 가능한 타입의 인터페이스 신호 경로들이 도 1에 포함되어 있다. 타입 A의 인터페이스 신호 경로는: 제 1 클록 도메인 내의 최초의 플립플롭; 제 2 클록 도메인 내의 최종 플립플롭; 도메인간 조합 논리 요소들을 통과하지 않는 최초 및 최종 플립플롭간의 접속을 포함하는 것을 특징으로 한다. 타입 B의 3개의 인터페이스 신호 경로들이 도시되어 있다. 타입 B의 인터페이스 신호 경로는: 제 1 클록 도메인 내의 최초의 플립플롭; 제 2 클록 도메인 내의 최종 플립플롭; 하나 이상의 도메인간 조합 논리 요소들을 통과하는 이들 2개의 플립플롭들 간의 상호 접속을 포함하며, 이것에 의해 인터페이스 신호 경로를 다수의 부경로들로 세분하는 것을 특징으로 한다. 예컨대, 도 1에 도시된 타입 B의 3개의 인터페이스 신호 경로들은 제 1 클록 도메인(102)내에 이들 자신의 별도의 최초의 플립플롭들을 가지고 있으며, 그들의 출력들은 도메인간 결합 논리의, 예를 들면 NAND-게이트(NAND-gate)에 의해 결합된다. NAND 게이트의 출력은 3개의 인터페이스 신호 경로들 간에 공유되는 부경로를 거쳐, 제 2 클록 도메인(104)내의 공유의 수신 플립플롭의 입력에 접속된다. 타입 C의 인터페이스 신호 경로는: 제 1 클록 도메인 내의 최초의 필립플롭; 제 2 클록 도메인 내의 최종 플립플롭; 및 제 1 클록 도메인과는 다른 클록 도메인들로부터의 신호들을 포함하는 다른 도메인간 조합 논리 요소들을 포함하는 이들 플립플롭간의 상호 접속을 포함한다. 도 1에 있어서, 하나는 제 1 클록 도메인(102)에서 시작되고 다른 것은 제 3 클록 도메인(106)에서 시작하는, 타입 C의 인터페이스 신호 경로들은, 도메인간 조합 논리 요소로부터 제 2 클록 도메인(104) 내의, 공유의 최종 필립플롭으로의 부경로를 공유한다. 도 1은 또한, 각 스캔 가능한 플립플롭에 테스트 신호를 제공하는 것에 의해 집적 회로가 실행 상태인지 또는 스캔 상태인지를 제어하는 글로벌(global) 테스트 제어 블록(108)도 포함하며, 상기 테스트 신호에 의해 정상 또는 테스트 데이터 경로들이 선택된다.

종래 기술의 해결 방안에 따라, 상기 클록 도메인들은 순차적으로 스캔-테스트된다. 먼저, 스캔 상태동안, 테스트 패턴들이 스캔 체인들로 시프트된다. 클록 도메인(104)이 테스트된다고 가정하면, 회로가 실행 상태로 전환된 후, 클록 도메인(104)을 공급하는 클록 신호를 활성화되고 그 도메인 내의 플립플롭들은 응답 패턴을 저장할 것이다. 그러나, 그와 동시에 클록 도메인(102)을 공급하는 클록 신호가 활성화되는 경우, 그 도메인 내의 플립플롭들은 또한 새로운 값들을 취할 것이다. 그래서, 대부분의 경우들에, 인터페이스 신호 경로들에 의해 클록 도메인(104)으로 반송되는 신호들이 또한 변경될 것이다. 그러므로, 앞서 기술된 종래 기술의 해결 방안은, 하나의 클록 도메인이 테스트되는 경우에, 그 도메인에 공급되는 클록 신호이 활성화되도록 허용한다. 다음, 그 해당 도메인에 대한 모든 인입 인터페이스 신호들은 안정화된다. 최종적으로, 스캔 상태 동안 응답 패턴이 시프트될 수 있으며, 한편 그와 동시에 초기의 테스트 패턴들이 복원되거나 새로운 테스트 패턴들이 로드된다. 그 다음 다른 클록 도메인들과 다른 테스트 패턴들에 대해 이와 같은 과정이 반복된다.

이러한 과정에 있어서 문제는, 클록 신호들을 개별적으로 디스에이블 할 수 있기 위해서는 추가의 하드웨어가 클록 라인들에 요구된다는 것이다. 본 발명은 각 인터페이스 신호 경로에 심 회로를 포함시킴으로써 이 문제를 해결한다. 삽입된 심 회로들에 의해 도입되는 총 오버헤드는, 인터페이스 신호 경로들의 특정 타입(A, B, 또는 C)에 의존하여 최소화될 수 있다.

도 2는 인터페이스 신호 경로를 도시하며, 제 1 타입의 심 회로(220)가 대응하는 인터페이스 신호의 가관측성 및 제어능력을 얻기 위해 삽입되어 있다. 이것은 제 1 클록 도메인의 부분이 되는 최초의 플립플롭(202)과, 제 2 클록 도메인의 부분이 되는 최종 플립플롭(204) 및 플립플롭들(202,204)간의 인터페이스 신호 경로에 삽입되는 제 1 타입의 심 회로(220)를 도시한다. 타입 B 및 C의 경로들에 정의에 의해 존재하는, 도메인간 조합 논리 요소들은 당장에는 생략되어 있다. 필요 수단(예를 들면, 멜티플렉서)이 명확하게 도시되어 있지 않지만 도면들에 도시되어 있는 모든 플립플롭들은 스캔 가능하고, 또는 환원하면 스캔 체인의 부분을 이루는 것으로 묵시적으로 이해될 것이다. 심 회로(220)는 방향 제어 신호(212)에 의해 제어되는 심 멀티플렉서(206)와, 제 1 클록 도메인의 클록 신호(214)에 의해 제어되는 심 플립플롭(208)과, 심 입력(230) 및 심 출력(240)을 포함한다. 심 회로(220)는 심 멀티플렉서(206)의 제 1 및 제 2 상태에 각각 대응하는 제 1 및 제 2 상태를 갖는다. 제 1 상태의 경우, 심 멀티플렉서(206)는 최초의 플립플롭(202)으로부터 심 입력(230)에 수신되는 신호를 심 출력(240)으로 전달할 것이다. 또한, 그 신호의 샘플은 심 플립플롭(208)에 저장된다.

접적 회로의 정상 모드동안, 심 회로(220)는 제 1 상태에서 동작된다. 그래서, 심 플립플롭(208)에 저장된 인터페이스 신호의 카피는 이용되지 않는다. 제 2 상태에서, 심 멀티플렉서(206)는 심 플립플롭(208)에 후자의 출력 신호를 공급할 것이다. 즉, 심 출력(240)은 이미 심 플립플롭(208)으로 로드된 값으로 홀드되어 있다.

심 회로(220)가 본 발명의 목적을 어떻게 달성하는가가 이하에 설명된다. 집적 회로가 테스트 모드에 있는 경우, 심 회로(220)의 두 상태들 모두가 사용될 것있고 사용될 수도 있다. 제 1 상태에서, 심 회로(220)는 심 플립플롭(208)에 심 출력(240)의 신호의 샘플을 저장한다. 집적 회로의 스캔 상태에서, 이 값은 스캔 체인의 다른 플립플롭들에 저장된 값들과 함께 시프트될 수 있다. 따라서, 출력되는 인터페이스 신호의 가관측성이 얻어진다. 제 2 상태에서, 심 회로(220)는 회로의 선행의 스캔 상태에서 심 플립플롭(208)에 시프트된 신호 값으로 심 출력(240)을 구동하며, 한편 동시에, 제 1 도메인의 클록 신호에 의해 유발된 심 입력(230)에서의 변화들에 관해서는 심 회로(220)는 무시한다. 이러한 방법에서, 제 2 클록 도메인에 의해 수신된 입력 신호가 제어된다.

도 3은 심 멀티플렉서(216), 심 플립플롭(218), 심 입력(232) 및 심 출력(242)를 포함하는 제 2 타입의 심 회로(222)의 제 1 구현을 포함하는 인터페이스 신호 경로를 도시한다. 제 2 타입의 심 회로(222)는 심 출력(242)이 심 멀티플렉서(216)의 출력 대신에 심 플립플롭(218)의 출력에 접속되어 있다는 것에서 제 1 타입의 심 회로(220)와 구별된다. 제 2 타입의 심 회로(222)의 동작은 제 1 타입의 심 회로(220)의 동작과 유사하다. 제 2 타입의 심 회로(222)의 이 구현예에서는 다른 플립플롭을 거쳐 인터페이스 신호가 통과한다는 사실이 몇몇 경우들에 유리할 수 있다.

도 4는 심 멀티플렉서(226), 심 플립플롭(228), 심 입력(234) 및 심 출력(244)을 포함하는 제 2 타입의 심 회로(224)의 제 2 구현을 포함하는 인터페이스 신호 경로를 도시하며, 이 예에서는 심 플립플롭(228)도 심 회로(224)에 포함되어 있는 최초의 플립플롭의 기능을 행하는 제 2 타입의 심 회로(222)의 제 1 구현과 구별된다. 인터페이스 신호 경로는 접속(250)을 통해 심 회로(224)로 들어간다. 상기 제 2 타입의 심 회로(224)의 제 1 구현과 제 1 타입의 심 회로(220와 비교되는 제 2 타입의 심 회로(222)의 제 2 구현의 이점은 보다 낮은 칩 영역의 오버헤드가 요구된다는 것이다. 이것은, 해당 타입의 인터페이스 신호 경로들에 요구되는 심 회로가 다른 인터페이스 신호 경로들과 공유될 수 없기 때문에, 타입 A의 인터페이스 신호 경로의 경우에 특히 유리하다. 이 심 회로가 사용되는 경우, 최초의 플립플롭(228)이 위치되어야 하고, 멀티플렉서(226)가 그것의 앞에 삽입되도록 위치되어야 하고, 도 4에 따른 접속들이 적절한 장소에 놓여야 한다.

도 5는 본 발명의 제 1 실시예에 따라, 도 1의 회로에 심 회로들이 어떻게 포함될 수 있는지를 도시한다. 도 1의 제 1 클록 도메인에 속하는 요소들만이 도시된다. 사선을 그어 표시한 정방형들(504, 506, 508)의 각각은 제 1 타입의 심 회로이거나 제 2 타입의 심 회로의 제 1 구현이다. 유리하게는, 이들 심 회로들의 두 가지 버전들은 도 5에 나타낸 방식으로 인터페이스 신호 경로들에 삽입된다. 즉, 어떤 존재하는 도메인간 조합 논리 요소들의 다음에 삽입된다. 이후 몇몇의 인터페이스 신호 경로들이 동일의 심 회로를 이용할 수 있기 때문에, 요구되는 심 회로들의 개수는 일정 수들로 유지될 수 있다. 이것은 특히 타입 B의 인터페이스 신호 경로들에 진실이며, 한편 타입 A의 인터페이스 신호 경로들의 경우에는 이들 심 회로들과 어떠한 리소스 공유 가능성도 존재하지 않는다.

타입 C의 인터페이스 신호 경로들의 경우는 보다 복잡하다. 도 5에는 타입 C의 2개의 인터페이스 신호 경로들이 포함되어 있으며, 제 1 타입 C의 인터페이스 신호 경로는 제 1 클록 도메인에서 시작하고 부 경로(522)를 가지며, 제 2 의 타입 C의 인터페이스 신호 경로는 다른 클록 도메인, 예를 들면 제 2 클록 도메인에서 시작하며 부경로(520)를 갖는다. 이들 인터페이스 신호 경로들은 부경로(524)와 심 회로(508)를 공통으로 갖는다. 인터페이스 신호 경로들이 다른 클록 도메인들에서 시작한다는 사실로 인하여, 비 공유의 부경로(520)가 제 2 클록 도메인에 의해 제어되는 제 2 심 회로를 포함하지 않는 경우에, 심 회로(508)는 그것의 심 입력에서 수신된 신호를 신뢰 가능하게 저장할 수 없다. 그래서, 제 2 심 회로가 제 2 상태에 있는 경우, 심 회로(508)에 의해 수신된 신호는 심 회로(508) 자신과 동일의 클록 신호에 의해 제어되고, 이에 의해 신뢰 가능하게 저장될 수 있다. 일반적인 규칙은 각 인터페이스 신호 경로는, 그것의 타입에 무관하게, 일련의 하나 이상의 연속 심 회로들을 통과해야 하고, 그것의 제 1 심 회로는 인터페이스 신호 경로가 시작되는 클록 도메인을 제어하는 클록 신호에 의해 제어된다는 것이다.

방향 제어 회로(530)는 심 멀티플렉서들의 상태를 선택하기 위한 방향 제어 신호들을 심 회로들에 제공한다. 그 클록 도메인의 심 회로들에 병렬 공급되는 하나의 방향 제어 신호를 발생하는, 클록 도메인 당 한 개의 이러한 회로가 일반적으로 충분하다. 방향 제어 회로들의 동작은 글로벌 테스트 제어 블록(532)에 의해 제어된다.

도 6은 그러한 방향 제어 회로의 바람직한 실시예를 도시한다. 이것은 접속(614)을 통해 대응하는 심 회로들에 공급되는 방향 제어 신호 DIR를 발생한다. AND-게이트(604)는 접속(612)을 통해 글로벌 테스트 제어 블록(532)에서 테스트 신호를 수신한다. 테스트 신호가 값 0을 갖는 경우에, 방향 제어 신호는 값 0을 가지며, 따라서 이 방향 제어 신호에 의해 제어되는 모든 심 멀티플렉서들은 제 1 상태에서 동작한다. 테스트 신호가 값 1을 갖는 경우, 피드백 루프(610)에 저장되는 값이 방향 제어 신호의 값을 결정한다. 스캔 가능한 플립플롭(602)은 피드백 루프(610)로 값을 로드하도록 허용한다. 이에 관해, 집적 회로가 스캔 상태인 동안, 스캔 체인을 통해 스캔 가능한 플립플롭(602)으로 값이 시프트된다. 이러한 방법에서, 집적 회로의 심 회로들의 상태들은 적절한 테스트 패턴들에 의해 제어될 수 있다. 피드백 루프(610)는 후속하는 실행 상태 동안에 플립플롭(602)의 안정한 출력을 보장한다. 따라서 집적 회로의 모든 방향 제어 신호들의 발생된 경우, 단일 테스트 신호에 의해 집적 회로가 정상 모드 동작으로 전환될 수 있다.

도 7은 본 발명의 제 2 실시예에 따라 제 2 타입의 심 회로의 제 2 구현이 어떻게 도 1의 회로에 포함된 수 있는지를 도시한다. 제 1 클록 도메인의 모든 최초의 플립플롭들은 제 2 타입의 심 회로의 제 2 구현에 따라, 사선을 그어 표시한 정방형들의 심 회로로 대체된다. 제 2 타입의 심 회로의 제 2 구현에서는 심 플립플롭과 최초의 플립플롭이 동일하다는 사실을 강조하기 위해, 심 회로들은 I의 안쪽에 도시하고 있다. 이들 심 회로들은 인터페이스 신호 경로들 사이에서 결코 공유되지 않는 것은 분명한다. 또한, 도 5의 실시예에 비해서, 2개의 여유 심 회로들이 더 필요하지만, 제 2 타입의 심 회로 자신의 제 2 구현이 그 설계에 하나의 멀티플렉서만을 추가하기 때문에, 총 칩 영역의 오버헤드는 작아질 수 있다는 것을 알 수 있다.

도 8은 사선을 그어 표시된 정방형들에 의해 표시된 모든 버전들의 심 회로들이 어떻게 도 1의 회로에 표함될 수 있는지를 입증하는 본 발명의 제3 실시예를 도시한다. 전술한 바와 같이, 칩 영역의 오버 헤드의 최소화의 관점에서, 동일의 도메인에서 시작하는 많은 수의 인터페이스 신호 경로들 간에 공유되는 노드들을 식별하는 것이 유리하다. 그러한 노드에서, 제 1 타입의 심 회로 또는 제 2 타입의 심 회로의 제 1 구현이 적절하다. 그러한 노드를 특별한 인터페이스 신호 경로에서 발견할 수 없는 경우, 제 2 타입의 심 회로의 제 2 구현이 가장 적절해질 것이다. 또한 노드를 적은 개수의 인터페이스 신호 경로들 사이에서만 공유되는 경우, 이 심 회로는 일반적으로 다른 버전들 중 하나의 심 회로만이 삽입되는 경우보다도 침 영역의 오버헤드가 낮출 수 있을 것이다. 도 8에서는 이 "중지점(breakpoint)"을 3개가 되도록 하였다.

도 9는 검증 회로(validation circuit)의 바람직한 구현을 도시한다. 이러한 회로는, 심 출력에서의 신호가 테스트 관점에서 신뢰 가능한 지를 ATPG에 대해 명확하게 하기 위해, 각 심 출력에서 회로의 네트워크 디스크립션(description)에 삽입될 것이다. 이것은 OR-게이트(92)와 NXOR-게이트(94)를 포함한다. 대응하는 심 회로에 공급되어 그것의 상태를 선택하는, 방향 제어 신호 DIR은, 대응하는 심 회로가 제 1 상태에 있는 경우에는 검증 회로의 출력(98)이 알려지지 않는 상태(X)로 되게 하고, 심 회로가 제 2 상태에 있는 경우에는 검증 회로의 입력(96)에서 수신되는 심 출력에서의 신호를 출력으로 보낸다. 이 더미(dummy) 회로는 테스트 패턴들을 계산하기 위한 회로의 네트워크 디스크립션에만 삽입되나; 실제 회로 자체에서는 발견되지 않는다.

도 5, 도 7 및 도 8에서 심 회로들은 전송 클록 도메인에 삽입된다. 이것은 이들이 그 도메인의 클록 신호에 의해 제어된다는 것을 의미한다. 유사한 방식으로, 수신 클록 도메인에 심 회로들이 삽입될 수 있다. 이에 관해, 도 2 내지 도 4의 심 플립플롭들은 수신 클록 도메인의 클록 신호에 의해 제어될 수도 있다. 또한, 심 회로들은 인터페이스 신호 경로의 양 측에 삽입될 수 있으며, 제 1 측은 전송 클록 도메인의 제어하에 있고, 제 2 측은 수신 클록 도메인의 제어하에 있다.

도 10은 2개의 심 회로들(1010 및 1020)을 포함하는 제 1 클록 도메인(1002)과 제 2 클록 도메인(1004) 사이의 신호 경로(1000)의 예를 도시한다. 다른 모드들은 이하의 테이블에 의한 신호들(SB1 및 SB2)에 의해 설정된다(·는 상관없음을 의미한다).

테이블 1. 도 10에 관계하는 모드들

테스트 모드 Ⅰ에서 클록 도메인들은 서로 분리되어 독립적으로 테스트될 수 있다. 단일 심 회로의 경우에 비해 유리한 것은 제 2 클록 도메인이 그것의 입력들을 독립적으로 제어할 수 있다는 것이다. 즉, 제 1 클록 도메인의 제어하에서 심 플립플롭들에 로드될 특별한 패턴들을 필요로 하지 않는다. 테스트 모드 Ⅱ에서 인터페이스 신호 경로는 명백하게 테스트될 수 있다. 이에 관해, 심 회로(1010)에서 테스트 데이터 비트는 인터페이스 신호 경로(1000)에 삽입되어 이용 가능하게 된다. 이어서, 심 회로(1020)는 인터페이스 신호 경로(1000)를 관찰하고 적절한 스캔 체인을 통해 체크될 수 있는 응답 데이터 비트를 저장한다. 유리하게는, 테스트 모드에서 정의가 명확해 지도록, 신호들(SB1 및 SB2)이 플립플롭들 및 조합 논리를 포함하는 제어 회로에 의해 발생된다.

도 11은 플립플롭들(1102 및 1104)과 조합 논리(1106)를 포함하는 그러한 제어 회로의 예를 도시한다. 테스트 모드(TST가 하이(high)인 경우)에서 제어 회로는 플립플롭들(1102 및 1104)에 저장되는 값들에 무관하게, 인터페이스 신호 경로가 신뢰 불가능한 신호들을 전달하는 것을 방지한다. 그러므로, 도 10에서와 같이, 2개의 심 회로들이 이 제어 회로와 결합되어 사용되는 경우, 테스트 모드에서 심 회로들이 항상 클록 스큐 문제들을 방지하도록 되어 있기 때문에, 테스트 패턴들의 계산을 위한 도 9에 검증 회로가 불필요하다.

도 12는 본 발명이 어떻게 I/O 인터페이스 신호 경로들에 적용될 수 있는가를 도시한다. I/O 인터페이스 신호 경로는 각 방향에 대해, 1열씩, 2열의 플립플롭 들을 포함하고 있다. 상호접속은 공유된다. 도 12의 회로는 I/O 인터페이스 신호 경로의 일단부를 도시하며, 이 일단부에 2개의 심 회로들(1210 및 1220)이 삽입되어 있다. 심 회로(1210)에 의해 I/O 라인 상에서 출력하는 신호들이 제어될 수 있고, 한편 심 회로(1220)에서는 인입하는 신호들을 관측할 수 있다. 버퍼들(1230)는 양 방향에서 신호의 증폭을 제공한다.

도 13은 도 12의 회로에 대한 대안을 도시한다. 심 회로(1310)는 출력되는 신호들의 제어 및 인입되는 신호들의 관찰 모두를 위해 이용되기 때문에, 도 12의 회로보다 I/O 인터페이스 신호 경로들을 위한 보다 콤팩트한 솔루션을 제공한다. 버퍼들(1320)는 심 회로(1310)의 피드백 루프에 삽입되어 있다.

Claims (8)

1. 제 1 및 제 2 클록 신호에 의해 각각 제어되는 제 1 및 제 2 클록 도메인을 포함하는 집적 회로로서, 상기 제 1 클록 도메인과 상기 제 2 클록 도메인은 인터페이스 신호 경로들의 세트를 통해 상호 접속되고, 각 인터페이스 신호 경로는 각 플립플롭들의 스트링을 포함하며, 상기 스트링의 최초의 플립플롭은 상기 제 1 클록 도메인에 위치되고 상기 스트링의 최종 플립플롭은 상기 제 2 클록 도메인에 위치되며, 상기 스트링은 상기 제 1 및 제 2 클록 신호들의 제어 하에 상기 제 1 클록 도메인으로부터 상기 제 2 클록 도메인으로 그 플립플롭들을 따라 데이터 비트를 연속적으로 이동시키기 위해 배열되는, 상기 집적 회로에 있어서,

   상기 인터페이스 신호 경로들의 각각은: 심 입력; 심 출력; 심 멀티플렉서를 갖는 피드백 루프 및 관련 스트링의 부분 및 스캔 체인의 부분인 심 플립플롭을 포함하는 제 1 심 회로를 포함하며, 상기 심 플립플롭은 상기 멀티플렉서의 제 1 입력을 공급하며, 상기 멀티플렉서의 제 2 입력은 상기 심 입력을 나타내고, 상기 피드백 루프의 출력은 상기 심 출력을 나타내고; 따라서, 상기 멀티플렉서의 제 1 상태는 상기 심 입력을 통해 상기 피드백 루프로의 데이터 비트의 로딩을 허용하고, 상기 멀티플렉서의 제 2 상태는 상기 피드백 루프에서 상기 데이터 비트의 동결(freeze)시키는 것을 특징으로 하는 집적 회로.
2. 제 1 항에 있어서, 상기 제 1 심 플립플롭은 상기 제 1 클록 신호에 의해 제어되는 것을 특징으로 하는 집적 회로.
3. 제 2 항에 있어서, 상기 인터페이스 신호 경로는 상기 제 2 클록 신호에 의해 제어되고 상기 제 2 클록 도메인에 위치되는 제 2 심 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
4. 제 1 항에 있어서, 적어도 하나의 제 1 타입의 심 회로를 포함하고, 상기 피드백 루프의 상기 출력은 상기 심 멀티플렉서의 출력으로 구성되는 집적 회로.
5. 제 1 항에 있어서, 적어도 하나의 제 2 타입의 심 회로를 포함하며, 상기 피드백 루프의 상기 출력은 상기 심 플립플롭의 출력으로 구성되는 집적 회로.
6. 제 1 항에 있어서, 상기 제 1 클록 도메인에 위치되는 적어도 하나의 제 2 타입의 심 회로를 포함하고, 상기 심 회로의 심 플립플롭은 상기 관련 스트링의 최초의 플립플롭으로 형성되는 집적 회로.
7. 제 1 항에 있어서, 상기 심 멀티플렉서들은 대응하는 심 멀티플렉서의 제 1 및 제 2 상태에 각각 대응하는, 제 1 및 제 2 값을 갖는 각 방향 제어 신호들에 의해 제어되고, 상기 방향 제어 신호들은 각 스캔 가능한 방향 제어 플립프롭들에 의해 발생되는 것을 특징으로 하는 집적 회로.
8. 제 1 항 내지 제 7 항 중 어느 한 항의 집적 회로를 테스트하기 위한 방법으로서, 상기 제 1 및 제 2 클록 도메인이 클록 도메인 테스트를 위한 스캔 체인들을 더 포함하며, 상기 방법은 복수의 테스트 사이클들을 이용하며, 각 테스트 사이클은: (1) 미리 정해진 테스트 패턴들을 상기 각 스캔 체인들로 시프트하여, 상기 회로의 상기 플립플롭들이 미리 정해진 값들로 사전 로딩되는 단계와; (2) 1 주기동안 상기 클록 신호들을 인에이블하여, 이에 의해 상기 클록 신호들의 제어 및 상기 플립플롭들의 상기 미리 정해진 값들의 영향 하에 상기 각 스캔 체인들에 저장될 응답 패턴들을 생기게 하는 단계와, (3) 상기 각 스캔 체인들로부터 상기 응답 패턴들을 시프트하는 단계를 포함하는, 상기 집적 회로 테스트 방법에 있어서,

   상기 단계(1)는: (a) 각 심 회로의 상기 각 심 출력에서 테스트되는 상기 회로의 네트워크 디스크립션에 각 검증 회로를 삽입하는 단계로서, 각 검증 회로는 선행 심 회로에 공급하는 방향 제어 신호에 의해 제어되고, 검증 입력 및 검증 출력을 포함하며, 상기 방향 제어 신호의 상기 제 1 값은 상기 검증 출력에서 미정의 상태를 유도하고 상기 방향 제어 신호의 상기 제 2 값은 상기 검증 출력이 상기 검증 입력을 추종하도록 하는, 상기 검증 회로 삽입 단계와, (b) 이렇게 얻어진 네트워크 디스크립션과 하나 이상의 폴트 모델들을 이용하여 테스트 패턴들을 계산하는 단계가 선행되는 것을 특징으로 하는 집적 회로 테스트 방법.