JP2000506985A - 第１および第２クロック領域を具える集積回路と、このような回路を試験する方法 - Google Patents

Abstract

(57)【要約】 本発明は、多数の別々のクロック信号領域を具える集積回路に関係する。試験中にクロック領域を互いに分離できるようにするために、クロック領域間のインタフェース信号経路にシーム回路を設ける。各々のシーム回路は、マルチプレクサと、このマルチプレクサの第１入力部に供給するフリップフロップとを有するフィードバックループを具え、前記マルチプレクサの第２入力部をシーム入力部に接続し、前記フィードバックループの出力部を前記シーム回路の出力部に接続し、前記マルチプレクサの第１状態が、データビットの前記フィードバックループへの前記シーム入力部を経てのロードを可能にし、前記マルチプレクサの第２状態が、前記データビットを前記フィードバックループにおいて固定するようにした。

Description

【発明の詳細な説明】 第１および第２クロック領域を具える集積回路と、このような回路を試験する方 法 本発明は、第１および第２クロック信号によって各々制御される第１および第 ２クロック領域を具え、前記第１および第２クロック領域をインタフェース信号 経路の組を経て相互接続し、これらの領域の各々がフリップフロップの各々の列 を具え、前記列の最初のフリップフロップが前記第１クロック領域において位置 し、前記列の最後のフリップフロップが前記第２クロック領域において位置し、 前記列を、データビットをそのフリップフロップに沿って前記第１クロック領域 から前記第２クロック領域に前記第１および第２クロック信号の制御の下で連続 的に移動するように配置した集積回路に関係する。 クロック領域は、素子（例えば、フリップフロップおよび結合論理素子）の組 を具え、１つのクロック信号の制御に従う。クロック領域は、しばしば、コア、 すなわち、多かれ少なかれ独立した機能ユニットと一致する。このときチップ設 計は、あるいは異なった製造業者によるコアの組み合わせである。結果として得 られる集積回路の通常モードに関して、データがあるコアから他のコアに伝送さ れる正確なサイクルは、前記設計が、通常、前記データを獲得するためのいくつ かのサイクルのウィンドウを許可するため、決定的ではない。しかしながら、試 験モードにおいて、あらゆるサイクルがすべて予測可能であることが重要である 。特に、前記クロック領域が前記チップにおいて異なった場所にある場合、異な ったコアを同期させることは困難な仕事であり、クロックスキューに関する余計 な問題を招くことが想像される。したがって、通常は、クロック領域は、互いに 異なる位相を有する。クロック領域内で、クロックスキューの危険性が最小にな るように、前記クロック信号の前記フリップフロップへの分配に関して特別に気 をつける。 前記第１および第２クロック領域間のインタフェース信号経路の存在は、前記 回路を試験する場合、問題を引き起こす。前記第２クロック領域を試験する間、 前記第１クロック領域は、新たなデータを発生し、それを前記インタフェース信 号経路を経て前記第２クロック領域に伝播させる。データが伝送される正確なサ イクルは、予測不可能である。したがって、新たなデータが前記第２クロック領 域において発生し、このクロック領域の試験と予測不可能に衝突する。 この問題は、前記クロック領域が試験性のために走査ベースの設計を有する場 合、特に重大である。走査ベース設計は、前記回路のフリップフロップが走査可 能であることを特徴とし、前記回路の意図された機能を実現する通常のデータ経 路の組に加えて、試験データ経路の組を設け、前記フリップフロップを縦続して 走査回路を形成することを意味する。走査回路は、本質的に、前記回路が走査試 験原理に従って試験することを可能にするように、そこに含まれるフリップフロ ップを連続的にロードおよびアンロードすることを可能にするシフトレジスタで ある。 前記走査試験原理は、以下のように働く。第１に、前記回路は走査状態になり 、その間、試験パターンは走査回路にシフトする。第２に、前記回路は実行状態 になり、その間、個々のクロック領域のクロック信号は１周期の間活性化し、前 記回路の入力信号は予め設定された値に保持される。したがって、前記ロードさ れた試験パターンおよび入力信号の影響の下で前記走査回路において応答パター ンが発生し、前記回路の通常のデータ経路における結合論理素子によって導かれ る。第３に、前記回路が再び走査状態になった後、前記応答パターンは評価のた めに前記走査回路からシフトする。この順序を、多数の試験パターンと入力信号 の組み合わせとに対して繰り返すことができる。失敗が生じない応答パターンか ら逸脱する応答パターンにおいて失敗が生じる。 しかしながら、前記第１クロック領域の走査回路において発生した応答パター ンは、前記第１および第２クロック領域間のインタフェース信号経路を経て前記 第２クロック領域に入力するインタフェース信号を変化させてしまう恐れがある 。前記２つのクロック領域が、通常、互いに異なる位相を有することから、前記 第２クロック領域のフリップフロップが、出力インタフェース信号の新たな値と 作用するか、初期値と作用するかは不確定であり、すなわち準安定状態に入る。 このように、予測不可能な応答パターンが、前記第２クロック領域において発生 す る。さらに、前記インタフェース信号経路それら自体を試験することはできない 。 この問題に対する解決法は、本願人が所有する米国特許明細書第５００８６１ ８号において記載されている。この既知の方法によって、前記クロック領域は、 逐次的に試験される。試験中のクロック領域に対する入力インタフェース信号は 、そのクロック領域のクロック信号のみが使用可能であり、他は使用不可能であ るため、変化しない。この先行技術の解決法の欠点は、クロックラインにおいて 追加の回路網が必要なことであり、したがって前記回路の速度が制限されてしま うことである。 本発明の目的は、どのようにインタフェース信号を制御するかについての問題 に対する解決法を、前記クロックラインに回路網を追加することなく提供するこ とである。この目的のために、本発明による回路は、前記インタフェース信号経 路の各々が、シーム入力部と、シーム出力部と、シームマルチプレクサおよび、 関連する列の一部であると共に走査回路の一部であるシームフリップフロップを 有するフィードバックループとを具える第１シーム回路を含み、前記シームフリ ップフロップが前記マルチプレクサの第１入力部に供給し、前記マルチプレクサ の第２入力部が前記シーム入力部を表し、前記フィードバックループの出力部が 前記シーム出力部を表し、前記マルチプレクサの第１状態が、データビットの前 記フィードバックループへの前記シーム入力部を経てのロードを可能にし、前記 マルチプレクサの第２状態が、前記データビットを前記フィードバックループに おいて固定するようにしたことを特徴とする。前記シーム回路は、送信する第１ クロック領域および受信する第２クロック領域間の制御可能クロック領域インタ フェースを提供する。前記集積回路の通常モードにおいて、前記シームマルチプ レクサは前記第１状態において動作し、各々のシーム回路は、そのシーム入力部 において与えられたデータビットをそのシーム出力部に通過させる。このように 、前記クロック領域インタフェースは、前記第１クロック領域から第２クロック 領域に進むインタフェース信号に対して透明であり、前記追加されたシーム回路 は、前記個々のインタフェース信号経路においていくらかの追加の遅延を引き起 こすだけである。前記集積回路の試験モードにおいて、前記第２状態のシームマ ルチプレクサは、前記シーム回路が前記出力インタフェース信号を容易に制御で きる ようにする。前記回路の実行状態中、前の走査状態中に前記走査回路を通って前 記フィードバックループに挿入されたデータビットを、前記シーム入力部に加え られた新たな信号に係わりなく、前記シーム出力部において変わらずに与える。 したがって、これらのようなシーム回路の助けを借りて、前記第１および第２ク ロック領域間のクロック領域インタフェースを、前記第２クロック領域から見て 一定状態に固定することができ、その状態は、適切な試験パターンのロードによ って制限可能であり、前記第１クロック信号によって変化しない。 前記第２クロック領域から第１クロック領域にデータビットを伝送するインタ フェース信号経路に、請求の範囲１に記載するのと同じようにシーム回路を設け ることができる。同様に、他のクロック領域が存在する場合、どの２つのクロッ ク領域間のインタフェース信号経路にもシーム回路を設けることができる。原理 的に、全てのインタフェース信号経路にシーム回路を設けた場合、すべてのクロ ック領域を試験中に予測可能的に制御することができる。前記シーム回路は、前 記クロック領域の逐次的な試験を可能にするだけでなく、並列な試験をも可能に する。 請求の範囲２の手段は、前記第１クロック領域からの出力インタフェース信号 の観測可能性を提供する。前記回路の試験モードにおいて、前記第１状態におい てシーム回路のシーム入力部に加えられるデータビットはそのシーム出力部に現 れ、前記シーム出力部における信号の標本が前記シームフリップフロップに記憶 される。この記憶動作に関して、前記シーム回路は前記第１クロック領域と同じ クロック信号によって駆動されることから、クロックスキューの危険性は最小で ある。したがって、前記インタフェース信号を確実に観測することができる。前 記シームフリップフロップが要素である前記走査回路を使用し、前記シームフリ ップフロップに記憶された標本を読み出す。 請求の範囲３の手段は、前記インタフェース信号経路の試験を明瞭にするとい う利点を有する。インタフェース信号経路を、この信号経路を前記第１シーム回 路によって制御し、前記第２シーム回路によって観測することによって試験する 。請求の範囲３の手段の他の利点は、クロック領域を独立の方法で試験できるこ とである。前記第２クロック領域は、その入力部を別々に制御することができ、 す なわち、特別なパターンを前記シームフリップフロップに前記第１クロック領域 の制御の下でロードする必要はない。 本発明によるシーム回路の第１の形式は、前記フィードバックループの出力部 を前記シームマルチプレクサの出力部によって構成したことをさらに特徴とする 。この特定の形式のシーム回路は、前記インタフェース信号経路において前記マ ルチプレクサの遅延のみから成る遅延を導く。有利に、このシーム回路を、同じ クロック領域から始まる他のインタフェース信号経路と共有するサブ経路に挿入 する。前記第１クロック領域から多数のインタフェース信号が、前記第２クロッ ク領域におけるフリップフロップの入力部に接続された信号出力部を有する中間 領域結合論理素子の集合に供給され、前記インタフェース信号が前記第２クロッ ク領域においてさらに必要とされない場合、前記シーム回路を、前記組み合わせ 論理素子の集合の１５の入力部の各々において１つ挿入する代わりに、前記結合 論理素子の集合の出力部において挿入すべきである。このように、前記シーム回 路に必要な面積を最小にする。この形式のシーム回路の他の利点は、個々のクロ ック領域の設計中に特別な用心をする必要がないことと、すべてのクロック領域 を一緒に使用する場合、挿入を簡単に行えることとである。 本発明によるシーム回路の第２の形式は、前記フィードバックループの出力部 を前記シームフリップフロップの出力部によって構成したことを特徴とする。前 記シームフリップフロップを前記関係する列の最初のフリップフロップとして選 択した場合、前記シーム回路はマルチプレクサのみをチップの設計に追加し、こ れによってチップ表面積において小さなオーバヘッドしか生じない。この形式の シーム回路は、そのシーム入力部において受けた信号をそのシーム出力部に前記 関係するクロック信号の制御の下で通過させる。したがって、このシーム回路の 挿入は、このクロック信号の排他的な制御の下で信号を搬送するサブ経路に対し て特に有利である。 本発明の他の実施形態によれば、前記シームマルチプレクサを、前記対応する シームマルチプレクサの第１および第２状態に各々対応する第１および第２値を 有する個々の方向制御信号によって制御し、前記方向制御信号を個々の走査可能 方向制御フリップフロップによって発生する。このように、前記異なったシーム 回路状態間の選択を、前記回路に適切な試験パターンを与えることによって実行 することができる。クロック領域当たり１つの方向制御信号で通常は十分であり 、クロック領域当たり１つのフリップフロップのオーバヘッドのみを必要とする 。 請求の範囲８の手段は、本発明による回路用の試験パターンの計算を、自動試 験パターン発生器（ＡＴＰＧ）によって自動的に行えるという利点を有する。こ のＡＴＰＧは、前記シーム回路を前記第１状態にする試験パターンを発生して前 記個々のシーム出力部に至るインタフェース信号経路を試験し、前記シーム回路 を前記第２状態にする他の試験パターンを発生して前記インタフェース信号経路 の残りの部分を試験する。 本発明を、添付した図面の参照と共に、例として以下にさらに説明する。 図１は、多数のクロック領域と、これらのクロック領域間での通信を与える種 々の形式のインタフェース信号とを具える集積ディジタル回路の一部を示す。 図２は、第１形式シーム回路を挿入したインタフェース信号経路を示す。 図３は、第２形式シーム回路の第１の実装を具えるインタフェース信号経路を 示す。 図４は、第２形式シーム回路の第２の実装を具えるインタフェース信号経路を 示す。 図５は、本発明の第１実施形態によって、どのように第１および第２形式シー ム回路を図１の回路に含めることができるかを説明する。 図６は、図５において使用する方向制御回路の図を示す。 図７は、本発明の第２実施形態によって、どのように第２形式シーム回路の変 形例を図１の回路に含めることができるかを説明する。 図８は、３つの形式のシーム回路のすべてを図１の回路に組み込むことができ る本発明の第３実施形態を示す。 図９は、本発明による確認回路の好適実施形態を示す。 図１は、その内の３つを示す多数のクロック領域と、これらのクロック領域間 での通信を与える種々の形式のインタフェース信号とを具える集積ディジタル回 路の一部を示す。第１クロック領域１０２において、フリップフロップの集合が Ｉに含まれ、結合論理素子の集合がIIに含まれる。ある程度任意の機能がこれら の相互接続によって実現され、また、通常のデータ経路によって示される。第２ および第３クロック領域１０４および１０６においても各々同様である。前記ク ロック領域を、クロックスキュー問題を防止するような、例え同じ周波数である かもしれなくても同期しない個々のクロック信号によって制御する。前記第３ク ロック領域の存在は、本発明の原理にとって必須ではないが、説明を容易にする 。さらに、前記クロック領域が、試験可能性のために走査ベースの設計を有する とする。このことに関して、個々のクロック領域におけるフリップフロップは、 試験データ経路を介して個々の走査回路を形成する。しかしながら他のクロック 領域試験方法を使用することもできる。どの方法を使用しても、前記インタフェ ース信号経路の問題を解決しなければならない。 全く同一のクロック領域のフリップフロップを接続する領域内結合論理素子と 、異なったクロック領域におけるフリップフロップを接続する領域間結合論理素 子とを区別する。これらを、各々、前記クロック領域内と、クロック領域間とに 示す。 図１は、３つの可能な形式のインタフェース信号経路を含む。形式Ａのインタ フェース信号経路は、第１クロック領域における最初のフリップフロップと、第 ２クロック領域における最後のフリップフロップと、領域間結合論理素子を通過 しない前記最初および最後のフリップフロップ間の接続とを具えることを特徴と する。形式Ｂの３つのインタフェース信号経路を示す。形式Ｂのインタフェース 信号経路は、第１クロック領域における最初のフリップフロップと、第２クロッ ク領域における最後のフリップフロップと、１つ以上の領域間結合論理素子を通 過し、前記インタフェース信号経路を多数のサブ経路を再分する、これらの２つ のフリップフロップ間の相互接続とを具えることを特徴とする。例えば、図１に 示す形式Ｂの３つのインタフェース信号経路は、第１クロック領域１０２におい てこれら自身の別々の最初のフリップフロップを有し、これらの出力部を、前記 領域間結合論理素子におけるＮＡＮＤゲートによって結合する。前記ＮＡＮＤゲ ートの出力部を、前記３つのインタフェース信号経路間で共有されるサブ経路を 経て、第２クロック領域１０４における共有受信フリップフロップの入力部に接 続する。形式Ｃのインタフェース信号経路は、第１クロック領域における最初の フリップフロップと、第２クロック領域における最後のフリップフロップと、前 記第１領域以外の他の領域からの信号を含む他の領域間結合論理素子を具えるこ れらのフリップフロップ間の相互接続とを具える。図１において、１つが第１ク ロック領域１０２において始まり、他のものが第３クロック領域１０６において 始まる形式Ｃのインタフェース信号経路は、前記領域間結合論理素子から、第２ クロック領域１０４における前記共有される最後のフリップフロップへのサブ経 路を共有する。図１は、前記集積回路が実行状態にあるか、または走査状態にあ るかを、各々の制御可能フリップフロップに前記通常または試験データ経路を選 択する試験信号を与えることによって制御する広域試験制御ブロック１０８も具 える。 前記先行技術の解決法によれば、前記クロック領域を、逐次的に走査試験する 。まず第１に、走査状態中、試験パターンを前記走査回路にシフトする。クロッ ク領域１０４を試験するとすると、前記回路が実行状態になった後、クロック領 域１０４に供給するクロック信号は活性化し、この領域におけるフリップフロッ プは応答パターンを記憶する。しかしながら、同時にクロック領域１０２に供給 するクロック信号も活性化し、この領域におけるフリップフロップも同様に新た な値を記憶する。このとき、大部分の場合において、前記インタフェース信号経 路によってクロック領域１０４に搬送される信号も変化する。したがって、前記 先行技術の解決法は、１つのクロック領域を試験する場合、そのクロック領域に 供給するクロック信号のみを活性化させることを規定している。このとき、その 領域に対するすべての入力インタフェース信号は安定する。最終的に、前記応答 パターンを走査状態中にシフトすることができ、同時に、前記最初の試験パター ンを復帰するか、新たな試験パターンをロードすることができる。次にこの手順 を、他のクロック領域および他の試験パターンに対して繰り返す。 この手順による問題は、前記クロック領域を別々に使用不可能にできるように するために、前記クロックラインにおいて追加のハードウェアを必要とすること である。本発明は、シーム回路を各々のインタフェース信号経路に含ませること によってこの問題を解決する。インタフェース信号経路の個々の形式Ａ、Ｂまた はＣに応じて、前記挿入されるシーム回路によってもたらされる合計のオーバヘ ッドを最小にすることができる。 図２は、第１形式シーム回路２２０を対応するインタフェース信号の観測可能 性および制御可能性を得るために挿入したインタフェース信号経路を示す。第１ クロック領域の一部である最初のフリップフロップ２０２と、第２クロック領域 の一部である最後のフリップフロップ２０４と、フリップフロップ２０２および ２０４間のインタフェース信号経路に挿入した第１形式シーム回路２２０とを示 す。形式ＢおよびＣの経路において定義によって存在するような領域間結合論理 素子は、ここでは省略した。結果として必要な手段（例えば、マルチプレクサ） を明白に図示していなくても、この図に示すすべてのフリップフロップは走査可 能であり、すなわち、走査回路において一部を占めることは暗黙のうちに理解さ れる。シーム回路２２０は、方向制御信号２１２によって制御されるシームマル チプレクサ２０６と、前記第１クロック領域のクロック信号２１４の制御の下に あるシームフリップフロップ２０８と、シーム入力部２３０と、シーム出力部２ ４０とを具える。シーム回路２２０は、シームマルチプレクサ２０６の第１およ び第２状態に各々対応する第１および第２状態を有する。前記第１状態において 、シームマルチプレクサ２０６は、最初のフリップフロップ２０２からシーム入 力部２３０において受けた信号をシーム出力部２４０に通過させる。さらに、こ の信号の標本をシームフリップフロップ２０８に記憶する。 前記集積回路の通常モード中、シーム回路２２０は前記第１状態において動作 する。このとき、シームフリップフロップ２０８において記憶された前記インタ フェース信号の複製は使用されない。前記第２状態において、シームマルチプレ クサ２０６は、シームフリップフロップ２０８に後者の出力信号を供給し、すな わち、シーム出力部２４０は、シームフリップフロップ２０８に予めロードされ た値において保持される。 シーム回路２２０が本発明の目的をどのように達成するかを以下に説明する。 前記集積回路が試験モードにある場合、シーム回路２２０の双方の状態を使用す ることができ、使用するべきである。前記第１状態において、シーム回路２２０ は、シーム出力部２４０における信号をシームフリップフロップ２０８に記憶す る。前記集積回路の走査状態において、この値を、前記走査回路の他のフリップ フロップに記憶された値と共にシフトすることができる。このように、前記出力 インタフェース信号の観測可能性が得られる。前記第２状態において、シーム回 路２２０は、シーム出力部２４０を、前記回路の前の走査状態においてシームフ リップフロップ２０８にシフトされた信号値で駆動し、同時に、シーム回路２２ ０は、前記第１領域のクロック信号によって生じたシーム入力部２３０における 変化について知らない。このように、前記第２クロック領域によって受けられた 入力信号を制御する。 図３は、シームマルチプレクサ２１６と、シームフリップフロップ２１８と、 シーム入力部２３２と、シーム出力部２４２とを具える第２形式シーム回路の第 １の実装２２２を具えるインタフェース信号経路を示す。第２形式シーム回路２ ２２は、第１形式シーム回路２２０とは、シーム出力部２４２をシームマルチプ レクサ２１６の出力部の代わりにシームフリップフロップ２１８の出力部に接続 した点が異なる。第２形式シーム回路２２２の動作は、第１形式シーム回路２２ ０の動作と類似する。第２形式シーム回路２２２のこの実装において、前記イン タフェース信号が他のフリップフロップを通過することは、いくつかの場合にお いて有利になる。 図４は、シームマルチプレクサ２２６と、シームフリップフロップ２２８と、 シーム入力部２３４と、シーム出力部２４４とを具え、第２形式シーム回路の第 １の実装２２２とは、シームフリップフロップ２２８がシーム回路２２４に組み 込まれた最初のフリップフロップの機能も行う点が異なる第２形式シーム回路の 第２の実装２２４を具えるインタフェース信号経路を示す。前記インタフェース 信号経路は、接続部２５０を経てシーム回路２２４に入る。第２形式シーム回路 の第１の実装２２２および第１形式シーム回路２２０と比較した第２形式シーム 回路の第２の実装２２４の利点は、必要なチップ面積オーバヘッドが少ないこと である。これは、形式Ａのインタフェース信号経路に必要なシーム回路を他のイ ンタフェース信号経路と共有できないことから、形式Ａのインタフェース信号経 路の場合に特に有利である。このシーム回路を使用する場合、最初のフリップフ ロップ２２８を位置決めしなければならず、マルチプレクサ２２６をその前に挿 入しなければならず、図４による接続を行わなければならない。 図５は、本発明の第１実施形態により、前記シーム回路をどのように図１の回 路に含ませることができるかを説明する。図１の第１クロック領域に属する要素 のみを図示した。斜線を付けた正方形５０４、５０６、５０８の各々を、第１形 式シーム回路か、第２形式シーム回路の第１の実装とする。有利に、これらの２ つの形式のシーム回路を、図５に示すように、すなわち、領域内結合論理素子の できるだけ後に挿入する。このとき必要なシーム回路の数を、いくつかのインタ フェース信号経路が１つの同じシーム回路を使用できることから、制限すること ができる。これは、形式Ｂのインタフェース信号経路に関して特に真であり、形 式Ａのインタフェース信号経路に関してこれらのシーム回路による資源の共有は できない。 この状況は、形式Ｃのインタフェース信号経路に関してより複雑である。形式 Ｃの２つのインタフェース信号経路が図５において含まれ、第１のものは前記第 １クロック領域において始まり、サブ経路５２２を具え、第２のものは他のクロ ック領域、すなわち第２クロック領域において始まり、サブ経路５２０を具える 。これらのインタフェース信号経路は、サブ経路５２４およびシーム回路５０８ を共有する。これらのインタフェース信号経路が異なるクロック領域において始 まることにより、非共有サブ経路５２０が前記第２クロック領域の制御の下にあ る第２シーム回路を具えなければ、シーム回路５０８は、そのシーム入力部にお いて受けた信号を確実に記憶することができない。このように、前記第２シーム 回路が前記第２状態にある場合、シーム回路５０８が受けた信号をシーム回路５ ０８それ自身と同じクロック信号によって制御し、したがって確実に記憶できる 。一般的な規則は、各々のインタフェース信号経路は、その形式に係わらず、１ つ以上の連続的なシーム回路を通過すべきであり、その第１のものを、前記イン タフェース信号経路が始まるクロック領域を制御するクロック信号の制御の下に おくことである。 方向制御回路５３０は、前記シームマルチプレクサの状態を選択する方向制御 信号を前記シーム回路に供給する。クロック領域当たり、このクロック領域のシ ーム回路に並列に供給される１つの方向制御信号を発生するこのような制御回路 が１つで、一般的には十分である。前記方向制御回路の動作を、広域試験制御ブ ロック５３２によって制御する。 図６は、このような方向制御回路の好適な実装を説明する。接続部６１４を経 て対応するシーム回路に供給される方向制御信号ＤＩＲを発生する。ＡＮＤゲー ト６０４は、試験信号を接続部６１２を経て広域試験制御ブロック５３２から受 ける。前記試験信号が値０を有する場合、前記方向制御信号は値０を有し、した がって、この方向制御信号によって制御されるすべてのシームマルチプレクサは 、前記第１状態において動作する。前記試験信号が値１を有する場合、フィード バックループ６１０に記憶された値は、前記方向制御信号の値を決定する。走査 可能フリップフロップ６０２は、フィードバックループ６１０への値のロードを 可能にする。このことに関して、前記集積回路の走査状態中、値は走査回路を経 て走査可能フリップフロップ６０２にシフトされる。このように、前記集積回路 のシーム回路の状態を、適切な試験パターンを通じて制御することができる。フ ィードバックループ６１０は、その後の実行状態中、フリップフロップ６０２の 安定した出力を保証する。したがって前記集積回路のすべての方向制御信号が発 生された場合、１つの試験信号が前記集積回路を通常モードの動作にすることが できる。 図７は、本発明の第２の実施形態によって、前記第２形式シーム回路の第２の 実装をどのように図１の回路に含めることができるかを説明する。前記第１クロ ック領域のすべての最初のフリップフロップを、前記第２形式シーム回路の第２ の実装に従って、前記斜線を付けた正方形によって示されるシーム回路に置き換 える。前記第２形式シーム回路の第２の実装において、前記シームフリップフロ ップおよび最初のフリップフロップを１つの同じものにすることを強調するため に、前記シーム回路をＩの内側に図示する。これらのシーム回路がインタフェー ス信号経路間で決して共有されないことは明らかである。さらに、図５の実施形 態と比較して、２つの追加のシーム回路が必要であるが、前記第２形式シーム回 路の第２の実装それ自身は１つのマルチプレクサを設計に加えるだけであり、合 計のチップ面積をより小さくできることが分かる。 図８は、本発明の第３実施形態を示し、斜線を付けた正方形によって示すシー ム回路のすべての変形例をどのように図１の回路に組み込むことができるかを説 明する。上述したように、チップ面積のオーバヘッドの最小化をかんがみて、１ つの同じ領域において始まる多数のインタフェース信号経路間で共有されるノー ドを識別することが有利である。このようなノードにおいて、第１形式シーム回 路または第２形式シーム回路の第２の実装が適切である。このようなノードが特 定のインタフェース信号経路に対して見つからない場合、前記第２形式シーム回 路の第２の実装が最適である。また、１つのノードが少数のインタフェース信号 経路のみの間で共有される場合、このシーム回路は、一般的に、他の変形例の内 の１つのシーム回路を１つ挿入する場合よりもチップ面積オーバヘッドが小さく なる。図８において、この「区切り点」を３つとした。 図９は、確認回路の好適実施形態を示す。前記シーム出力部における信号が試 験の視点から読み取り可能であるか否かをＡＴＰＧに対して明白にするために、 このような回路を、前記回路のネットワーク図において各々のシーム出力部にお いて挿入すべきである。この回路は、ＯＲゲート９２およびＮＸＯＲゲート９４ を具える。対応するシーム回路に供給され、その状態を選択する方向制御信号Ｄ ＩＲは、対応するシーム回路が前記第１状態にある場合、前記確認回路の出力部 ９８を未知（Ｘ）状態にし、前記シーム回路が第２状態にある場合、前記確認回 路の入力部９６において受けた信号を前記シーム出力部に通過させる。このダミ ー回路は、前記試験パターンを計算する回路のネットワーク図にのみ挿入され、 実際の回路それ自身には見られない。 図５、７および８において、シーム回路を送信クロック領域において挿入した 。これは、これらがこの領域のクロック信号によって制御されることを意味する 。類似するように、前記シーム回路を受信クロック領域において挿入することが できる。このことに関して、図２−４のシームフリップフロップは、前記受信ク ロック領域のクロック信号によって制御される。代わりに、シーム回路を、イン タフェース信号経路の両側において挿入することができ、第１のものは前記送信 クロック領域の制御の下にあり、第２のものは前記受信クロック領域の制御の下 にある。 図１０は、２つのシーム回路１０１０、１０２０を具える、第１クロック領域 １００２および第２クロック領域１００４間の信号経路１０００の一例を示す。 異なったモードを、以下の表（．は考慮しないことを意味する）に従って信号Ｓ Ｂ１およびＳＢ２によって制御する。 表１ 図１０に関係するモード 試験モードＩにおいて、前記クロック領域を互いに分離し、別々に試験するこ とができる。１つのシーム回路の状況と比べた利点は、前記第２クロック領域が その入力部を別々に制御できることであり、すなわち、前記第１クロック領域の 制御の下で前記シームフリップフロップに特別なパターンをロードする必要がな いことである。試験モードIIにおいて、前記インタフェース信号経路を明白に試 験することができる。このことに関して、シーム回路１０１０において、試験デ ータビットを挿入し、インタフェース信号経路１０００において利用可能にする 。その後、シーム回路１０２０は、インタフェース信号経路１０００を観測し、 前記適切な走査回路を経て検査できる応答データビットを記憶する。有利に、信 号ＳＢ１およびＳＢ２を、フリップフロップと、試験モードにおいて明確な結合 論理とを具える制御回路によって発生する。 図１１は、フリップフロップ１１０２および１１０４と、結合論理１１０６と を具えるこのような制御回路の一例を示す。この制御回路は、試験モードにおい て（ＴＳＴがハイの場合）、フリップフロップ１１０２および１１０４に記憶さ れた値に係わらず、前記インタフェース信号経路が信頼できない信号を搬送する のを防止する。したがって、図１０におけるような２つのシーム回路をこの制御 回路と組み合わせて使用した場合、試験モードにおいて前記シーム回路が常にク ロックスキュー問題を防止するため、前記試験パターンの計算に図９の確認回路 は必要なくなる。 図１２は、本発明をどのようにＩ／Ｏインタフェース信号経路に適用できるか を示す。相互接続部を共有する。図１２の回路は、Ｉ／Ｏインタフェース信号経 路の一方の端を示し、ここにおいて２つのシーム回路１２１０および１２２０を 挿入した。シーム回路１２１０によってＩ／Ｏラインにおける出力信号を制御す ることができ、シーム回路１２２０によって入力信号を観測することができる。 バッファ１２３０は、双方向において信号増幅を与える。 図１３は、図１２の回路の代案を示す。この回路は、Ｉ／Ｏインタフェース信 号経路に関し、シーム回路１３１０を、出力信号の制御と、入力信号の観測との 双方に使用するため、図１２の回路よりも簡潔な解決法を与える。バッファ１３ ２０を、シーム回路１３１０のフィードバックループに挿入する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤコブス ヤコバス アドリアヌス マリ ア オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ラウスベルク ギローム エリザベス ア ンドレアス オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (1)

1. 【特許請求の範囲】 １．第１および第２クロック信号によって各々制御される第１および第２クロッ ク領域を具え、前記第１および第２クロック領域をインタフェース信号経路の組 を経て相互接続し、これらの領域の各々がフリップフロップの各々の列を具え、 前記列の最初のフリップフロップが前記第１クロック領域において位置し、前記 列の最後のフリップフロップが前記第２クロック領域において位置し、前記列を 、データビットをそのフリップフロップに沿って前記第１クロック領域から前記 第２クロック領域に前記第１および第２クロック信号の制御の下で連続的に移動 するように配置した集積回路において、前記インタフェース信号経路の各々が、 シーム入力部と、シーム出力部と、シームマルチプレクサおよび、関連する列の 一部であると共に走査回路の一部であるシームフリップフロップを有するフィー ドバックループとを具える第１シーム回路を含み、前記シームフリップフロップ が前記マルチプレクサの第１入力部に供給し、前記マルチプレクサの第２入力部 が前記シーム入力部を表し、前記フィードバックループの出力部が前記シーム出 力部を表し、前記マルチプレクサの第１状態が、データビットの前記フィードバ ックループへの前記シーム入力部を経てのロードを可能にし、前記マルチプレク サの第２状態が、前記データビットを前記フィードバックループにおいて固定す るようにしたことを特徴とする集積回路。 ２．請求の範囲１に記載の集積回路において、前記第１シームフリップフロップ を前記第１クロック信号によって制御するようにしたことを特徴とする集積回路 。 ３．請求の範囲２に記載の集積回路において、前記インタフェース信号経路が、 前記第２クロック信号によって制御されると共に前記第２クロック領域において 位置する第２シーム回路をさらに具えることを特徴とする集積回路。 ４．請求の範囲１に記載の集積回路において、前記フィードバックループの出力 部を前記シームマルチプレクサの出力部によって構成した少なくとも１つの第１ 形式シーム回路を具えることを特徴とする集積回路。 ５．請求の範囲１に記載の集積回路において、前記フィードバックループの出力 部を前記シームフリップフロップの出力部によって構成した少なくとも１つの第 ２形式シーム回路を具えることを特徴とする集積回路。 ６．請求の範囲１に記載の集積回路において、少なくとも１つの第２形式シーム 回路が前記第１クロック領域に位置し、このシーム回路のシームフリップフロッ プを前記関連する列の最初のフリップフロップによって形成したことを特徴とす る集積回路。 ７．請求の範囲１に記載の集積回路において、前記シームマルチプレクサを、前 記対応するシームマルチプレクサの第１および第２状態に各々対応する第１およ び第２値を有する個々の方向制御信号によって制御し、前記方向制御信号を個々 の走査可能方向制御フリップフロップによって発生するようにしたことを特徴と する集積回路。 ８．請求の範囲１ないし７のいずれか１つに記載の集積回路を試験する方法であ って、前記第１および第２クロック領域がクロック領域試験用の他の走査回路を 具え、該方法が複数の試験周期を使用し、各々の試験周期が、（１）予め決めら れた試験パターンを前記個々の走査回路にシフトし、前記回路のフリップフロッ プに予め決められた値を予めロードするステップと、（２）前記クロック信号を １周期中使用可能にし、それによって、応答パターンを前記個々の走査回路に前 記クロック信号の制御と前記フリップフロップの予め決められた値の作用とによ って記憶させるステップと、（３）前記応答パターンを前記個々の走査回路から シフトさせるステップとを具える方法において、前記ステップ（１）の前に、（ ａ）試験すべき前記回路のネットワーク図において前記各々のシーム回路のシー ム出力部において個々の確認回路を挿入し、各々の確認回路が、前のシーム回路 に供給される前記方向制御信号の制御を受けると共に確認入力部および確認出力 部を具え、前記方向制御信号の第１値が前記確認出力部において未定義状態を生 じさせ、前記方向制御信号の第２値が前記確認出力部を前記確認入力部に従わせ 、（ｂ）試験パターンを、このようにして得たネットワーク図と、１つ以上の故 障モデルとを使用して計算することを特徴とする方法。