DE60034337T2

DE60034337T2 - Prüfbare Analog/Digitalschnittstelleschaltung

Info

Publication number: DE60034337T2
Application number: DE60034337T
Authority: DE
Inventors: Michael Fitchett; Jan Krellner
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2000-09-11
Filing date: 2000-09-11
Publication date: 2007-12-20
Anticipated expiration: 2020-09-12
Also published as: ATE359524T1; EP1189069B1; AU2001287726A1; US20040100301A1; DE60034337D1; EP1189069A1; US6993693B2; WO2002021148A1

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf Analog-zu-Digitalwandler, insbesondere auf eine Verbindung zwischen analogen und digitalen Komponenten einer Mischsignalschaltung.
Hintergrund der Erfindung
Bei analogen Schaltungen kann es sein, dass ein Auslasssignal zu irgendeiner Zeit erzeugt wird. Digitale Schaltungen werden jedoch normalerweise mittels so genannter "Clock"-Signale bei einer ausgewählten Frequenz betrieben. Wenn eine analoge Schaltung oder Vorrichtung, mit der eine digitale Schaltung verbunden ist, ein kurzzeitiges, ephemerisches Signal während des Intervalls zwischen zwei Clock-Signalen erzeugt, wird die letztere Schaltung nicht auf das analoge Signal antworten. Dieses Problem wurde in der Vergangenheit gelöst, indem die Ankunft eines analogen Signals von irgendeiner Länge, ein "Flag" setzte, indem der Zustand eines zugeordneten Latch, der einen Teil der analogen Schaltung bildet, geändert wird. Wenn der Latch gesetzt wird, wird dieses Signal an alle relevanten stromabwärtigen Komponenten der digitalen Schaltung geleitet. Die letztere ist ausgelegt, ein "Latch-Reset"-Signal zurück zu dem Latch zu senden, nachdem das Latch-Signal verarbeitet wurde. Dieses bekannte System hat jedoch den wesentlichen Nachteil, dass jeder von den Latch- und Latch-Reset-Signalen zu durchlaufende Pfad in der Lage sein muss, unter Verwendung von Mischsignaltests getestet zu werden. Dies ist so komplex, dass es nicht möglich ist, die Testprozedur unter Verwendung einer automatischen Testmustererzeugung zu vereinfachen.
US 5,848,235 offenbart eine eingebaute analoge Testschaltung zum Testen von Signalen innerhalb einer Grenzabtasttestumgebung.
US 4,394,461 , US 5,574,731 und US 5,406,216 offenbaren alle Datenverarbeitungs/Kommunikationssysteme, die nur mit digitalen Signalen in einer digitalen Domäne umgehen.
Entsprechend zielt die vorliegende Erfindung darauf ab, eine Analog/Digital-(A/D-)Schnittstellschaltung zur Verfügung zu stellen, von der jeder Pfad durch die automatische Anwendung geeigneter Testsignale getestet werden kann.
Zusammenfassung der Erfindung
Die vorliegende Erfindung stellt eine integrierte A/D-Schnittstellenschaltung zur Verfügung, die wie in den beigefügten Ansprüchen beansprucht ausgebildet ist.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird nun beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
1: ein Schema einer integrierten Schnittstellenschaltung dieser Erfindung ist;
2: ein Schema einer Anordnung der in 1 gezeigten Schaltungen, um die Ankunft von N analogen Signalen unterzubringen, ist.
3: ein Schema von zwei Schnittstellenschaltungen dieser Erfindung ist, die zwischen zwei analogen Schaltungen und einer integrierten Digitalschaltung positioniert sind, und
4: ein Schema einer modifizierten Form der Schaltung von 1 ist, die zwischen einer analogen und einer digitalen Schaltung positioniert ist.
Beschreibung einer bevorzugten Ausführungsform
In der vorliegenden Beschreibung behalten Komponenten in verschiedenen Figuren die ursprünglich vergebenen Bezugszeichen.
Wie in 1 gezeigt, nimmt die bistabile Komponente der Schnittstellenschaltung 1 zur Erzeugung von "Flag"-Signalen die Form einer Subschaltung 5 an, umfassend einen Flip-Flop 8, an den ein durchgeschaltetes Analogsignal auf Leitung 10 angelegt wird, ein Clock-Signal (sclk) auf Leitung 40 und ein Reset-Sginal auf Leitung 95. Dem Flip-Flop 8 zugeordnet ist ein Multiplexer 9, der als Eingaben ein Shift-Enable-Testsignal (test_–se) auf Leitung 80 zum Einlass PE, ein Scan-Testsignal (scan_–in) auf Leitung 85 zum Einlass PI und ein durchgeschaltetes Clear-Flag-Signal (clrflag) auf Leitung 90 zum Einlass D aufweist. Das letztgenannte Signal wird von einem NOR-Gatter 6 durchgeschaltet, das als seine andere Eingabe die Ausgabe aus dem Q-Auslass des Flip-Flops 8 hat. Das analoge Signal auf Leitung 10 wird von einem NAND-Gatter 7 durchgeschaltet, welches als eine andere Eingabe ein Disable-Analogue-Input-Signal (test_–scan_–b) auf Leitung 75 hat. Wenn dieses letztgenannte Signal nicht an die Schnittstellenschaltung angelegt ist, legt die Ankunft eines transienten Analogsignals an der Schnittstelle ein Signal an den Einlass S des Flip-Flops 8 an, was diesen veranlasst, in den "Flag-Raised"-Zustand überzugehen und so ein "Flag"-Signal (analogue_s) zu erzeugen, welches sofort an dem Auslass Q auf Leitung 30 auftaucht. Das invertierte Signal taucht am Auslass Q auf und wird an das Gatter 6 angelegt, was zum Anlegen eines Signals an den Einlass D des Flip-Flops 8 nur dann führt, wenn das Signal "clrflag" auf Leitung 90 auftaucht und wenn ein Clock-Signal am Flip-Flop 8 ankommt, wodurch der Flip-Flop 8 veranlasst wird, synchron in den "Flag-Lowered"-Zustand einzugehen.
Eine Voll-Scan-Testbarkeit der Schnittstellenschaltung wird durch das selektive Anlegen der Signale "test_–se" und "scan_–in" an sie erreicht, kombiniert mit dem konkurrierenden Anlegen der Signale "test_scan_b" an das NAND-Gatter 7.
In der Anordnung von 2 hat jede der Schnittstellenschaltungen von 1 ihre entsprechenden Einlässe in paralleler Weise mit den verschiedenen Signalquellen verbunden. Jedes Mitglied der Einlassanordnung "analogue(n:0)" entspricht einem synchronisierten Digitalsignal in der Anordnung "analogue_–s(n:0)". Außerdem wird jede "analogue_–s"-Ausgabe zur nächsten Schaltung kaskadiert und geht in den "scan_–in"-Eingang ein (Leitung 85), wodurch eine Scan-Kette erzeugt wird. Das "Scan_–in"-Signal von Bit 0 in der Anordnung wird mit einem beliebigen Vorgänger in einer Scan-Kette verbunden sein. 2 zeigt auch, wie die Mehrblockanordnung alternativ repräsentiert werden kann, sodass ein einzelnes Clock-Signal "sclk" an die Anordnung plus mehrere analoge Signale, die an verschiedene Eingänge angelegt sind, Anlass für mehrere analoge Ausgangssignale "analogue_–s(n:0)" geben kann.
In 3 sind zwei repräsentative Quellen 11 und 21 der analogen Signale mit zwei Schnittstellenschaltungen 1 verbunden, die als Einlässe für eine zusammengesetzte Synchrondigitalschaltung 22 dienen. Man wird erkennen, dass ein Eingangssignal entlang einer Leitung 10 läuft, wohingegen das andere Eingangssignal entlang einem Bus 20 läuft. Die Natur der Digitalschaltung 22 ist für diese Erfindung nicht relevant und soll daher hier nicht in weiterem Detail diskutiert werden.
Ähnliche Überlegungen treffen auf 4 zu, in der eine einzelne Analogschaltung 11 ihre Ausgabe an die Schnittstellenschaltung 1 anlegt, die ihre Ausgabe an einen Eingang einer Digitalschaltung 22 anlegt, von der das eingehende Analogsignal "analog_–s" an verschiedene Komponenten der Digitalschaltung ausgegeben wird. Durch Mittel, die nicht dargestellt sind, liefert die Schaltung 22 als Ausgabe ein "clrflag"-Signal, welches als die Eingabe in das NOR-Gatter der Schaltung 1 dient. Durch diese Mittel bestätigt die Digitalschaltung, dass sie ein Eingangssignal erhalten hat, indem der Zustand der bistabilen Schaltung der Schnittstellenschaltung 1 geändert wird, um im Ergebnis das Flag herunterzunehmen.
Man wird daher erkennen, dass die vorliegende Erfindung eine Analog/Digital-Schnittstellenschaltung, in der ein transientes analoges Eingangssignal aufgegriffen wird, unabhängig davon, wann es relativ zu einem Clock-Signal, welches die Digitalschaltung treibt, ankommt, zur Verfügung stellt sowie eine [Analog/Digital-Schnittstellenschaltung], in der die Natur des Signalspeicherelementes so ist, dass es erlaubt wird, dass alle Pfade in der Schnittstellenschaltung von Testsignalen durchlaufen werden, die von standardmäßigen Scan-Testtechnologien erzeugt.

Claims

Schaltung, umfassend eine analoge Quelle (11), stromabwärtige Digitalschaltungen und eine integrierte Analog/Digital-Schnittstellenschaltung (1), die auf einem einzigen Chip aus halbleitendem Material integriert ist, wobei die integrierte Analog/Digital-Schnittstellenschaltung (1) eine bistabile "Flag"-Schaltung (5) mit folgenden Eingaben aufweist: ein Clock-Signal (40), asynchrone Set- und Reset-Signale (95), ein synchrones "Clear Flag"-Signal, wobei ein analoges Signal (10) von der analogen Quelle (11) an einen Eingang des asynchronen Satzes anzulegen ist, wobei die bistabile "Flag"-Schaltung (5) einen Auslass umfasst, der mit einem Auslass der integrierten Analog/Digital-Schnittstellenschaltung (1) verbunden ist, dadurch gekennzeichnet, dass von dem Auslass der integrierten Analog/Digital-Schnittstellenschaltung (1) ein asynchrones "Flag-Raised"-Signal in der Lage ist, in die stromabwärtigen Digitalschaltungen eingespeist zu werden, wenn ein analoges Signal ankommt, und ein synchrones "Flag-Lowered"-Signal in der Lage ist, in die stromabwärtigen Digitalschaltungen eingespeist zu werden, wenn das sychrone "Clear-Flag"-Signal und das Clock-Signal (40) an der bistabilen "Flag"-Schaltung (5) ankommen.
Schaltung wie in Anspruch 1 beansprucht, wobei die integrierte Analog/Digital-Schnittstellenschaltung (1) einen Einlass für Voll-Scan-Testsignale enthält und einen Einlass für ein "Analogue-inhibit"-Signal zum Verhindern, dass die Ankunft analoger Signale den Zustand der bistabilen Schaltung ändert, während ein Signal am Testsignaleinlass vorliegt.
Anordnung von Schaltungen wie in einem der vorangehenden Ansprüche beansprucht, wobei ihre Einlässe parallel miteinander verbunden sind und die Auslässe in einer Kaskade miteinander verbunden sind, wodurch die Auslässe verwendet werden, um eine Scan-Kette zu erzeugen.