DE60319664T2

DE60319664T2 - Verfahren und Anordung zur Verminderung einer Taktverschiebung zwischen zwei Signalen

Info

Publication number: DE60319664T2
Application number: DE60319664T
Authority: DE
Inventors: Jean-Christophe Jiguet; Francesco Coppola
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2003-01-02
Filing date: 2003-01-02
Publication date: 2009-04-02
Anticipated expiration: 2023-01-03
Also published as: EP1435689A1; DE60319664D1; US6897694B2; EP1435689B1; US20050040862A1

Description

HINTERGRUND DER ERFINDUNG
Technisches Gebiet
Diese Erfindung bezieht sich allgemein auf elektronische Schaltungen und insbesondere auf eine Schaltungsanordnung zum Verringern der Abweichung zwischen zwei Signalen.
Beschreibung des Standes der Technik
Beim Entwurf von elektronischen Schaltungen ist es häufig erforderlich, die Abweichung bzw. den Versatz zwischen zwei Signalen, die an einem gemeinsamen Block ankommen, zu kompensieren. Herkömmlicherweise wird die Abweichung zwischen den zwei Signalen durch Hinzufügung von Puffern, um den Unterschied zwischen den Wegen der zwei Signale auszugleichen, verringert. Häufig können die geeigneten Puffer unter Verwendung von computergestützten Entwurfswerkzeugen automatisch bestimmt werden.
Ein Beispiel des Problems wird in Verbindung mit den 1a und 1b dargelegt. 1a zeigt ein Beispiel eines Abschnitts einer integrierten Schaltung, bei der Signale von verschiedenen Schaltungsanordnungsblöcken (Quellenblöcken) an einem dritten Block (Anwenderblock) empfangen werden. Ein erster Quellenblock 10 wird mittels des Taktes Ca getaktet, und ein zweiter Quellenblock 12 wird mittels des Taktes Cb getaktet. Der erste und der zweite Quellenblock 10 und 12 können irgendeinen Typ von analoger oder digitaler Schaltungsanordnung oder eine Mischung davon implementieren. Wie in 1b gezeigt ist, sind die Takte Ca und Cb um einen Betrag "Abweichung (Ca – Cb)" versetzt. Die Ausgangsgröße A des Quellenblocks 10 ist wegen der Ausbreitung bzw. Streuung durch die Logik des Quellenblocks 10 und durch Leitwegverzögerungen bzw. -laufzeiten zwischen dem Ausgang des Quellenblocks 10 und dem Eingang des Anwenderblocks 14 bedingt um eine Zeit Da verzögert. Ähnlich ist die Ausgangsgröße B des Quellenblocks 12 wegen der Ausbreitung durch die Logik des Quellenblocks 12 und durch Leitwegverzögerungen zwischen dem Ausgang des Quellenblocks 12 und dem Eingang des Anwenderblocks 14 bedingt um eine Zeit Db verzögert. Als Hinweis, 1b ist ein Zeitdiagramm, das die Abweichung zwischen den Takten Ca und Cb an den Eingängen der Quellenblöcke 10 bzw. 12 und die Verzögerung zwischen den resultierenden Signalen am Eingang des Anwenderblocks 14 zeigt. Diese Verzögerung ist ein Faktor der Abweichung zwischen den Takten Ca und Cb und der Verzögerungen Da und Db. Die Verzögerung zwischen den Signalen A und B am Eingang des Anwenderblocks 14 lässt sich wie folgt definieren: Verzögerung (A – B) = Abweichung (Ca – Cb) + Db – Da
Bei einem Mischsignalentwurf gibt es digitale Ausbreitungsverzögerungen und analoge Ausbreitungsverzögerungen. Keine der beiden Ausbreitungen kann ohne weiteres durch alleinige Hinzufügung einer digitalen Verzögerung kompensiert werden.
Daher ist ein Bedarf nach einem Verfahren und einer Schaltung zum Verringern der Abweichung zwischen zwei Signalen entstanden.
Im Stand der Technik zeigt die US-Patentanmeldung 2002/191719 das Umschalten von einer Verzögerung zu einer anderen auf der Grundlage einer erfassten Fehlerrate. Außerdem zeigt das Patent DE 19920335 , wie eine von mehreren Verzögerungen auf ein Signal angewendet werden kann, wobei die Verzögerung vergrößert oder verkleinert wird, um eine verbesserte Ausrichtung auf ein Taktsignal zu ergeben.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft eine Vorrichtung und ein Verfahren, wie sie in den Ansprüchen dargelegt werden.
KURZBESCHREIBUNG DER ZEICHNUNG
Zum umfassenderen Verständnis der Erfindung und deren Vorteile sei nun auf die folgenden Beschreibungen verwiesen, die in Verbindung mit der begleitenden Zeichnung erstellt worden sind, worin:
1a ein Blockschaltplan einer Schaltung ist, der das Problem von versetzten Signalen veranschaulicht;
1b ein Zeitdiagramm für die Schaltung von 1a ist;
2a ein Blockschaltplan einer Lösung gemäß dem Stand der Technik für versetzte Signale ist;
2b ein Zeitdiagramm für die Lösung gemäß dem Stand der Technik von 2a ist;
3a ein Blockschaltplan einer Schaltung mit einer Schaltung mit variabler Verzögerung zum Minimieren von Verzögerungen zwischen Signalen ist;
3b ein Zeitdiagramm für die Schaltung von 3a ist; und
4 eine schematische Darstellung einer bevorzugten Ausführungsform für eine Schaltung mit variabler Verzögerung ist.
GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die vorliegende Erfindung wird am besten verstanden im Zusammenhang mit den 1–4 der Zeichnung, wobei für gleiche Elemente der verschiedenen Abbildungen gleiche Bezugszeichen verwendet werden.
Die 2a und 2b zeigen eine Lösung des Signalabweichungsproblems gemäß dem Stand der Technik. 2a ist bis auf die Hinzufügung eines Verzögerungspuffers 16 zwischen dem Ausgang (A1) der Quellenschaltungsanordnung 10 und dem Eingang (A) der Anwenderschaltungsanordnung 14 die gleiche wie die Beispielschaltung von 1a. Um die durch die Taktabweichung und die Logik- und Leitwegverzögerungen verursachten Verzögerungen zu kompensieren, wird die Verzögerung Dc berechnet. Bei Hinzufügung des Verzögerungspuffers 16 lässt sich die Verzögerung zwischen den Signalen A und B wie folgt schätzen: Verzögerung (A – B) = Abweichung (Ca – Cb) + Db – (Da + Dc)
Jedoch soll angemerkt werden, dass die Takt- und Signalverzögerungen nicht exakt sind, da beide eine Streuung besitzen, die sehr wohl durch Verarbeitungsschwankungen und Umgebungsfaktoren begründet sein kann. Manche Umgebungsfaktoren wie etwa die Temperatur können sich während des Betriebs einer Vorrichtung verändern. Daher Ca = Ca_nom ± Δ_Ca, Cb = Cb_nom ± Δ_Cb, Da = Da_nom ± Δ_Da, Db = Db_nom ± Δ_Db und Dc = Dc_nom ± Δ_Dc, wobei "nom" einen erwarteten Nennwert angibt und Δ eine erwartete Veränderung angibt.
In vielen Fällen machen es die möglichen Schwankungen der Verzögerungen und der Taktabweichung zusammen mit der Schwankung der Kompensationsverzögerung, Dc, unmöglich zu garantieren, dass die Verzögerung zwischen dem A- und dem B-Signal innerhalb maximaler Entwurfsspezifikationen bleibt.
Die 3a und 3b zeigen eine Schaltung, die die dynamische Kompensation mit am besten angepasster Verzögerung anwendet. In 3a ist der Verzögerungspuffer 16 mit fester Verzögerung Dc durch einen Puffer 18 mit einer dynamisch variablen Verzögerungskomponente Dcv ersetzt worden.
Während des Betriebs der Vorrichtung wird ein Startsignal verwendet, um die Schaltung 18 mit variabler Verzögerung so zu kalibrieren, dass die Taktabweichung und die Verzögerungen Da und Db kompensiert werden. Dcv bleibt eingestellt, bis ein Reset- bzw. Rücksetzsignal eine andere Kalibrierung einleitet. Je nach Entwurf kann die Schaltung mit dem Starten, periodisch, auf ein Ereignis hin oder bei jeder Verwendung des Anwenderschaltungsanordnungsblocks 14 kalibriert werden.
4 zeigt eine bevorzugte Ausführungsform eines Puffers 18 mit variabler Verzögerung. Der Puffer 18 mit variabler Verzögerung umfasst mehrere Verzögerungsstufen 20. Eine Verzögerungsstufe umfasst einen Puffer 22 mit fester Verzögerung, ein Flipflop 24, ein Exklusiv-ODER-Glied 26 und ein UND-Glied 28. Jeder Puffer 22 mit fester Verzögerung empfängt die Ausgangsgröße des Puffers mit fester Verzögerung der vorangehenden Stufe 20. Die erste Stufe empfängt die Ausgangsgröße (A1) des ersten Quellenblocks 10 und kann optional einen Verzögerungspuffer 22 besitzen oder (wie gezeigt) keine Verzögerung besitzen. Der Ausgang des Puffers 22 ist mit dem Eingang eines Flipflops 24 gekoppelt. Das Flipflop 24 wird durch die Ausgangsgröße (B1) des zweiten Quellenblocks 12 getaktet, während das Startsignal aktiv ist (in der gezeigten Ausführungsform ist das Startsignal bei Hochpegel aktiv). Die Flipflops 24 werden durch das Signal RESETZ (bei Tiefpegel aktiv) zurückgesetzt. Der Ausgang des Flipflops 24 ist mit dem Eingang des Exklusiv-ODER-Glieds 26 gekoppelt. Der andere Eingang des Exklusiv-ODER-Glieds 26 ist mit dem Ausgang des Flipflops der nachfolgenden Stufe 20 gekoppelt. Bei der letzten Stufe 20 ist der zweite Eingang des Exklusiv-ODER-Glieds 26 mit einer logischen "1" verknüpft. Der Ausgang des Exklusiv-ODER-Glieds 26 ist mit einem Eingang eine UND-Glieds 28 gekoppelt. Der an dere Eingang des UND-Glieds ist der Ausgang des festen Puffers 22 derselben Stufe 20. Die Ausgänge der UND-Glieder aller Stufen sind mit den Eingängen eines ODER-Glieds 30 gekoppelt. Der Ausgang des ODER-Glieds 30 ist der Eingang (A) des Anwenderblocks 14.
Der Ausgang (B1) des zweiten Quellenblocks 12 ist mit dem Puffer 32 mit fester Verzögerung, der eine Verzögerung D0 besitzt, gekoppelt. Der Ausgang des Puffers mit fester Verzögerung 32 ist der Eingang des Anwenderblocks 14.
Im Betrieb beginnt das Startsignal einen Kalibrierungszyklus. Es sei als bekannt oder als so entworfen angenommen, dass das B1-Signal nach dem A1-Signal in einen aktiven Zustand übergeht. Vor der Kalibrierung werden alle Flipflops 24 durch das RESETZ-Signal zurückgesetzt, so dass sie jeweils eine logische "0" ausgeben. Wenn das B1-Signal auf Hochpegel (aktiv) übergeht, beginnt das A1-Signal mit seiner Ausbreitung durch die Puffer 22 mit fester Verzögerung. Wenn die Flipflops gesetzt sind, gibt es ein einziges Ereignis, bei dem die Flipflops zweier aufeinander folgenden Stufen Ausgänge mit verschiedenen logischen Werten besitzen – wobei die frühere Stufe eine logische "1" ausgibt, während die spätere Stufe eine logische "0" ausgibt. Dies ist der Punkt, an dem sich die aktive Flanke durch die Verzögerungspuffer 22 ausgebreitet hat.
Jenes UND-Glied 28 der Stufe 20, das das Exklusiv-ODER-Glied 26 mit einer "1"-Ausgangsgröße besitzt, lässt die Ausgangsgröße des Puffers 22 jener Stufe durch. Somit bilden die Exklusiv-ODER-Glieder 26 und die UND-Glieder 28 einen Multiplexer, der die Ausgangsgröße jenes Puffers 22 mit fester Verzögerung, dessen kumulative Verzögerung (d. h. die Verzögerung aller Puffer in der Kette) am besten mit der Verzögerung zwischen den A1- und B1-Ausgangsgrößen übereinstimmt, auswählt. In der gezeigten Ausführungsform sind die Exklusiv-ODER-Glieder 26 so konfiguriert, dass sie die Ausgabe des Puffers 22 mit fester Verzögerung in der früheren der zwei Stufen, an denen der Übergang stattfindet, als am besten angepasste Verzögerung wählt; alternativ kann die Ausgabe des Puffers 22 mit fester Verzögerung in der späteren der zwei Stufen als am besten angepasste Verzögerung gewählt werden, indem jedes Exklusiv-ODER-Glied mit dem Ausgang des Flipflops 24 seiner eigenen Stufe und dem Ausgang des Flipflops 24 der vorangehenden Stufe (anstelle des Ausgangs des Flipflops 24 der nachfolgenden Stufe, wie gezeigt ist) gekoppelt wird.

Die Tabelle 1 zeigt die Ausbreitung des A1-Signals durch den Puffer 18 mit variabler Verzögerung während eines Kalibrierungszyklus. Wenn B1 in einen aktiven Zustand übergeht, hat A1 die Verzögerungspuffer 22 der Stufen 1–4, jedoch noch nicht den Verzögerungspuffer 22 der Stufe 5 durchlaufen. Wenn die Verzögerung jedes Verzögerungspuffers 22D beträgt, lässt sich sagen, das 4 × D ≤ Verzögerung (A1 – B1) < 5 × D. TABELLE 1 BEISPIEL EINES PUFFERS MIT VARIABLER VERZÖGERUNG

Stufe	Ausgang des Puffers 22	Ausgang des Flipflops 24	Ausgang des XOR-Glieds 26	Ausgang des UND-Glieds 28
1	1	1	0	0
2	1	1	0	0
3	1	1	0	0
4	1	1	1	Ausgabe des Puffers 22 von Stufe 4
5	0	0	0	0
6	0	0	0	0
7	0	0	0	0

Das Exklusiv-ODER-Glied 26 für die Stufe 4 ist das einzige Exklusiv-ODER-Glied, das eine "1" ausgibt; die übrigen Exklusiv-ODER-Glieder 26 geben jeweils eine "0" aus. Demgemäß lässt nur das UND-Glied 28 der Stufe 4 die Ausgangsgröße des Puffers 22 mit fester Verzögerung der Stufe durch. Die Ausgaben aller anderen UND-Glieder 28 sind jeweils eine logische "0".
Die maximale Verzögerung wird am Ausgang des Puffers 22 mit fester Verzögerung der letzten Stufe geliefert. Wenn die aktive Flanke von A1 der aktiven Flanke von B1 um mehr als die Summe aller Puffer 22 mit fester Verzögerung voreilt, wird die maximale Verzögerung verwendet (da der Eingang des Exklusiv-ODER-Glieds 26 in der letzten Stufe auf eine "1" gesetzt ist).
Die Implementierung der in 4 gezeigten Schaltung 18 mit variabler Verzögerung ist so entworfen, dass die Verzögerung zwischen dem A1- und dem B1-Signal minimiert wird, ohne die eigentliche Verzögerung zwischen den Signalen zu überschreiten. Alternativ wäre durch Koppeln eines Eingangs der Exklusiv-ODER-Glieder 26 mit dem Ausgang des vorangehenden Flipflops 24 anstelle des nachfolgenden Flipflops die von der Schaltung 18 mit variabler Verzögerung bereitgestellte Verzögerung die minimale Verzögerung, die erforderlich ist, um der eigentlichen Verzögerung zwischen dem A1- und dem B1-Signal nahe zu kommen oder zu überschreiten.
Bei einer gegebenen maximalen Verzögerung kann die Auflösung der Schaltung 18 mit variabler Verzögerung erhöht werden, indem mehr Verzögerungselemente 22, jedes mit einer kleineren Verzögerung D, vorgesehen werden.
Nachdem Auswählen des geeigneten Verzögerungspuffers 22 für die Ausgabe geht das Startsignal in einen inaktiven Zustand über. An diesem Punkt wird die geeignete Verzögerung in der Schaltung 18 mit variabler Verzögerung gespeichert. Das A1-Signal durchläuft weiterhin die Kette von Verzögerungspuffern 22 bis zu dem ausgewählten Verzögerungspuffer, an welchem Punkt es das UND-Glied 28 der zugeordneten Stufe und das ODER-Glied 30 zu dem Anwenderblock 14 durchläuft. Dies setzt sich fort, bis mittels des Startsignals eine weitere Kalibrierung ausgelöst wird.
Der Verzögerungspuffer 32 kompensiert die Verzögerungen, die mit dem UND-Glied 28 und dem ODER-Glied 30, die das A1-Signal durchlaufen muss, verbunden sind. Da dieser Verzögerungspuffer 32 in nächster Nähe der UND-Glieder 28 und ODER-Glieder 30 hergestellt ist, wird jedoch jegliche Schwankung infolge der Verarbeitung oder der Temperatur weitgehend aufgefangen.
Die vorliegende Erfindung bietet wesentliche Vorteile gegenüber dem Stand der Technik. Die Schaltung 18 mit variabler Verzögerung verschafft eine hochgenaue Kompensation der Verzögerung zwischen zwei Signalen. Die Kompensation wird an den Eingang zu der Anwenderschaltung 14 gelegt, weshalb sie allen Verzögerungsquellen Rechnung trägt, ohne einer Kenntnis der Verzögerungsquellen oder ihrer möglichen Schwankungen zu bedürfen. Da eine Kalibrierung so häufig wie gewünscht erfolgen kann, kann die Schaltung 18 mit variabler Verzögerung dynamisch veränderliche Verzögerungen kompensieren. Die Schaltung mit variabler Verzögerung ist zur Verwendung mit analogen HF-Entwürfen, die eine häufige hochgenaue Kalibrierung zwischen Signalen benötigen, besonders gut geeignet.
Wie Fachleuten bekannt ist, kann die zum Implementieren des Multiplexers verwendete Logik variiert werden, ohne die Funktionalität der Schaltung 18 mit variabler Verzögerung zu verändern. Das Konzept lässt sich ohne weiteres auf Fälle ausdehnen, in den die aktiven Flanken von A1, B1 und Start jeweils eine logische "0" oder gemischt sind.
Obwohl die genaue Beschreibung der Erfindung auf bestimmte beispielhafte Ausführungsformen gerichtet war, werden Fachleuten verschiedene Modifikationen dieser Ausführungsformen sowie alternative Ausführungsform einfallen. Die Erfindung umfasst jegliche Modifikationen, die in den Umfang der Ansprüche fallen.

Claims

Elektronische Schaltung, mit: einer ersten Quellenschaltung (10), einer zweiten Quellenschaltung (12) und einer Schaltung (18) mit variabler Verzögerung, die eine Kalibrierungsbetriebsart besitzt; dadurch gekennzeichnet, dass die erste Quellenschaltung (10) so beschaffen ist, dass sie ein erstes Signal erzeugt und in Reaktion auf die Kalibrierungsbetriebsart der Schaltung (18) mit variabler Verzögerung ein erstes Kalibrierungssignal erzeugt; die zweite Quellenschaltung (12) so beschaffen ist, dass sie ein zweites Signal erzeugt und in Reaktion auf die Kalibrierungsbetriebsart der Schaltung (18) mit variabler Verzögerung ein zweites Kalibrierungssignal erzeugt; und die Schaltung (18) mit variabler Verzögerung so beschaffen ist, dass sie eine Verzögerung zwischen dem ersten und dem zweiten Kalibrierungssignal erfasst und eine durch die erfasste Verzögerung bestimmte Verzögerung auf das erste Signal anwendet.
Elektronische Schaltung nach Anspruch 1, die ferner einen Puffer (32) mit fester Verzögerung umfasst, um auf das zweite Signal eine feste Verzögerung anzuwenden.
Elektronische Schaltung nach Anspruch 1 oder 2, bei der die Schaltung mit variabler Verzögerung eine Kette aus Puffern (22) mit fester Verzögerung und eine Schaltungsanordnung zum Auswählen eines Ausgangssignals eines der Puffer mit fester Verzögerung in Reaktion auf die erfasste Verzögerung umfasst.
Elektronische Schaltung nach Anspruch 3, wobei die Auswahlschaltungsanordnung eine Schaltungsanordnung zum Erfassen eines Übergangs des ersten Kalibrierungssignals in der Kette der Puffer mit festen Verzögerungen in Reaktion auf einen aktiven Übergang des zweiten Kalibrierungssignals umfasst.
Elektronische Schaltung nach Anspruch 4, bei der die Schaltungsanordnung zum Erfassen eines Übergangs mehrere Flipflops umfasst, um Ausgangssignale der jeweiligen Puffer mit fester Verzögerung in Reaktion auf den aktiven Übergang des zweiten Kalibrierungssignals zu speichern.
Verfahren zum Verringern einer Abweichung zwischen einem ersten Signal von einer ersten Quellenschaltung und einem zweiten Signal von einer zweiten Quellenschaltung, gekennzeichnet durch die folgenden Schritte: Erzeugen eines ersten Kalibrierungssignals bei der ersten Quellenschaltung in Reaktion auf eine Kalibrierungsbetriebsart; Erzeugen eines zweiten Kalibrierungssignals bei der zweiten Quellenschaltung in Reaktion auf die Kalibrierungsbetriebsart; Erfassen einer am besten angepassten Verzögerung zwischen dem ersten und dem zweiten Kalibrierungssignal; und Durchlassen des ersten Signals, nachdem die am besten angepasste Verzögerung auf das erste Signal angewendet worden ist.
Verfahren nach Anspruch 6, ferner mit dem Schritt des Anwendens einer festen Verzögerung auf das zweite Signal.
Verfahren nach Anspruch 6 oder 7, bei dem der Erfassungsschritt die folgenden Schritte umfasst: Ausbreiten des ersten Kalibrierungssignals durch eine Kette aus Puffern mit fester Verzögerung; und Erfassen eines Übergangs des ersten Kalibrierungssignals zwischen benachbarten Puffern mit fester Verzögerung.
Verfahren nach Anspruch 8, bei dem Erfassungsschritt ferner den Schritt des Speicherns von Ausgangssignalen der Puffer mit fester Verzögerung in entsprechenden Flipflops umfasst.
Verfahren nach Anspruch 8, bei dem der Durchlassschritt den Schritt des Durchlassens des Ausgangssignals eines der benachbarten Puffer mit fester Verzögerung umfasst.