DE60200289T2

DE60200289T2 - Übergangsanpassung

Info

Publication number: DE60200289T2
Application number: DE60200289T
Authority: DE
Inventors: Jochen Rivoir
Original assignee: Agilent Technologies Inc
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2005-02-17
Anticipated expiration: 2022-09-25
Also published as: DE60200289D1; EP1316808B1; CN1485624A; JP2004117344A; US9103887B2; CN1318853C; US20040057541A1; EP1316808A1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf das Anpassen von Übergängen in einem Bit-Strom, insbesondere zum Anpassen von Übergängen in einem Bit-Strom auf einem Ausgabesignal einer zu testenden elektronischen Vorrichtung.
Zum Testen elektronischer Vorrichtungen, insbesondere integrierter elektronischer Vorrichtungen, welche digitale elektrische Ausgabesignale liefern, wird ein Test- oder Stimulus-Signal an einen Eingang der zu testenden Vorrichtung (im Folgenden als DUT – device under test abgekürzt) gesendet, und ein Antwortsignal der DUT wird durch eine automatische Testvorrichtung (im Folgenden abgekürzt als ATE – automatic test equipment) evaluiert, zum Beispiel durch Vergleichen mit erwarteten Daten.
Die Ausgabesignale moderner integrierter elektronischer Schaltkreise zeigen oft nicht-deterministische Takt-Latenzen zwischen Aktivitäten, sogar wenn sie mit denselben Stimuli stimuliert werden. Während Produktionstests solcher Vorrichtungen führen Testvorrichtungen nach Stand der Technik einen Bit-Level-Vergleich durch gegen einen vor-verarbeiteten Strom erwarteter Bits. Wenn nicht-deterministisches Takt-Latenzen-Verhalten vorliegt, sind diese Tests fehlerhaft, auch wenn die DUT korrekt arbeitet.
Die Gründe für nicht-deterministisches Ausgabe-Timing sind, neben anderen, unbekannte aber statische Timing-Variationen verursachenden Prozess-Variationen, Temperaturvariationen der Takteingabeverzögerungen, wodurch verursachen unbekannte und zeitabhängige Zeitverschiebung entstehen, initiale Random-Bits nach Reset oder Start-Zeit Verschiebungen, On-Chip oder Inter-Chip Signale unterschiedlicher Clock Domains, welche zu nichtdeterministischen Auszeiten (idle times), insbesondere mit nicht-trivialen Teilungsverhältnissen führen, und zu Jitter führen, wodurch unbekannte und nicht -deterministische Timing-Variationen verursacht werden.
US5796748 beschreibt ein Halbleitertestsystem zum Testen von Speichervorrichtungen mit willkürlichen Latenz-Zyklen, wenn eine Vielzahl von Muster-Generatoren verwendet wird. In jedem dieser Muster-Generatoren verschiebt eine festgelegte Zyklusverschiebung ein erwartetes Werte-Signal um einen Zyklus mit der Arbeitsperiode des Muster-Generators und eine Selektionsvorrichtung selektiert eines der erwarteten Werte-Signale aus der Vielzahl von Muster-Generatoren. Das Halbleitertestsystem weist eine Vielzahl von Timing-Generatoren auf zum Generieren einer Vielzahl von stroboskopischen Signalen auf, welche an einen Komparator geschickt werden, und einer Vielzahl von Phasen-Konvertierern zum Verschieben der Phasen von dem erwarteten Wertemuster der Muster-Generatoren. Daher beschreibt UA5796748 die Elimination nicht-deterministischer Takt-Latenzen durch Anpassen des erwarten Bit-Stroms eher als das Anpassen des Bit-Stroms des Signals, welches aus der zu testenden Vorrichtung kommt.
US6181616 beschreibt einen Ausrichtungsschaltkreis für Eingabedaten-Muster, d. h. Datenmuster, die an die zu testende Vorrichtung geschickt werden.
US644223 beschreibt ein Datentransfersystem mit Datenverschiebung, um Daten zu einer vorgegebenen Zeit zugänglich zu machen.
US5272729 beschreibt das Takt-Latenz-Problem im Zusammenhang einer geschlossenen Phasenschleife.
EP0964517 beschreibt eine Datenausrichtung in einem doppelten Datenratensystem, um das Takt-Latenz-Problem in einer Speichervorrichtung zu überwinden.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, das Testen elektronischer Vorrichtungen zu verbessern.
Die Aufgabe wird gelöst wie durch die unabhängigen Ansprüche definiert. Vorteilhafte Ausführungen werden durch die abhängigen Ansprüche definiert.
Die vorliegende Erfindung nutzt das Wissen über die möglichen zeitlichen Lagen der nicht-deterministischen Latenzen und filtert das DUT Ausgabesignal so, dass die nicht-deterministischen Latenzen entfernt werden bevor die Evaluierung des Bit-Stroms durch Vergleich mit dem erwarteten Bit-Strom ausgeführt wird.
Nach der vorliegenden Erfindung wird die Information über die mögliche zeitliche Lage nicht-deterministischer Latenzen in Form eines Signals geliefert, insbesondere eines Hardware-Signals, Übergangsrahmen – Transition Frame – genannt. In einer vorteilhaften Ausführung, wenn der Übergangsrahmen niedrig ist, kann eine nicht-deterministische Latenz toleriert werden. Entsprechend ist, wenn der Übergangsrahmen hoch ist, kein Dehnen erlaubt, d. h. jedes Bit muss wie erwartet erscheinen, so wie in traditioneller Testausrüstung.
Der Übergangsanpasungsblock agiert als Filter und nutzt die Information, die durch das Übergangsrahmen-Signal geliefert wird, und bewegt Bit-Blocks von dem Vorrichtungsausgang so, dass diese zu dem erwarteten Bit-Strom passen, vorzugsweise in einem Vektorspeicher. Der Übergangsrahmen weist Informationen auf über die Länge und die erwartete Ausrichtung von Bit-Segmenten. Der Übergangsrahmen rahmt vorzugsweise ein Bit-Segment von einem ersten Übergang zu einem letzten Übergang plus einer Anzahl von Trailing – Bits in demselben Bit-Segment und/oder eine Anzahl von leitenden Bits in einem folgenden Bit-Segment. Der Übergangsrahmen kann von dem simulierten Timing verschoben werden, wenn Verschiebungsauflösung eine Begrenzung ist.
Das heißt, dass nach der Erfindung, Anpassung auf einem intelligenten, auf Muster passenden Algorithmus basiert, welcher den DUT-Bit-Stom mit dem erwarteten Bit-Strom vergleicht und eine Rahmeninformation nutzt, zum Anpassen von Bit-Segmenten des DUT-Bit-Stroms, so dass diese mit dem erwarteten Bit-Strom ausgerichtet sind. Der erwartete DUT-Bit-Strom wird segmentweise angepasst an das Muster der erwarteten Bit-Segmente, wie angegeben durch einen erwartetet Bit-Strom und die Rahmeninformation. Die Bit-Segmente in dem DUT-Bit-Strom, welche durch die Musteranpassung identifiziert wurden, werden ausgerichtet auf den erwarteten Bit-Strom und der ausgerichtete Bit-Strom wird mit dem erwarteten Bit-Strom verglichen.
Eine mögliche Hardware-Implementierung der vorliegenden Erfindung kann ein First-In-First-Out (FIFO) Verschieberegister und/oder binäre digitale Elemente z. B. J/K-flip-flop, AND-Element, usw. aufweisen. Signalübergänge werden detektiert und für die angepassten Bits wird der vorherige Wert so oft wiederholt wie das Übergangsrahmensignal auf einem vorgegebenen Wert ist, z. B. LOW.
Die Information, das Übergangsrahmensignal zu generieren, kann eingebettet sein in die erwartete Wellenform durch Hinzufügen eines neuen Ereignistyps WAIT, welcher die Testvorrichtung informiert, auf den nächsten Übergang zu warten. Der neue Ereignistyp WAIT erlaubt, Abweichungen oder Phasensprünge innerhalb von Übergängen, nicht-deterministische Startzeit, und nicht-deterministische Räume zwischen Übergängen zu tolerieren. Der neue Ereignistyp WAIT setzt das Übergangsrahmensignal auf LOW.
Eine Simulation der DUT, welche interne DUT Protokoll Information nutzt, kann WAIT Ereignisse automatisch in die erwartete Wellenform platzieren. Z. B. können WAIT-Ereignisse an Transaktions/Paket Grenzen platziert werden zum Angeben tolerierbarer nicht-deterministischer Latenzen zwischen Transaktionen/Paketen.
Eine vorteilhafte Ausführung der vorliegenden Erfindung kann initiale Random-Aktivitäten tolerieren durch Start-up Unterdrückung von initialen Random-Bits, welche zum Beispiel einem Start-up folgen. Solche Random-Bits können ersetzt werden mit einem vorgegebenen Wert, z. B. LOW. Diese Start-up Unterdrückung kann als Startmuster-Synchronisation dienen. Der Bit-Strom der DUT kann in einem History-Shift-Register gespeichert werden und wird als ein Ergebnis eines Vergleichs der Bits gespeichert in dem History-Shift-Register mit einer Startmustermaske weitergegeben. Die Start-up Unterdrückung kann als Teil der ATE implementiert sein, auf dem DUT-Schnittstellenboard oder in der DUT.
Eine vorteilhafte Ausführung der vorliegenden Erfindung kann nichtdeterministische ungenützte Pakete zwischen validen Payload-Mustern tolerieren zum Unterdrücken aller Aktivitäten, welche durch die „ungenützten" Pakete verursacht werden, und daher empfängt der Filter lediglich valide Payload-Bit-Pakete. Vorzugsweise wird das letzte Bit vor einem ungenützten Paket gestreckt, z. B. durch Wiederholen, über die Dauer des ungenützten Pakets. Die Unterdrückung der Ungenützten kann implementiert sein als Teil der ATE, auf dem DUT-Schnittstellenboard oder in der DUT.
Wenn nur nicht-deterministische Start-up Latenzen zu tolerieren sind, kann der Übergangsrahmen von einem einfachen Zähler abgeleitet werden.
Nach den vorteilhaften Ausführungen der Erfindung ist die Übergangsanpassung generisch und insbesondere unabhängig von jeglichem Datenprotokoll. Das Implementieren kann sehr effektiv durchgeführt werden, da komplett digital möglich. Der Vergleich des angepassten Bit-Stroms kann auf einem vorgespeicherten Muster basieren. Nach den vorteilhaften Ausführungen der vorliegenden Erfindung erlaubt die Per-Pin-Architektur Integration, die in sehr hoher Verlässlichkeit, hoher Performance und Kosteneffizienz resultiert.
Nach einer vorteilhaften Ausführung ist die Erfindung ganz oder teilweise in Hardware implementiert. Die Erfindung kann alternativ oder zusätzlich teilweise oder ganz ausgeführt oder unterstützt werden durch ein oder mehrere passende Software-Programme, welche gespeichert sein können oder anderweitig zur Verfügung gestellt durch jede Art von Datenträger und welche in oder durch jede passende Datenverarbeitungseinheit ausgeführt werden können. Softwareprogramme oder -routinen werden vorzugsweise in der ATE angewendet, was realisiert werden kann durch Hardware und/oder Software alleine oder durch eine Kombination von Hardware und Software. Die Hardware kann teilweise oder gesamt in der DUT implementiert werden oder auf dem DUT-Schnittstellenboard und innerhalb der ATE.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Aufgaben und viele der begleitenden Vorteile der vorliegenden Erfindung werden im Folgenden gewürdigt und besser verständlich durch Hinzuziehen der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen. Merkmale, die im Wesentlichen oder funktional gleich oder ähnlich sind, werden mit denselben Referenzzeichen bezeichnet.
1 zeigt in schematischer Form eine Übersicht der vorliegenden Erfindung,
2 zeigt Signaldiagramme nach der vorliegenden Erfindung,
3 zeigt ein mögliches Designkonzept für die Übergangsanpassung gemäß der vorliegenden Erfindung,
4 zeigt das Signaldiagramm für das Design in 3,
5 zeigt die Start-up Unterdrückung nach einer vorteilhaften Ausführung der Erfindung,
6 zeigt die Unterdrückung ungenützter Bit-Pakete nach einer vorteilhaften Ausführung der Erfindung,
7 zeigt die Signaldiagramme nach dem Design der 6,
8 zeigt eine Übersicht der vorteilhaften Ausführung der Erfindung, und
9 zeigt die Signaldiagramme nach der in 8 gezeigten Konfiguration.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGEN DER ERFINDUNG
1 zeigt in schematischer Form eine Übersicht der vorliegenden Erfindung. Ein Bit-Strom 10 wird von einer DUT empfangen, z. B. einem integrierten Elektronikschaltkreis, durch einen Übergangsanpassungsfilter 12. Von einem Testprozessor 14 wird ein Übergangsrahmensignal 16 an den Übergangsrahmenfilter 12 geliefert. Spezifischer: das Übergangsrahmensignal 16 wird durch eine Datenquelle 14a des Testprozessors 14 angetrieben. Das Übergangsrahmensignal 16 liefert Informationen zum Eliminieren nicht-deterministischer Takt-Latenzen innerhalb des Bit-Stroms 10 des empfangenen Signals. Der Bit-Strom 10 wird angepasst innerhalb des Übergangsanpassungsfilters 12 gemäß dem Übergangsrahmensignal 16, was zu einem angepassten Bit-Strom 18 führt, welcher ausgerichtet ist auf einen erwarteten Bit-Strom 20, der in 2 gezeigt ist. D. h. ein Empfangskanal 14b des Testprozessors 14 vergleicht den angepassten Bit-Strom 18 als ein Eingabesignal mit dem vorverarbeiteten Bit-Strom 20. Die Datenquelle 14a und/oder der Empfangskanal 14b kann realisiert werden als ein konventioneller ATE-Kanal, als Antriebskanal und/oder ein Empfangskanal.
Der erwartete Bit-Strom 20 hängt ab von einem Eingabesignal, welches an die DUT geschickt wird. Für gewöhnlich werden ein solches Eingabesignal, der erwartete Bit-Strom 20 und/oder das Übergangsrahmensignal 16 durch den Designer oder Hersteller der elektronischen Vorrichtung geliefert, dessen Ausgabesignal unter Verwendung des Verfahrens zum Anpassen von Übergängen nach der Erfindung zu evaluieren ist. Alternativ kann eine Simulation der DUT, welche Zugang zu der internen Protokollinformation hat, die erforderliche Information generieren zum Kreieren des Übergangsrahmensignals.
In einer vorteilhaften Ausführung wird die Evaluierung des Bit-Stroms 10 des angepassten Bit-Stroms 18 innerhalb des Testprozessors 14 ausgeführt. Entsprechend wird der erwartete Bit-Strom 20 innerhalb des Testprozessors 14 gespeichert.
2 zeigt Signaldiagramme nach der vorliegenden Erfindung. In der obersten Linie wird der erwartete Bit-Strom 20 gezeigt. Das erste und zweite Bit-Segment 22, 24 sind durch eine Pause getrennt. Das Übergangsrahmensignal 16 stellt die Validierung von Information zwischen dem ersten und dem letzten Signalübergang innerhalb jedes Bit-Segments 22, 24 dar. Wie aus dem empfangenen Bit-Strom 10 ersichtlich, gibt es keine nicht-deterministische und nicht-konstante Latenz in dem empfangenen Bit-Strom 10. Das Rahmensignal 16 wird verwendet zum Anpassen des empfangenen Bit-Stroms 10 in einen angepassten Bit-Strom 18. Bei Befolgen einer solchen Anpassung kann der angepasste Bit-Strom 18 leicht mit dem erwarteten Bit-Strom 20 verglichen werden.
3 zeigt ein mögliches Designkonzept für die Übergangsanpassung nach der vorliegenden Erfindung. Der empfangene Bit-Strom der DUT wird an ein erstes Verzögerungselement 26 (D-type flip-flop) geschickt, dessen Ausgabe wird an einen ersten Bit-Strom FIFO geschickt sowie an ein EXLUSIVE-OR (EXOR) Element 30, an das auch der empfangene Bit-Strom 10 gegeben wird. Entsprechend ist die Ausgabe des EXOR Elements 30 nur dann HIGH, wenn der Übergang in dem Bit-Strom 10 vorkommt.
Die Ausgabe des EXOR Elements 30 wird in ein J/Ktyp flip-flop 32 eingegeben, dessen Ausgabe an den ersten FIFO 28 gegeben wird als ein CLOCK ENABLE für DATA IN, so wie an einen zweiten FIFO 34 als CLOCK ENABLE für DATA OUT. Der zweite FIFO 34 empfängt eine Eingabe von einem AND Element 36, welches selbst durch das umgekehrte Übergangsrahmensignal 16 eingegeben wurde und das Übergangsrahmensignal, das durch ein zweites Verzögerungselement 88 (D-Typ flip-flop) verzögert ist. Entsprechend ist die Ausgabe des AND Elements 36, welches mit dem Dateneingang des zweiten FIFO 34 verbunden ist, nur dann HIGH, wenn das Übergangsrahmensignal LOW ist, folgend auf ein HIGH.
Auf der anderen Seite wird die Ausgabe des zweiten Verzögerungselements 38 verwendet als CLOCK ENABLE Eingabe für DATA IN des zweiten FIFO 34 so wie für DATA IN eines Shift-Registers 40. Die Ausgabe des Shift-Registers 40 wird verwendet als CLOCK ENABLE für DATA OUT des ersten FIFO 28.
Entsprechend weist der zweite FIFO 34 den BIT Wert HIGH für den letzten Takt, wenn das Übergangsrahmensignal 16 HIGH ist, und LOW für andere Takte, wenn das Übergangsrahmensignal 16 HIGH ist. Es erfolgt keine Eingabe, wenn das Übergangsrahmensignal 16 LOW ist.
Der erste FIFO 28 weist nur Bits auf, die zu einem Übergangsrahmensignal 16 gehören, beginnend mit dem ersten Übergang in dem Bit-Strom 10 der DUT. Während das Übergangsrahmensignal 16 LOW ist, wird der vorhergehende Wert wiederholt, d. h. die Lücke zu dem letzten Übergang wird gestreckt.
4 zeigt das Signaldiagramm für das Design in 3. In der obersten Linie wird der erwartete Bit-Strom 20 und darunter das Übergangsrahmensignal 16 gezeigt. Die Information, welche durch das Übergangsrahmensignal 16 geliefert wird, wird in den erwarteten Bit-Strom 20 eingebettet durch Hinzufügen von Bits eines neuen Ereignistyps WAIT W. Wie zu sehen ist, ist der empfangene Bit-Strom 10 nicht ausgerichtet auf den erwarteten Bit-Strom 20. Nach der vorliegenden Erfindung wird der empfangene Bit-Strom 10 angepasst, resultierend in dem angepassten Bit-Strom 18, der ausgerichtet ist auf den erwarteten Bit-Strom 20 und erlaubt daher den einfachen Vergleich mit dem erwarteten Bit-Strom 20.
Das Übergangsrahmensignal 16 rahmt die Zeit von dem ersten Übergang einer Transaktion 23 zu der letzten Transaktion derselben Transaktion 23 plus einer Anzahl von Nicht-Übergangs-Trailing-Bits in derselben Transaktion 23 und plus einer Anzahl von leitenden Nicht-Übergangs-Bits einer folgenden Transaktion 25 oder, in anderen Worten, die Zeit von dem ersten Übergang einer Transaktion 23 zu dem letzten Bit derselben Transaktion 23 plus den leitenden Nicht-Übergangs-Bits einer folgenden Transaktion 25.
5 zeigt die Start-up Unterdrückung nach einer vorteilhaften Ausführung der Erfindung. Der Bit-Strom 10 wird in ein erstes History-Shift-Register 42 gegeben. Der Inhalt dieses ersten History-Shift-Registers wird verglichen mit ersten Vergleichsmitteln 44 mit einer Startmustermaske 46. Die Ausgabe der ersten Vergleichsmittel 44 wird in ein JK-Typ flip-flop 48 eingegeben. Die Ausgabe davon wird zusammen mit der Ausgabe des ersten History-Shift-Registers 42 an ein zweites AND Element 50 gegeben. An der Ausgabe des zweiten AND Elements 50 wird ein Ausgabesignal 52 geliefert, in dem initiale Random-Bits, zum Beispiel nach einem Reset, eliminiert werden. Wie in 9, links, gezeigt und unten beschrieben wird, wird das Ausgabesignal 52 auf LOW gehalten, bis das Start-up Muster erkannt worden ist. Von diesem Moment an wird der Bit-Strom auf unveränderte Weise an die Ausgabe weitergeleitet.
6 zeigt ein Design zum Vorsehen der Unterdrückung ungenützter Bit-Pakete. Als Eingabe für das zweite History-Shift-Register 64 kann der Bit-Strom 10 der DUT oder das Ausgabesignal 52 des Start-up Unterdrückungsdesign nach 5 verwendet werden. Der Inhalt des zweiten History-Shift-Registers 64 wird in ein zweites Vergleichsmittel 66 gegeben genauso wie der Inhalt einer ungenützten Mustermaske 68. Die Ausgabe des zweiten Vergleichsmittel 66 wird ein einen Zähler 70 eingegeben sowie in ein D-Typ flip-flop 72. Zusätzlich erhält der Zähler 70 Eingabe von einem Längenspeichermittel 74, welches die Längen des ungenützten Pakets liefert. Die Ausgabe des flip-flop 72 wird in ein binäres Element 76 gegeben, welches auch die Ausgabe des Zählers 70 erhält und die Ausgabe des zweiten History-Shift-Registers 64. Die Ausgabe des binären Elements 76 wird geliefert als ein als ungenütztes Paket unterdrücktes Ausgabesignal 78, welches an das flip-flop 72 zurückgegeben wird.
7 zeigt die Signaldiagramme nach dem in 6 gezeigten Design. Wie ersichtlich werden die Signalübergänge während des ersten und zweiten ungenützten Segments 54, 56 in dem Ausgabesignal 52 eliminiert und nur die validen Bit-Segmente oder Payload 58,60 und 62 werden dargestellt durch entsprechende Signalübergänge in dem Ausgabesignal 52.
8 zeigt eine Übersicht der vorteilhaften Ausführung der vorliegenden Erfindung, wobei das erhaltene Signal 10 von der DUT in eine Übergangsaufspüreinheit 80 eingegeben ist, welche nicht weiter in dieser Anmeldung beschrieben wird und welche Over-Sampling Takte 82 empfängt. Die Ausgabe der Verfolgungseinheit 80 wird eingegeben in das Start-up Unterdrückungsdesign wie in 5 gezeigt, und liefert ein Ausgabesigal 52, welches eingegeben wird in das Design zum Unterdrücken von ungenützten Paketen wie in 6 gezeigt. Das resultierende Ausgabesignal 78, in dem ungenützte Pakete unterdrückt sind, wird schließlich in den Übergangsanpassungsfilter 12, der in 1 gezeigt wird, eingegeben.
9 zeigt die Signaldiagramme nach der in 8 gezeigten Konfiguration. Der Bit-Strom 10, der von der DUT empfangen wird, weist initiale Random-Bits 84 aus sowie ungenützte Pakete 86, 88, 90 und valide (payload) Bit-Segmente 92, 94, 96. Innerhalb des Ausgabesignals 52 des Start-up Unterdrückungsdesigns nach 5, werden die initialen Random-Bits 84 eliminiert. In dem Ausgabesignal 78, in dem die ungenützten Pakete unterdrückt sind, welches von der Einheit zum Unterdrücken der ungenützten Pakete nach 6 ausgegeben wird, sind die entsprechenden ungenützten Pakete 86, 88, 90 unterdrückt. Die in dem Ausgabesignal 78 verbleibenden Bits werden entsprechend dem Übergangsrahmensignal 16 angepasst, so dass sie resultieren in einem angepassten Bit-Strom 18 ausgerichtet auf den Bit-Strom 20 und daher einfaches Vergleichen mit dem erwarteten Bit-Strom 20 erlauben.

Claims

Ein Verfahren zum Anpassen von Übergängen in einem Bit-Strom (10) eines Signals, das durch Vergleich mit einem vorgegebenen erwarteten Bit-Strom zu evaluieren ist, mit folgenden Schritten: – Empfangen des Bit-Stroms (10) durch einen Übergangsanpassungsfilter (12), – Senden eines Übergangsrahmensignals (16) an den Übergangsanpassungsfilter (12), wobei das Übergangsrahmensignal (16) Informationen liefert zum Eliminieren nicht-deterministischer Takt-Latenzen innerhalb des Bit-Stroms (10) des empfangenen Signals, – Anpassen des Bit-Stroms (10) des empfangenen Signals an das Übergangsrahmensignal (16), resultierend in einem angepassten Bit-Strom (18), welcher auf den erwarteten Bit-Strom (20) ausgerichtet ist.
Das Verfahren nach Anspruch 1, gekennzeichnet dadurch, dass das Übergangsrahmensignal (16) Informationen liefert über die mögliche zeitliche Lage nicht-deterministischer Latenzen und Informationen, deren Bits kohärent zu halten sind als Bit-Blocks für Signalevaluierungszwecke.
Das Verfahren nach Anspruch 1 oder einem der genannten Ansprüche, gekennzeichnet dadurch, dass die Information, welche durch das Übergangsrahmensignal (16) geliefert wird, eingebettet werden kann in dem erwarteten Bit-Strom (20) durch Hinzufügen eines Ereignistyps WARTEN/WAIT (W), wobei der Ereignistyp WAIT (W) angibt, auf die nächste Signalanpassung zu warten, um durch Vergleich mit dem erwarteten Bit-Strom (20) zu evaluieren.
Das Verfahren nach Anspruch 1 oder einem der oben genannten Ansprüche, gekennzeichnet dadurch, dass initiale nicht gültige Random-Bits (84) in dem Bit-Strom (10) des zu evaluierenden Signals unterdrückt werden, bevor das Signal empfangen wird durch den Übergangsanpassungsfilter (12).
Das Verfahren nach Anspruch 1 oder einem der oben genannten Ansprüche, gekennzeichnet dadurch, dass ungenützte Bit-Pakete (86, 88, 90) in dem Bit-Strom (10) des zu evaluierenden Signals unterdrückt werden, bevor das Signal empfangen wird durch den Übergangsanpassungsfilter (12).
Ein Verfahren zum Testen einer elektronischen Vorrichtung, wobei das Verfahren zum Testen das Verfahren zum Anpassen von Übergängen nach Anspruch 1 oder einem der oben genannten Ansprüche aufweist, gekennzeichnet dadurch, dass der Bit-Strom (10) des zu evaluierenden Signals ein Output-Signal der elektronischen Vorrichtung ist, wobei das Output-Signal eine Antwort auf ein vorgegebenes Input-Signal ist, welches an die elektronische Vorrichtung gesendet wird.
Das Verfahren nach Anspruch 6, gekennzeichnet dadurch, dass das Verfahren implementiert wird in die elektronischen Vorrichtung und/oder in einem Schnittstellenboard für die elektronische Vorrichtung und/oder in einer mit Bezug auf die elektronische Vorrichtung externen automatischen Testvorrichtung.
Das Verfahren nach Anspruch 6 oder 7, gekennzeichnet durch Vergleichen des angepassten Bit-Stroms (18) mit dem vorgegebenen erwarteten Bit-Strom (20) und als Resultat des Vergleichs zu entscheiden, ob die elektronische Vorrichtung die gegebenen Spezifikationen erfüllt.
Ein Softwareprogamm oder -produkt, vorzugsweise gespeichert auf einem Datenträger, zum Ausführen des Verfahrens nach Anspruch 1 oder einem der oben genannten Ansprüche, wenn auf einem Datenverabeitungssystem wie einem Computer ausgeführt wird.
Ein Verfahren zum Anpassen von Übergängen in einem Bit-Strom (10) eines zu evaluierenden Signals durch Vergleich mit einem vorgegebenen erwarteten Bit-Strom (20), mit: – einer Einheit (14) zum Liefern eines Übergangsrahmensignals (16) zum Liefern eines Übergangsrahmensignals (16), wobei das Übergangsrahmensignal angepasst ist zum Liefern von Information zum Eliminieren nicht-deterministischer Takt-Latenzen innerhalb des Bit-Stroms (10) des empfangenen Signals, – einem Übergangsanpassungsfilter (12) zum Empfangen des Bit-Stroms des zu evaluierenden Signals, wobei der Anpassungsfilter (12) zudem angepasst ist zum Empfangen des Übergangsrahmensignals (16) und der Übergangsanpassungsfilter (12) angepasst ist an den Bit-Strom (10) des empfangenen Signals entsprechend dem Übergangsrahmensignal (10), resultierend in einem angepassten Bit-Strom (18), welcher auf den erwarteten Bit-Strom (20) ausgerichtet ist.
Das Verfahren nach Anspruch 10, gekennzeichnet dadurch, dass eine Evaluierungseinheit zum Evaluieren des angepassten Bit-Stroms (18) durch Vergleich mit dem erwarteten Bit-Strom (20) auch die Einheit (14) zum Liefern des Übergangsrahmens aufweist.