DE10048895A1

DE10048895A1 - Testverfahren und -vorrichtung für quellensynchrone Signale

Info

Publication number: DE10048895A1
Application number: DE10048895A
Authority: DE
Inventors: Rodolfo F Garcia
Original assignee: Schlumberger Technologies Inc
Current assignee: NPTEST,LLC, SAN JOSE, CALIF., US
Priority date: 1999-10-01
Filing date: 2000-10-02
Publication date: 2001-06-13
Also published as: US20030229466A1; US6775637B2; FR2804761A1; JP2001141792A; KR20010050814A; TWI229195B; FR2804761B1

Abstract

Verfahren und dazugehörige Vorrichtung zum Testen von Bauelementen, die quellensynchrone Signale ausgeben, unter Verwendung einer automatischen Testanlage ("ATE"). Ein Datenausgangssignal und ein Taktausgangssignal von einem derartigen quellensynchronen Prüfling werden mit Hilfe eines Verzögerungsnetzwerks verzögert. Durch die Verzögerung wird die Zeit bereitgestellt, die für den zeitlichen Abgleich von Weglängenfehlern und zur Pufferung und Verteilung des Taktausgangssignals benötigt wird. Durch Lesen des Datenausgangssignals unter Verwendung des Taktausgangssignals erscheint das Datenausgangssignal für die ATE relativ stabil.

Description

Technischer Hintergrund der Erfindung 1. Technisches Gebiet der Erfindung

Die Erfindung betrifft Verfahren und Schaltungen zum Testen von elektronischen Bauelementen.

2. Beschreibung der verwandten Technik

Zur Sicherung der Qualität und Funktionsfähigkeit von elektronischen Bauelementen, wie z. B. Transistoren in einem integrierten Schaltkreis, werden die Bauelemente in verschie denen Fertigungsphasen getestet. Der Test wird gewöhnlich mit Hilfe einer automatischen Testanlage ("ATE") ausgeführt. Die automatische Testanlage speist an den Eingangsstiften des zu prüfenden Bauelements bzw. Prüflings ("DUT") Testsignale ein und überwacht das entsprechende Ausgangssignal. Das Ausgangs signal des Prüflings (DUT) wird dann mit einem bekannten oder erwarteten Wert verglichen, um festzustellen, ob der Prüfling entsprechend seinen technischen Daten funktioniert.

Mit kleiner werdender Bauelementgeometrie (Strukturgrö ße) werden die Ausgangssignale von Bauelementen entsprechend schneller und leider auch "zittriger". Das Zittern (unregelmä ßige Schwankungen) entsteht durch Rauschkopplungseffekte in nerhalb der Bauelemente und verschlimmert sich durch niedrige re Trasistorschwellwertspannungen und hohe momentane Überströ me beim Umschalten. Ferner können bei Verwendung von inte grierten Schaltungsbausteinen mit geringer thermisch wirksamer Masse momentane Halbleiterchip-Temperaturänderungen auftreten und den zeitlichen Verlauf der Ausgangssignale verändern.

Um Zitterprobleme abzumildern, haben Bauelementherstel ler Architekturen angewandt, in denen zusammen mit einem Da tenausgangssignal ein Taktausgangssignal bereitgestellt wird. Auf diese Weise wird die Datenübertragung durch ein Taktsignal vom Quellenbauelement synchronisiert, statt durch ein Taktsi gnal, das allen Bauelementen im System gemeinsam ist. Derarti ge Ausgangssignale werden als quellensynchrone Signale bezeichnet. Quellensynchrone Signale werden in einer Vielzahl von Bauelementen verwendet, zu denen direkte RAM-Schnittstel len ("RAC"-Schnittstellen) und Hochleistungsmikroprozessoren gehören. Fig. 1 zeigt Wellenformen für quellensynchrone Signa le 100, die aus einem Taktausgangssignal 101 und einem ent sprechenden Datenausgangssignal 102 bestehen, wie sie bei nor malem Betrieb durch ein Empfangsgerät "gesehen" werden. Da das Empfangsgerät das Datenausgangssignal 102 relativ zum Taktaus gangssignal 101 liest, wird durch das Empfangsgerät ein sehr geringes Datenzittern festgestellt.

Quellensynchrone Signale sind zwar während des normalen Betriebs relativ stabil, aber bei der Prüfung von Bauelementen treten Zitterprobleme auf. Fig. 2 zeigt in einem Blockschalt bild auf höherer Ebene relevante Abschnitte eines typischen automatischen Testsystems (ATE-Systems) nach dem Stand der Technik. Die ATE 200 ist zum Testen des Prüflings (DUT) 204, eines quellensynchronen Bauelements, konfiguriert. Die ATE 200 weist Testimpulsgeneratoren 201, eine Lese/Vergleichs-Logik 202, einen Haupttaktgeber 203 und weitere, nicht dargestellte herkömmliche Teile auf. Die Testimpulsgeneratoren 201 speisen Testsignale in den Prüfling (DUT) 204 ein. Die entstehenden Ausgangssignale vom Prüfling 204 werden gelesen und durch die Lese/Vergleichs-Logik 202 mit einem erwarteten Wert vergli chen. Da das taktmäßige Eingeben von Testsignalen in den Prüf ling (DUT) 204 und das Auslesen der resultierenden Ausgangs signale relativ zum Haupttaktgeber 203 und nicht relativ zum Taktausgangssignal des Prüflings 204 ausgeführt werden, er scheinen sowohl das Datenausgangssignal als auch das Taktaus gangssignal vom Prüfling (DUT) 204 der ATE 200 als zitterbe haftet bzw. unregelmäßig schwankend. Fig. 3 zeigt das Daten ausgangssignal 102 und das Taktausgangssignal 101 vom Prüfling (DUT) 204, wie es durch die ATE 204 bezüglich Signalen vom Haupttaktgeber 203 gesehen wird. Das Zittern im Datensignal 102 und im Taktsignal 101 kann Fehlanzeigen verursachen, wel che die Testergebnisse unzuverlässig machen oder an der ATE sehr enge Annahmebedingungen (auch als "Schutzbänder" bezeich net) erfordern, mit einem daraus folgenden Ausbeuteverlust. Ferner erschwert das Zittern die Prüfung von Zeitbeziehungen, wie z. B. von Einstell- und Haltezeiten, zwischen dem Datensi gnal 102 und dem Taktsignal 101. Daher sind ein Verfahren und eine Vorrichtung zum zuverlässigen Testen von quellensynchro nen Bauelementen in hohem Maße wünschenswert.

Zusammenfassung

Die Erfindung betrifft ein Verfahren und eine dazugehö rige Vorrichtung zum Testen von quellensynchronen Bauelementen unter Verwendung einer automatischen Testanlage (ATE). Ein Da tenausgangssignal und ein Taktausgangssignal eines quellensyn chronen Bauelements werden unter Verwendung eines programmier baren Verzögerungsnetzwerks verzögert. Die Verzögerung liefert die Zeit, die zum zeitlichen Abgleich von Weglängenfehlern und zum Puffern und Verteilen des Taktausgangssignals benötigt wird. Durch Lesen des Datenausgangssignals unter Verwendung des Taktausgangssignals erscheint das Datenausgangssignal der ATE relativ stabil.

Kurze Beschreibung der Zeichnungen

Fig. 1 stellt Daten- und Taktsignale von einem quellen synchronen Bauelement so dar, wie die Signale einem Empfangs gerät erscheinen.

Fig. 2 zeigt ein Blockschaltbild einer automatischen Testanlage (ATE) nach dem Stand der Technik.

Fig. 3 zeigt Daten- und Taktsignale von einem quellen synchronen Bauelement so, wie die Signale einer automatische Testanlage nach dem Stand der Technik erscheinen.

Fig. 4 zeigt eine Eingangsstufenschaltung nach dem Stand der Technik.

Fig. 5 zeigt eine Eingangsstufenschaltung nach einer ersten Ausführungsform der vorliegenden Erfindung.

Fig. 6 zeigt ein Zeitdiagramm für die in Fig. 5 darge stellte Schaltung.

Fig. 7 zeigt eine Eingangsstufenschaltung nach einer zweiten Ausführungsform der vorliegenden Erfindung.

Fig. 8 zeigt eines Eingangsstufenschaltung nach einer dritten Ausführungsform der vorliegenden Erfindung.

Fig. 9 zeigt ein Zeitdiagramm für die in Fig. 8 darge stellte Schaltung.

Fig. 10 zeigt ein Zeitdiagramm, das Einstell- und Hal tezeiten darstellt.

Ausführliche Beschreibung

Die vorliegende Erfindung betrifft ein Verfahren und eine dazugehörige Vorrichtung zum Testen von quellensynchronen Bauelementen unter Verwendung einer automatischen Testanlage (ATE). Die Erfindung kann in den verschiedensten ATE angewandt werden, einschließlich der automatischen Testanlage ITS 9000 von Schlumberger Technologies Inc., San Jose, Kalifornien. Zum Beispiel kann die Erfindung in der Eingangsstufe (auch als "Pinelektronik" bezeichnet) oder der Vergleichsschaltung einer ATE eingesetzt werden.

Fig. 4 zeigt eine Eingangsstufenschaltung einer typi schen ATE nach dem Stand der Technik. Eine derartige Eingangs stufenschaltung wird beispielsweise an den mit dem Prüfling 204 verbundenen Eingangsanschlüssen der Lese/Vergleichs-Logik 202 der ATE 200 verwendet (Fig. 2). Wie aus Fig. 2 erkennbar, wird ein Datensignal 401 von einem quellensynchronen Bauele ment durch Komparatoren 402 und 403 empfangen. Der Komparator 402 vergleicht das Datensignal 401 mit einer Bezugsspannung VOH ("Spannungsausgang H-Pegel") 404. Ist das Datensignal 401 größer als VOH 404, dann nimmt das Ausgangssignal ACH 406 ("A- Kanal H-Pegel") einen logischen H-Pegel an; andernfalls nimmt ACH 406 einen logischen L-Pegel an. Die aus VOH 404, 402 und ACH 406 bestehende Schaltung dient zum Testen des logischen H- Zustands des Signals 401. Zum Beispiel kann VOH 404 mit Hilfe einer programmierbaren Spannungsquelle variiert werden, um den Pegel zu prüfen, bei dem ACH 406 nicht den logischen H-Pegel annimmt, obwohl das Signal 401 den Wert H hat. Entsprechend kann VOL ("Spannungsausgang L-Pegel") 405 so eingestellt wer den, daß der Spannungspegel bestimmt wird, bei dem ein Aus gangssignal BCL ("B-Kanal L-Pegel") nicht den L-Pegel annimmt, selbst wenn das Datensignal 401 den Wert L hat. ACH 406 (oder BCL 407) wird nicht gepuffert und behält seinen gegenwärtigen logischen Zustand nur so lange bei, wie das Signal 401 nicht in einen anderen Zustand übergeht. Anschließend wird ACH 406 (oder BCL 407) unter Verwendung eines Taktsignals von der ATE in eine (nicht dargestellte) Vergleichslogik taktmäßig bzw. mittels Strobe-Impuls eingegeben (d. h. eingelesen). ACH 406 wird dann mit einem erwarteten Wert verglichen, der auf den durch die ATE erzeugten Prüflings-Eingangssignalen basiert. Da ACH 406 nicht unter Verwendung des Taktausgangssignals des Prüflings eingelesen wird, erscheint ACH 406 der ATE als zit terbehaftet. Es ist möglich, daß ACH 406 während des Zitterns taktmäßig eingegeben wird, in welchem Falle der Anzeigewert von ACH 406 unzuverlässig wird.

Fig. 5 zeigt eine Eingangsstufenschaltung 500 für eine automatische Testanlage (ATE) gemäß der vorliegenden Erfin dung. Wenn das Prüflings-Datensignal 501 von einem quellensyn chronen Prüfling (DUT) den Wert H hat, wird das Prüflings- Datensignal 501 durch den Komparator 502 mit einer Bezugsspan nung VOH 504 verglichen. VOH 504 kann ein Ausgangssignal eines Digital-Analog-Konverters oder einer programmierbaren Strom versorgung sein. VOH 504 dient zum Testen des logischen H- Spannungspegels des Datensignals 501. Wenn das Datensignal 501 größer als VOH 504 wird, nimmt das Ausgangssignal 561 des Kom parators 502 den H-Pegel an. Ein Inverter 508 und ein UND- Gatter 509 bilden eine positivgehende Nadelimpulserzeuger schaltung zur Umwandlung des H-Ausgangssignals des Komparators 502 in einen schmalen positivgehenden Impuls. Der schmale Im puls wird durch ein programmierbares Verzögerungsnetzwerk 510 zeitlich verzögert, bevor das Setz- oder "S"-Eingangssignal eines RS-Flipflops 511 ausgelöst wird, wodurch an den Eingang 513 eines Speicherflipflops 512 ein logischer H-Pegel angelegt wird. Das programmierbare Verzögerungsnetzwerk kann irgendein geeignetes Verzögerungsglied oder eine Kombination solcher Glieder sein. Während sich das Datensignal 501 auf dem Weg ausbreitet, der durch den Komparator 502, das Verzögerungs netzwerk 570 und das Speicherflipflop 512 definiert ist, wird ein Prüflings-Taktsignal 520 von dem quellensynchronen Prüf ling gepuffert (nicht dargestellt) und an den Eingangsanschluß 571 des programmierbaren Verzögerungsnetzwerks 519 angelegt. Nach einer zeitlichen Verzögerung bewirkt das Taktsignal 520 die getaktete Eingabe des verzögerten Datensignals 501 in das Speicherflipflop 512, indem es den Takteingangsanschluß 514 triggert, was dazu führt, daß ACH 506 den H-Pegel annimmt. Vor dem nächsten Prüflings-Taktzyklus wird ACH 506 zum Vergleich mit einem erwarteten Wert taktmäßig in eine Komparatorschal tung (nicht dargestellt) eingegeben. Wenn das Prüflings-Daten signal 501 unter VOH 504 abfällt, funktioniert der Signalweg über den Komparator 502, einen aus Invertern 515-516 und einem UND-Gatter 517 bestehenden negativgehenden Nadelimpulserzeuger und ein programmierbares Verzögerungsnetzwerk 518 auf ähnliche Weise und legt einen L-Eingangspegel an das Speicherflipflop 512 an. Fig. 6 zeigt ein Zeitdiagramm, das die obenerwähnte Logiksequenz für jedes relevante Signal von Fig. 5 zusammen faßt.

Die Generatorschaltung für BCL 507, das zur Prüfung des logischen L-Zustands des Datensignals 501 verwendet wird, ist analog zu der Generatorschaltung für ACH 506. Der Weg, der durch einen Komparator 503, einen aus Invertern 523-524 und einem UND-Gatter 525 bestehenden positivgehenden Nadelimpul serzeuger und das programmierbare Verzögerungsnetzwerk 526 de finiert wird, liefert ein verzögertes Prüflings-Datensignal 501, um das RS-Flipflop 527 zu setzen, wenn das Prüflings- Datensignal 501 kleiner als eine Bezugsspannung VOL 505 ist (d. h. das Datensignal 501 gleich L ist). Das resultierende H- Ausgangssignal des RS-Flipflops 527 wird durch das verzögerte Prüflings-Taktsignal 520 im Speicherflipflop 565 zwischenge speichert. Wenn das Prüflings-Datensignal 501 größer als VOL 505 wird (d. h. das Datensignal 501 wird größer als der nied rigste akzeptierbare Ausgangs-L-Pegel), liefern der Komparator 503, ein positivgehender Nadelimpulserzeuger, der aus einem Inverter 528 und einem UND-Gatter 529 besteht, und ein pro grammierbares Verzögerungsnetzwerk 530 ein verzögertes Prüf lings-Datensignal 501 zum Rücksetzen des RS-Flipflops 527, wo durch in dem Speicherflipflop 565 ein L-Pegel zwischengespei chert wird, sobald das verzögerte Prüflings-Taktsignal 520 den Takteingangsanschluß 521 triggert.

Im deutlichen Gegensatz zu den Verfahren und Schaltun gen nach dem Stand der Technik wird ACH 506 (oder BCL 507) durch taktmäßiges Eingeben des Datensignals 501 erzeugt, wobei das Prüflings-Taktsignal 520 und nicht das ATE-Taktsignal ver wendet wird. Mit anderen Worten, ACH 506 stellt den logischen Zustand des Signals 501 bezüglich des Prüflings-Taktsignals 520 dar. Da ACH 506 mit Hilfe eines Speicherflipflops 512 ge puffert wird, ist es ein stabiles Signal, das unter Verwendung des ATE-Taktsignals zu jedem Zeitpunkt vor dem nächsten Prüf lingstaktzyklus in eine Komparatorschaltung eingegeben werden kann.

Die programmierbaren Verzögerungsnetzwerke 510, 518, 519, 526 und 530 dienen zum zeitlichen Abgleich der Weglängen fehler der Prüflings-Ausgabedaten und des Prüflings- Taktsignals. Diese Weglängenfehler können Weglängenfehler der Testvorrichtung, Verzögerungsfehler des Komparators und Aus breitungsverzögerungsdifferenzen zwischen positivgehenden und negativgehenden Nadelimpulserzeugern sein. Ferner liefern die Verzögerungsnetzwerke die zeitliche Verzögerung, die zum Puf fern und zur Verteilung des Prüflings-Taktsignals 520 zu allen Eingangsstufenschaltungen benötigt wird, die mit den Prüf lings-Datensignalen verbunden sind. Natürlich muß die maximale Ausbreitungsverzögerung durch die Schaltung 500 kleiner als die Periode des Prüflings-Taktsignals 520 sein; andernfalls verliert das Prüflings-Taktsignal 520 die Kohärenz mit dem Da tensignal 501 und erfordert dadurch ein komplexeres, zeitver schachtelt arbeitendes Ausgangsverzweigungs- und Verteilungs system für die Anpassung aller Prüflingsdaten an die richtige Prüflings-Taktsignalflanke. Zum Testen von Hochgeschwindig keitsbauelementen wird die Schaltung 500 vorzugsweise in einem integrierten Schaltkreis implementiert.

In dieser Ausführungsform sind die Verzögerungsnetzwer ke so geeicht, daß das Prüflings-Datensignal 501 und das Prüf lings-Taktsignal 520 in der gleichen Zeitbeziehung an den Ein gangsanschlüssen des Speicherflipflops 512 (oder des Speicher flipflops 565) ankommen, in der sie ursprünglich durch den Prüfling erzeugt wurden. Die Verzögerungsnetzwerke werden vor zugsweise so eingestellt, daß sie in der Mitte ihres program mierbaren Verzögerungsbereichs arbeiten, um eine gewisse Fle xibilität bei der Veränderung der Verzögerungen zum Ausgleich unterschiedlicher Prüflings-Zeittaktbedingungen zu ermögli chen. Sobald die Verzögerungsnetzwerke geeicht sind, kann die Eingangsstufenschaltung 500 zum Testen von Einstell- und Hal tezeiten verwendet werden. Zum Testen der Einstellzeit muß festgestellt werden, ob der Prüfling während einer vorgegebe nen Mindestzeit vor den Prüflings-Taktübergängen gültige Da tensignale liefert, um die Einstellzeitbedingungen eines Emp fangsgeräts (nicht dargestellt) zu erfüllen. Wie aus Fig. 10 erkennbar, ist die positive Einstellzeit t_setup eine Zeitspan ne vor Übergängen des Prüflings-Taktsignals 1010 von H nach L. Zum Testen auf eine positive Einstellzeit, wenn ein Prüflings- Datensignalpegel H zu erwarten ist, wird der geeichten Verzö gerung des Verzögerungsnetzwerks 510 eine Verzögerung hinzu gefügt, die gleich der Einstellzeit t_setup ist (Fig. 5). Die gleiche Einstellzeit wird zur geeichten Verzögerung des Verzö gerungsnetzwerks 526 addiert, wenn der erwartete Prüflings- Datenwert gleich L ist. Durch Verzögerung der Prüflingsdaten um einen Betrag, der gleich der Einstellzeit ist, und regelmä ßiges Abtasten des Ausgangs des Speicherflipflops 512 kann be stimmt werden, ob das Prüflings-Datensignal, dessen erwarteter Wert H ist, t_setup Sekunden vor den Prüflings-Taktübergängen am Eingang des Speicherflipflops 512 ankommt.

Für die Haltezeit muß festgestellt werden, ob das Prüf lings-Datensignal während einer vorgegebenen Zeit nach den Prüflings-Taktsignalübergängen gültig bleibt, um die Halte zeitbedingungen des Empfangsgerät (nicht dargestellt) zu er füllen. Wie aus Fig. 10 erkennbar, ist t_hold eine Zeitspanne nach Übergängen des Prüflings-Taktsignals 1010 von H nach L. Zum Testen auf eine positive Haltezeit, wenn ein Prüflings- Datensignal H zu erwarten ist, wird der geeichten Verzögerung des Verzögerungsnetzwerks 518 (bzw. 530, wenn ein Prüflings- Datensignalpegel L zu erwarten ist) eine Verzögerung hinzuge fügt, die gleich der Einstellzeit t_setup abzüglich der Halte zeit t_hold ist, oder:

Verzögerung 518 = Eichverzögerung + t_setup - t_hold (Gl. 1)

Zur geeichten Verzögerung des Verzögerungsnetzwerks 518 wird die Einstellzeit t_setup addiert, um die Verzögerung t_setup zu kompensieren, die bei der Ausführung des Einstellzeittests zum Verzögerungsnetzwerk 510 addiert wurde. Die Haltezeit t_hold wird von der Eichverzögerung subtrahiert, um festzustellen, ob der erwartete Prüflings-Datenzustand, der in diesem Beispiel gleich H ist, über t_hold Sekunden nach den Prüflings-Takt signalübergängen gültig bleibt. Sobald das Verzögerungsnetz werk 518 die richtige Verzögerung für den Haltezeittest auf weist, wird eine Anweisung an den Prüfling (DUT) ausgegeben, in seinen Prüflingsdaten von H nach L überzugehen. Wenn das Prüflings-Datensignal während einer Zeitspanne gültig bleibt, die gleich der Haltezeit t_hold nach den Prüflings-Taktsignal übergängen ist, wird ein H-Pegel im Speicherflipflop 512 zwi schengespeichert; andernfalls wird ein L-Pegel zwischengespei chert.

Diese Verfahrensweise kann auch unter Anwendung einer Kombination aus Analog- und Digitaltechniken realisiert wer den. Fig. 7 zeigt eine Eingangsstufenschaltung 700 für eine erfindungsgemäße automatische Testanlage (ATE). Der Komparator 702 testet den logischen H-Spannungspegel des Prüflings- Datensignals 701 durch Vergleich mit einer Bezugsspannung VOH 704. Ist das Datensignal 701 größer als VOH 704, dann gibt der Komparator 702 einen H-Pegel aus und triggert einen positivge henden Nadelimpulserzeuger 703, der aus einem Inverter 740 und einem UND-Gatter 741 besteht. Als Reaktion darauf erzeugt der positivgehende Nadelimpulserzeuger 704 einen schmalen Impuls, der durch ein programmierbares Verzögerungsnetzwerk 725 zeit lich verzögert wird. Ebenso wie in Schaltung 500 werden pro grammierbare Verzögerungsnetzwerke für den zeitlichen Abgleich von Weglängenfehlern und zur Bereitstellung zusätzlicher Zeit für das Puffern und die Verteilung des Prüflings-Taktsignals 709 eingesetzt. Der schmale Impuls von dem positivgehenden Na delimpulserzeuger 703 setzt außerdem ein RS-Flipflop 720 zu rück, wie durch die gestrichelte Linie 719 dargestellt. Dies weist auf eine Schaltung (nicht dargestellt) hin, die über wacht, ob das Datensignal 701 von BCL 721 gleich H ist. Das Ausgangssignal des Verzögerungsnetzwerks 725 triggert einen herkömmlichen Sägezahngenerator 706, um die Erzeugung eines Sägezahnsignals zu beginnen. Die Komparatoren 714 und 715 ver gleichen das Sägezahnsignal mit Bezugsspannungen V_late 708 und V_early 707. Da die Eingänge 717 und 716 des UND-Gatters 712 nur während der Zeitspanne auf H liegen, in der das Sägezahn signal einen Spannungspegel zwischen V_early 707 und V_late 708 aufweist, liefert der Sägezahngenerator 706 praktisch eine zu sätzliche Verzögerung, die durch Einstellen von V_early 707 und V_late 708 festgesetzt werden kann. Während beide Eingänge 716 und 717 auf H liegen, trifft das Prüflings-Taktsignal 709 ein und legt nach einer zeitlichen Verzögerung durch ein program mierbares Verzögerungsnetzwerk 724 einen logischen H-Pegel an den Eingangsanschluß 718 an, was dazu führt, daß das UND- Gatter 712 einen H-Pegel ausgibt. Da die H-Ausgänge der Kompa ratoren 714 und 715 ein verzögertes Datensignal 701 darstel len, führt die Torsteuerung der Komparatorausgänge mit dem Prüflings-Taktsignal 709 dazu, daß das Ausgangssignal des UND- Gatters 712 den logischen Zustand des Datensignals 701 bezüg lich des Prüflings-Taktsignals 709 annimmt. Dadurch wird das Zitterproblem vermieden, das mit den Verfahren nach dem Stand der Technik verbunden ist. Das H-Ausgangssignal des UND- Gatters 712 setzt das RS-Flipflop 713 und puffert dadurch ACH 722 für das spätere Einlesen in eine Komparatorschaltung mit Hilfe des ATE-Taktsignals. Das Prüflings-Taktsignal 709 setzt nach einer Verzögerung durch Festverzögerungsnetzwerke 710 und 747 die Sägezahngeneratoren 706 und 746 für das nächste Prüf lings-Datensignal zurück.

Die Generatorschaltung für BCL 721 ist analog zu der oben beschriebenen Generatorschaltung für ACH 722 (Fig. 7). Ist das Prüflings-Datensignal 701 kleiner als eine Bezugsspan nung VOL 705 (d. h. das Datensignal 701 ist gleich L), dann gibt der Komparator 760 einen H-Pegel aus und triggert einen negativgehenden Nadelimpulserzeuger 723, der aus Invertern 742-743 und einem UND-Gatter 744 besteht. Der negativgehende Nadelimpulserzeuger 723 gibt einen schmalen Impuls aus, der durch eine programmierbare Verzögerung 745 zeitlich verzögert wird, bevor ein Sägezahngenerator 746 zur Ausgabe eines Säge zahnsignals getriggert wird. Wenn der Pegel des Sägezahnsignals zwischen den Bezugsspannungen V_early 707 und V_late 708 liegt, geben die Komparatoren 750 und 751 an den Eingangsan schlüssen eines UND-Gatters 752 einen H-Pegel aus. Das verzö gerte Prüflings-Taktsignal 709 kommt an einem Eingangsanschluß des UND-Gatters 752 an und schaltet die H-Ausgangssignale der Komparatoren 750-751 durch, die ein verzögertes Prüflings- Datensignal 701 darstellen, wodurch veranlaßt wird, daß das UND-Gatter 752 einen H-Pegel ausgibt. Dadurch wird das RS- Flipflop 720 gesetzt, und BCL 721 hat den Wert H, wodurch an gezeigt wird, daß das Prüflings-Datensignal 701 auf L steht. Wie durch die gestrichelte Linie 753 angedeutet, setzt der ne gativgehende Nadelimpulserzeuger 723 außerdem das RS-Flipflop 713 zurück, um der Schaltung (nicht dargestellt), die ACH 722 überwacht, anzuzeigen, daß das Prüflings-Datensignal 701 auf L steht.

Die in Fig. 8 dargestellte Eingangsstufe 800 ist eine ATE-Eingangsstufe in einer anderen Ausführungsform der Erfin dung. In der Schaltung 800 funktionieren der Komparator 702, der positivgehende Nadelimpulserzeuger 703, das programmierba re Verzögerungsnetzwerk 725 und der Sägezahngenerator 706 ebenso wie in der oben beschriebenen Schaltung 700. Ein Säge zahnsignal vom Sägezahngenerator 706 wird mit einer Bezugs spannung VTH 810 verglichen. Der Komparator 803 gibt einen H- Pegel zu einem Eingangsanschluß des UND-Gatters 811 aus, wenn das Sägezahnsignal größer als VTH 810 ist. Durch Einstellen von VTH 810 kann die Ankunft eines H-Eingangspegels am UND- Gatter 811 verzögert werden. Dadurch wird praktisch das Daten signal 701 zusätzlich verzögert. Das verzögerte Datensignal 701, das als H-Eingangspegel für das UND-Gatter 811 erscheint, wird mit Hilfe des Prüflings-Taktsignals 709 durchgeschaltet, das durch das programmierbare Verzögerungsnetzwerk 724 verzö gert wird. Der Sägezahngenerator 706 wird außerdem durch das Prüflings-Taktsignal 709 über das Festverzögerungsnetzwerk 710 zurückgesetzt. Ein H-Datensignal 701 und ein H-Prüflings- Taktsignal 709 an den Eingangsanschlüssen des UND-Gatters 811 bewirken das Setzen des RS-Flipflops 713. Das resultierende ACH 722 ist daher ein stabiles Signal, das den Zustand des Prüflings-Datensignals 701 bezüglich des Prüflings-Taktsignals 709 darstellt. In dem Falle, wo das Prüflings-Datensignal 701 niedriger als VOH 704 ist, würde der Komparator 702 einen L- Pegel ausgeben, der zu einem verzögerten schmalen Impuls am Punkt 6 führen würde. Die durch das programmierbare Verzöge rungsnetzwerk 806 bewirkte zeitliche Verzögerung ist die glei che wie die des Verzögerungsnetzwerks 725, wie durch die ge strichelte Linie 812 angedeutet. Der schmale Impuls am Punkt 8 triggert den Sägezahngenerator 802 zur Ausgabe eines Sägezahn signal. Sobald das Sägezahnsignal über VTH 810 ansteigt, nimmt der Ausgang des Komparators 804 den H-Pegel an und wird über einen Treiber 805 an den Rücksetzeingangsanschluß des RS- Flipflops 713 angelegt. Dadurch nimmt ACH 722 den L-Pegel an, der geeignet ist, da in erster Linie die Schaltung für BCL 721, nicht für ACH 722, verwendet wird, wenn das erwartete Da tensignal gleich L ist. Der logische H-Pegel am Rücksetzein gang des RS-Flipflops 713 setzt den Sägezahngenerator 802 über einen positivgehenden Nadelimpulserzeuger 813 zurück. Fig. 9 zeigt ein Zeitdiagramm für die Schaltung 800. Ebenso wie bei den Schaltungen 500 und 700 werden die Verzögerungen in der Schaltung 800 für den zeitlichen Abgleich von Weglängenfehlern und zum Bereitstellen von Zeit für das Puffern und die Vertei lung des Prüflings-Taktsignals benutzt.

In der Schaltung 800 ist die Generatorschaltung für BCL 721 analog zu der Generatorschaltung für ACH 722. Wie in Fig. 8 dargestellt, weist die Generatorschaltung für BCL 721, die zum Testen des logischen L-Zustands des Prüflings-Datensignals 701 dient, eine Bezugsspannung 705, einen Komparator 870, ei nen negativgehenden Nadelimpulserzeuger 723, einen aus einem Inverter 853 und einem UND-Gatter 854 bestehenden positivge henden Nadelimpulserzeuger 852, programmierbare Verzögerungs netzwerke 855-856, ein Festverzögerungsnetzwerk 857, Sägezahn generatoren 858 und 862, ein UND-Gatter 86, ein RS-Flipflop 720, einen aus einem Inverter 864 und einem UND-Gatter 865 be stehenden positivgehenden Nadelimpulserzeuger und einen Trei ber 863 auf.

Es versteht sich, daß die oben gegebene Beschreibung der Erfindung zu Erläuterungszwecken dient und nicht als Ein schränkung gedacht ist. Innerhalb des Umfangs der Erfindung sind zahlreiche Modifikationen möglich. Zum Beispiel kann zum Testen der H- und L-Pegel eines Prüflings-Datensignals ein einziger Komparator verwendet werden. In diesem Falle wird die durch den Komparator verwendete Bezugsspannung auf einen Mit telpunkt eingestellt, um zu ermitteln, ob das Prüflings- Datensignal oberhalb oder unterhalb der Bezugsspannung liegt. Die Erfindung wird in den nachstehenden Ansprüchen dargelegt.

Claims

1. In einem Testsystem: Verfahren zur Gewinnung von Ausgangssignalen von einem zu prüfenden Bauelement ("DUT"), das quellensynchrone Signale ausgibt, mit den folgenden Schritten:

a) Verzögern eines Datenausgangssignals von dem Prüf ling;
b) Verzögern eines Taktausgangssignals von dem Prüf ling; und
c) Lesen des Datenausgangssignals unter Verwendung des Taktausgangssignals.

2. Verfahren nach Anspruch 1, das ferner den Schritt zum Speichern eines aus dem Schritt (c) resultierenden Signals in einem Puffer aufweist.

3. Verfahren nach Anspruch 2, wobei der Puffer ein Speicherflipflop ist.

4. Verfahren nach Anspruch 2, wobei der Puffer ein Flipflop ist.

5. Verfahren nach Anspruch 2, das ferner den Schritt zum Lesen eines Ausgangssignals aus dem Puffer unter Verwen dung eines Taktsignals von dem Testsystem aufweist.

6. Vorrichtung zum Testen eines zu prüfenden elektroni schen Bauelements (Prüfling; DUT), das quellensynchrone Signa le ausgibt, wobei die Vorrichtung aufweist:
einen Komparator mit einem ersten, an eine Bezugsspan nung gekoppelten Eingangsanschluß und einem zweiten Eingangs anschluß, der an einen Datenausgangsanschluß des Prüflings (DUT) gekoppelt ist;
ein erstes Verzögerungsglied, das an einen Ausgangsan schluß des Komparators gekoppelt ist;
ein zweites Verzögerungsglied, das an einen Taktaus gangsanschluß des Prüflings (DUT) gekoppelt ist; und
einen Puffer mit einem ersten, an das erste Verzöge rungsglied gekoppelten Eingangsanschluß und einem zweiten, an das zweite Verzögerungsglied gekoppelten Eingangsanschluß.

7. Vorrichtung nach Anspruch 6, die ferner einen zwi schen dem Komparator und dem ersten Verzögerungsglied einge koppelten Nadelimpulserzeuger aufweist.

8. Vorrichtung zum Testen eines zu prüfenden elektroni schen Bauelements ("DUT"), das quellensynchrone Signale aus gibt, wobei die Vorrichtung aufweist:
einen Komparator mit einem ersten, an eine Bezugsspan nung gekoppelten Eingangsanschluß und einem zweiten Eingangs anschluß, der an einen Datenausgang des Prüflings (DUT) gekop pelt ist;
ein erstes Verzögerungsglied, das an einen Ausgangsan schluß des Komparators gekoppelt ist;
ein zweites Verzögerungsglied, das an einen Taktaus gangsanschluß des Prüflings (DUT) gekoppelt ist; und
ein logisches Element mit einem ersten, an das erste Verzögerungsglied gekoppelten Eingangsanschluß und einem zwei ten, an das zweite Verzögerungsglied gekoppelten Eingansan schluß.

9. Vorrichtung nach Anspruch 8, die ferner einen Puffer aufweist, der an einen Ausgangsanschluß des logischen Elements gekoppelt ist.

10. Vorrichtung nach Anspruch 8, die ferner einen zwi schen dem Komparator und dem ersten Verzögerungsglied einge koppeltem Nadelimpulserzeuger aufweist.