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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich allgemein auf eine digitale Testschaltungsanordnung
und insbesondere auf ein Verfahren und eine Vorrichtung zum Eliminieren
von Durchlaßereignissen
während Master-Slave-Flip-Flop-Abtastoperationen,
während eine
minimale Testzeit gegeben ist.
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Hintergrund
der Erfindung
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Das
Testen elektrischer Schaltungen ist ein wesentlicher Teil des Prozesses,
der mit dem Entwurf und der Herstellung elektrischer Schaltungen
verbunden ist. Eine Testtechnik, die beim Testen elektrischer Schaltungen
häufig
verwendet wird, ist die Verwendung eines Testzugriffstors (TAP =
test access port). Die Verwendung eines TAP ermöglicht es, daß Signale
seriell in und aus einer integrierten Schaltung (IC) abgetastet
werden, um die Schaltung auf funktionale Defekte zu prüfen. Die
TAP-Archtiktur ist in der Technik gut bekannt und wurde in einem
IEEE-Standard 1149.1-1990 definiert (IEEE = Institute of Electrical
and Electronic Engineers).
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1 ist ein Blockdiagramm
einer typischen herkömmlichen
integrierten Schaltung (IC) 100, die eine TAP-Schaltungsanordnung 120 enthält. Speziell zugewiesene
TAP-Stifte TDI 112,
TCK 114, TDO 116 und TMS 118 sind vorgesehen,
um eine Kommunikation von einem externen Tester zu einem Satz von
internen Abtastregistern 160a, 160b, ..., 160n und 108 zu
ermöglichen.
Der TCK-Stift (TCK = Test Clock = Testtakt) 114 und der
TMS-Stift 118 (TMS = Test Mode Select = Testmodusauswahl)
sind beide mit einer TAP-Steuerung 130 gekoppelt
und werden verwendet, um ein Kommunikationsprotokoll zu implementieren,
vorzugsweise das „JTAG"-Protokoll (JTAG
= Joint Test Action Group), das in dem IEEE/ANSI-Standard 1149.1-1990
näher beschrieben
ist.
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Die
IC 100 umfaßt
eine interne Logik 106, die gekoppelt ist, um Eingangsdaten über die
Eingangsstifte 102 zu empfangen und Ausgangsdaten über die Ausgangsstifte 104 auszugeben.
Interne Register und/oder Testknoten von Interesse sind mit internen Abtastketten 160a, 160b,
..., 160n gekoppelt. Jede Abtastkette 160a, 160b,
..., 160n umfaßt
eine oder mehrere Abtastkettenzellen 110. Jede Abtastkettenzelle 110 wird
typischerweise unter Verwendung eines Master-Slave-Flip-Flops implementiert. Bei
dem darstellenden Ausführungsbeispiel
umfaßt
die IC 100 auch eine Grenzabtastkette 108. Grenzabtasttesten ist
eine gut bekannte Testtechnik, bei der jede IC-Komponente, die Teil
einer größeren zu
testenden Schaltung ist, mit einem Satz von Schieberegistern aufgebaut
ist, die zwischen jeden Vorrichtungsstift und das spezifische interne
Logiksystem der Komponente plaziert sind, und die es ermöglicht,
daß eine gesamte
Schaltung genau getestet wird, indem nur die Grenzstifte der Komponenten
der zu testenden Schaltung abgetastet werden. Bei dem darstellenden Ausführungsbeispiel
ist jeder Eingangsstift 102 und Ausgangsstift 104 von
Interesse mit einer getrennten Grenzabtastkettenzelle 110 gekoppelt,
die seriell in einer Schleifenkonfiguration gekoppelt sind, um ein Grenzabtastregister 108 zu
bilden. Zu jedem Zeitpunkt sind der TDI-Stift (TDI = Test Data In
= Testdaten-Ein) 112 und
der TDO-Stift (TDO = Test Data Out = Testdaten-Aus) 116 jeweils
schaltbar mit zumindest entweder dem Befehlsregister 140,
einem der internen Abtastregister 160a, 160b,
..., 160n oder dem Grenzabtastregister 108 gekoppelt.
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Das
TAP-Befehlsregister 140 wird verwendet, um die Funktionsweise
des TAP 120 einzustellen. Beim Betrieb werden Befehle unter
der Steuerung des TMS-Stifts 118 und des TCK-Stifts 114 über den
TDI-Stift 112 in das Befehlsregister 140 geladen. Der
Befehl, der in dem Befehlsregister 140 vorliegt, bestimmt,
ob das Befehlsregister 140, eines der internen Abtastregister 160a, 160b,
..., 160n oder das Grenzabtastregister 108 zwischen
dem TDI-Stift 112 und dem TDO-Stift 116 gekoppelt
ist. Daten werden über
den TDI-Stift 112 seriell
in das aktuell ausgewählte
Register 140, 160a, 160b, ..., 160n oder 108 verschoben,
in Synchronisation mit einem Taktsignal, das auf dem TCK-Stift 114 empfangen
wird.
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Abtastkettenzellen 110 sind
Latches, die typischerweise mit einem Master-Slave-Flip-Flop implementiert
sind, das in 2(a) bei 200 dargestellt ist.
Wenn serielle Daten in Master-Slave-Flip-Flops 200 abgetastet
werden, findet eine Datenbewegung an jeder Flanke des Testtakts
TCK statt (in der beiliegenden 2(b) gezeigt).
Diese Bewegung findet auf die Aktivierung von zwei Signalen hin
statt, die durch das TAP erzeugt werden, von dem Testtaktsignal
TCK – Mastertakt
TCKM und Slavetakt TCKS. Nach IEEE-1149.1-Spezifikationen ist erforderlich, daß Daten
auf der abfallenden Flanke des Testtakts TCK verschoben werden.
Wenn der Mastertakt TCKM aktiviert ist, werden serielle Daten, jeweils
ein Bit auf einmal, zu einem Zeitpunkt von dem Eingang 211 des
Flip-Flops 200 in das Masterlatch 210 jedes Flip-Flops 200 geladen.
Wenn der Slavetakt TCKS aktiviert ist, werden Daten, die in jedem
Masterlatch 210 gespeichert sind, in das jeweilige Slave-Latch 220 kopiert,
und von dem Ausgang S_OUT 225 des Slave-Latch 220 zu
dem Eingang M_IN 211 des Masterlatch 210 der nächsten Grenzabtastkettenzelle 210 in
der Abtastkette 108 getrieben.
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Es
ist Vorsicht geboten, wenn diese Testschaltungsanordnung entworfen
wird. Falls der Mastertakt TCKM und der Slavetakt TCKS in irgendeinem Moment
beide über
dem Auslösepunkt
sind, der in 2(b) bei „T" für die Signale
TCKM und TCKS von den Latch-Freigabegattern 212, 222 gezeigt
ist, werden Daten mehrere Abtastkettenzellenlatches 110 in der
Abtastkette 160a, 160b, ..., 160n, 108 „durchgelassen" („shoot
through"), wodurch
die vorher gespeicherten Abtast daten verfälscht werden. Aus diesem Grund
implementieren die meisten Testschaltungsanordnungen Verzögerungserzeugungslogik
zwischen den Master- und Slavetaktsignalleitungen, um sicherzustellen,
daß der
Mastertakt TCKM und der Slavetakt TCKS nicht überlappen. Der Zeitpunkt, wenn
weder Mastertakt TCKM noch Slavetakt TCKS aktiviert ist, wird im
allgemeinen als „Totzeit" bezeichnet. Dies
ist in 2(b) dargestellt.
Falls eine übermäßige Totzeitdauer
zwischen den Master- und Slavetaktsignalen TCKM und TCKS eingeführt ist,
muß die
Testtakt-TCK-Frequenz verringert werden, wodurch die Testzeitdauer
pro zu testender Schaltung erhöht
wird. Dies kann bei Serienherstellungstestleitungen sehr aufwendig
sein.
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Durchlaßprobleme
treten häufiger
auf, wenn die Last auf den Master- und Slavetaktsignalen TCKM und
TCKS hoch ist, wie es häufig
der Fall ist, wenn lange Abtastketten getrieben werden.
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Herkömmliche
Lösungen
für Durchlaßprobleme,
die durch übermäßiges Belasten
der Master- und Slavetaktleitungen eingeführt werden, umfassen das Einführen einer
festen Verzögerung
zwischen dem Mastertakt TCKM und dem Slavetakt TCKS. Diese Lösung ist
jedoch problematisch, falls die feste Verzögerung eingestellt ist, um
eine zu lange Totzeitdauer zwischen dem Master- und dem Slavetakt
einzuführen,
da die Frequenz des Testtakts TCK gezwungen wird, langsamer zu sein.
Die langsamere Testtaktfrequenz erhöht die Testzeitdauer und somit die
Kosten des Tests. Falls der Verzögerungswert
zu niedrig eingestellt ist, treten Durchlaßbedingungen in den Abtastketten
auf, wo Ladefehlanpassungen auftreten.
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Eine
weitere herkömmliche
Lösung
umfaßt die
Verwendung von Testmodulsatelliten. Dieses Verfahren erfordert die
Installation von Testmodulen, die die Testsignale von dem TAP puffern
und die nichtüberlappenden
Takte lokal in jedem Block erzeugen. Dieses Verfahren reduziert
das Risiko von Durchlassen erheblich, aber erfordert, daß Testmodule
erzeugt, korrekt dimensioniert, verifiziert und in jedem Block der
Schaltung plaziert werden, wodurch sowohl Entwurfszeit als auch
Gesamtfläche
des Chips erhöht
werden.
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Eine
weitere Lösung
für das
Problem ist die Verwendung von Langstreckenrückkopplung. Bei diesem Verfahren
wird ein Ausgangssignal von dem TAP um die Peripherie der integrierten
Schaltung geleitet und als ein Eingangssignal in das TAP zurückgeleitet.
Diese Verzögerung,
die durch die lange Spur eingeführt
wird, stellt eine feste Verzögerung
dar, die als die Totzeit zwischen den Master- und Slavetaktsignalen
TCKM und TCKS des TAP wirkt. Der Nachteil der Implementierung ist
zweifach. Zunächst,
falls die Verzögerung
zu lang ist, wird die Testzeit unnötig erhöht, falls die Verzögerung zu
kurz ist, wird Durchlassen eingeführt. Zweitens erbt die lange
Spur aufgrund ihrer schleifenartigen Art große induktive Eigenschaften.
Die Spur muß daher
eine zusätzliche Breite
tragen, was mehr Fläche
auf dem Chip verbraucht. Da die Spur auch in dem äußersten
Teil des Kerns existiert, muß besonders
darauf geachtet werden, daß der
Leiter der obersten Ebene nicht auf der Spur leitet. Falls die lange
Leitung nach der obersten Leitung von Hand plaziert wird, ist es
schwierig, durch stark überfüllte Bereiche
des Chips zu gelangen.
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Jede
der herkömmlichen
Lösungen
für Durchlaßprobleme
bei Master-Slave-Latches führt
zu anderen Problemen, wie es oben beschrieben wurde. Folglich besteht
ein Bedarf nach einem Verfahren und einer Vorrichtung, die es einem
Testentwickler ermöglicht,
die Totzeitdauer zu kalibrieren und somit Durchlassen zu eliminieren,
während
die schnellstmögliche
Testzeit über
prozeßveränderliches
Silizium ermöglicht
wird.
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Die
US 5 771 240 beschreibt
in dem Zusammenhang von Fehlerbehebungsausfällen einer integrierten Schaltung
die Erzeugung eines Auslöseerfassungssignals
mit einer programmier baren Verzögerung.
Dieses Auslösesignal
wird für
ein gesteuertes Latch von Testsignalen auf Testknoten verwendet,
aber das verzögerte
Auslösesignal
wird nicht in dem Zusammenhang eines Slave-Master-Latch zum Erzeugen
eines Master- und
Slavetaktsignals verwendet, um Durchlassen zu eliminieren.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung ist ein neuartiges Verfahren und eine Vorrichtung
zum Eliminieren von Durchlaßereignissen
während
Master-Slave-Flip-Flop-Abtastoperationen, während eine minimale Testzeit
gegeben ist. Durchlaßabtastprobleme, die
durch Ladefehlanpassungen auf den TAP-Master- und Slavetaktsignalleitungen
eingeführt
wurden, werden durch Abtasten eines geeigneten Werts in ein programmierbares
Register gelöst,
was die Verzögerung
von dem Mastertaktsignal TCKM-Aus zu dem Slavetaktsignal TCKS-Ein
erhöht,
und von dem Slavetaktsignal TCKS-Aus zu dem Mastertaktsignal TCKM-Ein.
Durchlaßabtastprobleme,
die durch Offenschleifenleitungen eingeführt werden, können ebenfalls
durch Erhöhen
der Verzögerung
zwischen Master- und Slaveleitungen eliminiert werden.
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Gemäß der Erfindung
ist eine Master-Slave-Takterzeugungsschaltung vorgesehen, wie sie
in Anspruch 1 definiert ist.
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Gemäß einem
Ausführungsbeispiel
umfaßt die
Master-Slave-Takterzeugungsschaltung
der Erfindung eine programmierbare Verzögerungsschaltung, die eine
verzögerte
Version eines Testtaktsignals erzeugt, wobei die Verzögerung proportional
zu einem programmierten Verzögerungswert
ist. Das verzögerte
Testtaktsignal wird durch eine Taktsignalerzeugungsgeneratorschaltung
verwendet, die ein Mastertaktsignal und ein Slavetaktsignal auf
der Basis des Testtaktsignals und der verzögerten Version des Testtaktsignals
erzeugt. Die programmierbare Verzögerungsschaltung umfaßt eine
Verzöge rungsauswahlschaltung
und eine Verzögerungsgeneratorschaltung.
Die Verzögerungsauswahlschaltung spricht
auf den programmierten Verzögerungswert zum
Erzeugen eines einstellbaren Verzögerungssteuersignals an. Die
Verzögerungsgeneratorschaltung
erzeugt das verzögerte
Taktsignal ansprechend zu und in Proportion zu dem einstellbaren
Verzögerungssteuersignal.
Der programmierte Verzögerungswert
ist vorzugsweise in einem Verzögerungsregister
gespeichert, das über
eine TAP-Steuerschaltungsanordnung programmierbar ist. Bei dem darstellenden
Ausführungsbeispiel
ist die Verzögerungsauswahlschaltung
unter Verwendung eines 3:8-Decodierers
implementiert, dessen Eingang mit einem programmierbaren 3-Bit-Verzögerungsregister
gekoppelt ist, und die Verzögerungsgeneratorschaltung umfaßt einen
Satz von acht Verzögerungselementen, die
in Reihe gekoppelt sind, von denen jedes eine aufeinanderfolgend
stärker
verzögerte
Version des Testtaktsignals erzeugt. Die Verzögerungsauswahlschaltung bestimmt,
welche der nachfolgend verzögerten
Versionen des Testtaktsignals als das verzögerte Taktsignal ausgegeben
wird.
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Ein
erstes NOR-Gatter ist gekoppelt, um das Testtaktsignal und das verzögerte Taktsignal
zu empfangen, um ein Mastertaktsignal nur zu aktivieren, wenn das
Testtaktsignal und das verzögerte
Taktsignal beide aktiviert sind. Ein zweites NOR-Gatter ist gekoppelt,
um eine invertierte Version des Testtaktsignals und des verzögerten Taktsignals
zu empfangen, und um ein Slavetaktsignal nur zu aktivieren, wenn
das Testtaktsignal und das verzögerte
Taktsignal beide deaktiviert sind.
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Kurze Beschreibung
der Zeichnungen
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Die
Erfindung wird durch Lesen der folgenden detaillierten Beschreibung
in Verbindung mit den Zeichnungen, bei denen gleiche Bezugszeichen
verwendet werden, um gleiche Elemente zu bezeichnen, besser verständlich.
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1 ist ein Blockdiagramm
einer typischen herkömmlichen
integrierten Schaltung (IC), die eine TAP-Schaltungsanordnung enthält;
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2(a) ist ein schematisches
Diagramm eines Master-Slave-Flip-Flops;
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2(b) ist ein Zeitgebungsdiagramm,
das das „Durchlassen"-Problem darstellt,
das bei Master-Slave-Flip-Flops
auftreten kann;
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3(a) ist ein schematisches
Diagramm einer programmierbaren Verzögerungsvorrichtung gemäß der Erfindung;
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3(b) ist ein Zeitgebungsdiagramm,
das die Zeitgebung der Master-Slave-Flip-Flop-Signale als Ergebnis
der Verwendung der programmierbaren Verzögerungsvorrichtung darstellt;
und
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4 ist ein Blockdiagramm
einer Grenzabtastkomponente, die die Master-Slave-Takterzeugungsschaltung
der Erfindung implementiert.
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Detaillierte
Beschreibung
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Ein
neuartiges Verfahren und eine Vorrichtung zum Eliminieren von Durchlaßereignissen
während
Master-Slave-Flip-Flop-Abtastoperationen, während minimale
Testzeiten gegeben sind, wird hierin nachfolgend näher beschrieben.
Obwohl die Erfindung im Zusammenhang von TAP-Protokollsignalen beschrieben
wird, ist es für
einen Fachmann auf dem Gebiet klar, daß die programmierbare Verzögerungsschaltung
in jeder elektronischen Schaltung verwendet werden kann, die eine
Totzeit zwischen abwechselnden Taktsignalen erfordert.
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3(a) ist eine schematische
Darstellung einer Master-Slave-Takterzeugungsschaltung,
die Durchlaßereignisse
eliminiert, für
die Verwendung beim Erzeugen von Mastertakt-TCKM und Slavetakt-TCKS
von dem Testtakt TCK. Die Master-Slave-Takterzeugungsschaltung 300 umfaßt eine
programmierbare Verzögerungsschaltung 340 und
eine Taktsignalerzeugungsgeneratorschaltung 330. Die programmierbare
Verzögerungsschaltung 340 umfaßt ein Verzögerungsregister 302,
eine Verzögerungsauswahlschaltung 310 und
eine Verzögerungsgeneratorschaltung 320.
Bei dem darstellenden Ausführungsbeispiel
ist das Verzögerungsregister 302 über eine
TAP-Steuerschaltung programmierbar. Ein Befehl zum Programmieren
des Verzögerungsregisters 302 wird über die
geeignete Steuerung der TMS-, TCK- und TDI-Signale einer Grenzabtastkomponente
in das TAP-Befehlsregister 140 geladen. Dieser Befehl bewirkt,
daß der
TDI-Eingang 112 mit dem Verzögerungsregister 302 gekoppelt
ist, so daß die
gewünschte
Verzögerung
dann über
eine geeignete Steuerung der TMS-, TCK- und TDI-Signale von der
TDI-Leitung 112 in das Verzögerungsregister 302 verschoben
wird.
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Bei
dem darstellenden Ausführungsbeispiel umfaßt die Verzögerungsauswahlschaltung 310 einen
3:8-Decodierer 312, und die Verzögerungsgeneratorschaltung 320 umfaßt acht
Verzögerungselemente 322a, 322b, 322c, 322d, 322e, 322f, 322g und 322h und
eine nachgeschaltete Kombinationslogik. Die Inhalte des Verzögerungsregisters 302 werden
als Eingang zu dem 3:8-Decodierer 312 verwendet. Der 3-Bit-Wert
bestimmt die Totzeitdauer zwischen den Master- und Slavetakten TCKM
und TCKS, wobei „0" (d. h. „000bin")
die minimale Totzeitdauer darstellt und „7" (d. h. „111bin") die maximale Totzeitdauer
darstellt.
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Das
Testtaktsignal TCK 350 wird in eine seriell gekoppelte
Kette von Verzögerungselementen 322a–322h eingegeben.
Ein Satz von acht UND-Gattern 324a–324h ist vorgesehen,
wobei jeweils eines einem jeweiligen Verzögerungselement 322a–322h und
einem jeweiligen Ausgang D0–D7
des Decodierers 312 entspricht, und jedes UND-Gatter 324a–324h gekoppelt
ist, um das verzögerte
Testtaktsignal, das von dem entsprechenden Verzögerungselement 322a–322h ausgegeben
wurde, und das ausgegebene Auswahlsignal von der entsprechenden
Decodiererausgangsleitung D0–D7
zu empfangen. Der 3-Bit-Wert,
der in das Verzögerungsregister 302 abgetastet
wird, wird durch den 3:8-Decodierer 312 decodiert, so daß nur ein
Ausgang D0, D1, ..., D7 aktiviert ist. Folglich aktiviert nur ein
UND-Gatter 324a–324h eine
proportionale Verzögerungszeit, nachdem
der Testtakt TCK aktiviert ist. Ein Acht-Eingang-NOR-Gatter (in
dem darstellenden Ausführungsbeispiel
ist ein Satz von vier NOR-Gattern 326a–326d implementiert,
aus Geschwindigkeitsgründen)
verknüpft
die Ausgänge
der NAND-Gatter 324a–324h NOR-logisch,
um ein einziges Ausgangssignal TCKD zu erzeugen, das eine verzögerte Version
des Testtaktsignals TCK ist. Falls beispielsweise „n" den Wert darstellt,
der in dem Verzögerungsregister 302 gespeichert
ist, gibt es n+1 Verzögerungsmodule 322a bis 322n+1,
die bei der Erzeugung des Signals TCKD beteiligt sind, das durch
den 3:8-Decodierer 312 ausgewählt wird. Das Signal TCKD 329 ist daher
eine verzögerte
Version (um n+1 Verzögerungseinheiten)
des Testtakts TCK 350.
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Die
Taktsignalgeneratorschaltung 330 umfaßt Inverter 332, 334, 338 und
NOR-Gatter 336 und 340, die wie in 3(a) gezeigt verbunden sind.
Eine gepufferte und invertierte Version (über die Inverter 332, 334 und 338)
von TCKD 329 wird über
die NOR-Gatter 336, 340 mit dem Testtaktsignal
TCK gattergesteuert, um den Mastertakt TCKM bzw. den Slavetakt TCKS
zu erzeugen.
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3(b) ist ein Zeitgebungsdiagramm,
das die Zeitgebung der Master- und Slavetaktsignale TCKM und TCKS
darstellt, wenn das TAP gemäß der vorliegenden
Erfindung implementiert ist. Wie es in 3(b) ersichtlich ist, deaktiviert der
Mastertakt TCKM auf der ansteigenden Flanke von TCK. Dies ermöglicht es
der TAP 130, der IEEE-1149.1-Anforderung zu entsprechen,
daß serielle
Daten auf der ansteigenden Flanke des Testtakts TCK gelatcht werden.
Das Zeitgebungsdiagramm stellt die Beziehung zwischen dem Testtakt
TCK und den Master- und Slavetakten TCKM und TCKS dar. Es ist auch
ersichtlich, daß der
verzögerte
Testtakt TCKD verwendet wird, um die Totzeit zwischen dem Master-
und Slavetakt zu bestimmen. Bei diesem Beispiel ist die Verzögerungszeit
eingestellt, um zu garantieren, daß es keine Durchlassungen gibt,
und trotzdem eine maximale Testtakt-TCK-Frequenz zu ermöglichen,
um die schnellstmögliche
Testzeit sicherzustellen.
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4 ist ein Blockdiagramm
einer Grenzabtastkomponente 400, die die Master-Slave-Takterzeugungsschaltung 300 der
Erfindung implementiert. Wenn dieselben für jede Grenzabtastkomponente
in einer größeren Schaltung
implementiert sind, wird eine gepufferte Version der Master- und
Slavetakte TCKM und TCKS für
jede Abtastkette 108 für
jede Grenzabtastkomponente U1, U2, U3 und U4 erzeugt. Die einzelnen
Chipentwickler müssen
nur sicherstellen, daß die
Eingangslast für
Master und Slave äquivalent
ist, was ohne weiteres erreicht werden kann durch Plazieren äquivalenter
Puffer an dem Eingang zu der Grenzabtastkette 108 in jeder
Komponente.
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Aus
der vorhergehenden detaillierten Beschreibung ist offensichtlich,
daß die
vorliegende Erfindung im Vergleich zum Stand der Technik wesentliche
Vorteile liefert. Zunächst
kann die Totzeit, die für eine
spezielle Schaltung erforderlich ist, durch Programmieren der Verzögerungszeit
feinabgestimmt werden, so daß Durchlassungen
eliminiert werden und über
einen Bereich von prozeßveränderlichem Silizium
die schnellste Zeit erreicht wird. Zweitens ist jede notwendige
Logik in der TAP 130 selbst enthalten, so daß Entwickler
nicht damit belastet werden müssen,
Testmodule in jeden der Blöcke
derselben einzubauen, zusammen mit der damit zusammenhängenden
Zeitdauer beim Durchführen
der Verifizierung.
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Obwohl
die Erfindung bezüglich
der darstellenden Ausführungsbeispiele
beschrieben wurde, ist es für
einen Fachmann auf diesem Gebiet klar, daß an den darstellenden Ausführungsbeispielen
verschiedene Änderungen
und Modifikationen durchgeführt
werden können,
ohne von dem Schutzbereich der Erfindung abzuweichen. Es ist beabsichtigt,
daß der
Umfang der Erfindung nicht in irgendeiner Weise auf das gezeigte
und beschriebene Ausführungsbeispiel
beschränkt
ist, sondern daß die
Erfindung nur durch die angehängten
Ansprüche
beschränkt
ist.