DE112005001517B4

DE112005001517B4 - Synchronisation zwischen Niedrigfrequenz- und Hochfrequenzdigitalsignalen

Info

Publication number: DE112005001517B4
Application number: DE112005001517.3T
Authority: DE
Inventors: Atsushi Nakamura
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2004-06-24
Filing date: 2005-06-24
Publication date: 2018-06-21
Anticipated expiration: 2025-06-25
Also published as: CN1973251A; CN100444078C; JP4874963B2; US7061286B2; WO2006002374A1; JP2008504746A; US20050285640A1; DE112005001517T5

Abstract

Eine Synchronisationsschaltung zum Synchronisieren einer Niedrigfrequenzdigitalschaltungsanordnung und einer Hochfrequenzdigitalschaltungsanordnung ist vorgesehen. Die Synchronisationsschaltung erzeugt eine geordnete Reihe von Takten aus dem Hochfrequenzdigitaltakt. Die Takte besitzen eine deterministische Zeitbeziehung, wobei mindestens ein Takt eine Periode besitzt, die länger ist als die Zeitsteuerunsicherheit assoziiert mit einem Synchronisationssignal. Das Synchronisationssignal wird durch eine Kette von Verriegelungsschaltungen geleitet, wobei jede durch einen der herunter geteilten Takte mit sukzessiv höherer Frequenz getaktet wird. Diese Verriegelungsschaltungen richten das Synchronisationssignal mit den Takten, erzeugt durch den Taktteiler, aus und richten schließlich das Synchronisationssignal mit dem Hochfrequenztakt aus. Diese Synchronisationsschaltung wird in Verbindung mit einem automatischen Testgerät, verwendet bei der Herstellung von Halbleitervorrichtungen, beschrieben.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die Erfindung bezieht sich allgemein auf digitale Logikschaltungen und insbesondere auf die Synchronisation zwischen digitalen Logikschaltungen, die mit unterschiedlichen Takt- oder Clockraten arbeiten.
II. Diskussion verwandter Technik
Die meisten modernen digitalen Systeme verwenden Taktgeber oder Clocks, um die Betriebszeit der verschiedenen Schaltungskomponenten innerhalb des Systems zu steuern. Bei der Auslegung des digitalen Systems muss sichergestellt werden, dass dann, wenn im Einschaltungselement getaktet (clocked) wird, um eine Operation auszuführen, die Eingangsgrößen für dieses Schaltelement, die erforderlich sind, um diese Operation zu vollenden, bereits erzeugt sind. Auf diese Weise können sämtliche Schaltungselemente zusammenarbeiten und das erwartete Resultat produzieren.
Einige komplexe Systeme verwenden Mehrfachtakte oder -clocks. Jeder Takt könnte die Zeitsteuerung von Operationen oder Vorgängen innerhalb irgendeines Subsatzes von Schaltungselementen im Gesamtsystem steuern. Diese Subsätze oder Untersätze von Elementen werden oftmals Takt- oder Clockdomänen genannt. Mehrfachtaktdomänen können beispielsweise dort verwendet werden, wo einige Teile des Systems Hochfrequenzmessungen oder Hochgeschwindigkeitssignalverarbeitung ausführen. Diese Teile des Systems könnten einen relativ hochfrequenten Takt oder Clock benötigen. Andere Teile des Systems könnten relativ niedrigfrequente Steuerfunktionen ausführen und könnten daher mit weniger teurer Logik getaktet oder geclockt werden, insbesondere mit einem Takt oder Clock einer niedrigeren Frequenz.
Automatische Testausrüstungen oder -geräte der Bauart, wie sie zum Testen von Halbleitervorrichtung während deren Herstellung verwendet werden, bilden ein Beispiel einer Systembauart oder eines Systemtyps mit Mehrfachtakt- oder -clockdomänen. 1 zeigt ein Blockdiagramm für einen Teil eines automatischen Testgeräts, welches allgemein als ein „Tester“ bezeichnet wird. Der Tester 20 weist eine Computerarbeitsstation oder Computer Workstation 22 auf, die als ein Operator Interface oder Betreiberinterface dient und die Gesamtsteuerung für den Tester 20 vorsieht.
Der Tester 20 weist einen Testkopf 24 auf, der viele elektronische Schaltungskarten enthält, die Schaltungen aufweisen zur Durchführung vieler Funktionen, die für einen Tester 20 erforderlich sind, um alle Signale zu erzeugen und zu messen, die notwendig sind, um eine im Test befindliche Halbleitervorrichtung unter Test (device under test = DUT) 90 zu testen.
Der gezeigte Tester weist, wie gezeigt, Mehrfachinstrumentenkarten 30 auf. Die Instrumentenkarten enthalten Schaltungen zur Erzeugung oder zur Messung von Signalen, wie diese während eines Tests einer Halbleitervorrichtung benötigt werden. Instrumentenkarte 30A ist ein Beispiel einer digitalen Instrumentenkarte, die Digitalsignale als Teil eines Tests erzeugt und misst. Die Karte 30A weist ein Takt- oder Clockmodul 40 auf, das einen Takt oder Clock erzeugt, der die Schaltung auf der Instrumentenkarte 30A taktet. Das Takt- oder Clockmodul 40 kann ein Takt- oder Clockmodul sein, wie es in dem US-Patent 6 188 253 ausgegeben an Gage et al. beschreiben ist, wobei dieses Patent den Titel „ANALOG CLOCK MODULE‟ trägt und durch Bezugnahme in diese Beschreibung aufgenommen wird.
In dem Beispiel der 1 enthält das Clock- oder Taktmodul eine direkte Digitalsynthese-(direct digital synthesis = DDS)-Schaltung 42 und eine Phasenverriegelungsschleifen- und -filterschaltung (phase lock loop and filter circuit) 44. Die Phasenverriegelungsschleifen- und -filterschaltung 44 gibt ein Takt- oder Clocksignal aus, das eine programmierbare Frequenz besitzt. Die Frequenz des durch das Taktmodul 40 erzeugten Takts ist vorzugsweise programmiert zur Ausführung von Testfunktionen mit einer Rate entsprechend einer bestimmten im Test befindlichen Vorrichtung. Jedes der anderen Instrumente 30 könnte in ähnlicher Weise ein Clock- oder Taktmodul 40 enthalten, wobei jedes zur Erzeugung eines Taktes mit einer Frequenz programmiert ist, die geeignet ist für die Testfunktionen, die durch dieses Instrument ausgeführt werden sollen.
Die digitale Instrumentenkarte 30A umfasst auch eine Formatierung- und PNI-Elektronik 48, die an die im Test befindliche Vorrichtung (DUT) 90 erzeugte und gemessene Digitalsignale anlegt. Der Wert dieser Signale und die präzise Zeit, mit der sie an die DUT 90 angelegt werden, wird durch die Programmierung der Mustererzeugungs- und Zeitsteuerschaltung 46 gesteuert.
Der Tester 20 könnte mehrfache digitale Instrumente umfassen, so dass viele Digitalsignale erzeugt und gleichzeitig gemessen werden können. Andere der Instrumente 30 werden unterschiedliche Funktionen ausführen. Viele Halbleitervorrichtungen erzeugen oder arbeiten mit Analogsignalen. Es sei folgendes Beispiel angegeben. Die Halbleiterchips, die in Diskantriebssteuerungen, zellularen Telefonen und Audio-Video-Systemen verwendetet werden, erzeugen alle oder werden alle betrieben mit Signalen in Analogform zusätzlich zu Signalen, die in Digitalform vorliegen. Um diese Chips zu testen, werden einige der Instrumente 30 Analogsignale erzeugen oder messen.
Zum vollständigen Test der DUT 90 (der im Test befindlichen Vorrichtung oder device under test) ist es normalerweise notwendig, sicherzustellen, dass die DUT 90 ein spezielles Analogsignal erzeugt und zwar ansprechend auf eine spezielle digitale Eingangsgröße oder dass die DUT 90 eine spezifische oder bestimmte digitale Ausgangsgröße erzeugt, und zwar ansprechend auf ein bestimmtes analoges Eingangssignal. Oftmals reicht es nicht aus, nur zu wissen, dass die DUT 90 ein Analog- oder digitales Signal mit dem erwarteten Wert erzeugt. Es ist oftmals notwendig, auch zu wissen, dass das Signal zur geeigneten Zeit relativ zum Eingang oder der Eingangsgröße erzeugt wurde.
Es ist daher oftmals notwendig, dass verschiedene Instrumente 30 innerhalb des Testers 20 miteinander synchronisiert werden.
In diesem Zusammenhang bedeutet „synchronisiert“, dass die Instrumente einige Signale mit einer vorhersagbaren Zeitbeziehung erzeugen. In einem Testsystem ist es oftmals nicht notwendig, dass Ereignisse in unterschiedlichen Instrumenten gleichzeitig auftreten und „synchronisierte“ Ereignisse brauchen nicht „gleichzeitig“ bzw. simultan sein. Vielmehr ist es oftmals wichtiger in einem Testsystem, das bestimmte Ereignisse mit der gleichen relativen Zeit, wann immer ein Test ausgeführt wird, auftreten. Wenn das Testsystem keine Signale mit der gleichen relativen Zeitsteuerung bei jedem Test erzeugt, könnten Unterschiede bei den Testresultaten unterschieden zuzuweisen sein, und zwar unterschieden auf welche Weise die Testsignale erzeugt oder gemessen wurden und nicht auf die tatsächlich Unterschiede der im Test befindlichen Vorrichtung (DUT). Wenn andererseits die Ereignisse eine vorhersagbare Zeitbeziehung besitzen, so können die Unterschiede von Test zu Test besser mit Defekten der im Test befindlichen Vorrichtung assoziiert werden, was einen genaueren Tester zur Folge hat. Zusätzlich gilt: wenn zwei Ereignisse eine vorhersagbare zeitliche Beziehung besitzen, die gemessen werden kann, dann kann der Tester oftmals derart geeicht werden, dass die Ereignisse mit einer gesteuerten Zeitbeziehung auftreten. Der Ausdruck „synchron“ umfasst nicht notwendiger Weise, dass die relative Zeit von zwei Ereignissen derart gesteuert wird, dass sie einen bestimmten oder spezifischen Wert besitzt.
1 zeigt einen Tester 20, der unterschiedliche verschiedene Zonen- oder Regionskarten 28 umfasst. Jede Regionskarte 28 ist mit den Mehrfachinstrumentkarten (multiple instrument cards) 30 verbunden. Die Regionskarte liefert ein Bezugstakt- oder -clocksignal und ein Synchronisationssignal an die verschiedenen Instrumente 30, die mit dieser Regionskarte verbunden sind. Sämtliche Regionskarten 28 empfangen einen Bezugstakt oder Referenzclock von einem Referenz- oder Bezugsclock- oder -taktgenerator 30, der in einer Masterregionskarte (Hauptregionskarte) 26 angeordnet ist. Dieser Bezugs- bzw. Referenztakt wird zu jeder der Instrumentenkarten 30 in einer Region (fächerartig) geleitet, und zwar durch eine Referenzclock-Fan-Out-Schaltung 38 auf jeder Regionskarte 28. In ähnlicher Weise wird ein Synchronisationssignal erzeugt in der Masterregionskarte 28 zu jeder der Regionskarten 28 verteilt und in einer Synchronisationssignal-„Fan-Out“-Schaltung 36 zu den Instrumentenkarten 30 innerhalb dieser Region (fächerartig = fanned out) geleitet.
Verschiedene andere Synchronisationsschemata könnten mit einem Tester verwendet werden. Beispielsweise könnten Verbindungen vorgesehen sein von Instrument zu Instrument durch die bestimmte oder spezifische Instrumente synchronisiert sein könnten. Im Allgemeinen jedoch können, wenn Mehrfachinstrumente Zugriff zu einem Synchronisationssignal besitzen, alle eine Zeitreferenz setzen oder einstellen und im Betrieb Ereignisse relativ zu dieser Zeitreferenz steuern.
Es wurde erkannt, dass eine besondere Herausforderung besteht, niederfrequente Digitalschaltungen mit hochfrequenten Digitalschaltungen zu synchronisieren. Über einen Tester 20 in 1 muss der Bezugstakt im Allgemeinen ein niederfrequenter Takt sein, da ein hochfrequenter Takt seine Genauigkeit nicht beibehalten kann, wenn er durch einen Tester geleitet wird. Hochfrequenztakte oder -taktungen werden beispielsweise in einem Takt- oder Clockerzeugungsmodul 40 erzeugt.
2 ist ein allgemeines Blockdiagramm, das ein Szenario repräsentiert, bei dem die Digitalschaltung 210 in einer niederfrequenten Taktdomäne synchronisiert werden muss mit einer Digitalschaltung 212 in eine Hochfrequenztaktdomäne. 2 zeigt allgemein den niederfrequenten Takt bezeichnet mit LF_CLK und den hochfrequenten Takt HF_CLK. Ein mit SYNC bezeichnetes Synchronisationssignal wird in der Niederfrequenzdigitalschaltung 210 erzeugt. 2 zeigt die niederfrequenten Taktsignale und die hochfrequenten Taktsignale in idealisierter Form. Jede Periode des Takts oder Clocks ist perfekt gleichförmig dargestellt und die Perioden sind perfekt beabstandet. Alle Taktsignale haben jedoch eine gewisse Größe an „Jitter“, d.h. Zittern.
3 veranschaulicht eine Schwierigkeit, die dann auftreten kann, wenn ein Synchronisationssignal SYNC, das zur Synchronisation der Hochfrequenzdigitalschaltung 212 mit der niedrigfrequenten Digitalschaltung 210 verwendet werden soll, ausgerichtet ist mit dem niederfrequenten Takt, LF_CLK. Der SYNC-Impuls 310 besitzt nominale Kanten 312 und 314. Der LF_CLK hat jedoch Zittern, was bedeutet, dass die tatsächliche oder Ist-Position der vorderen und nacheilenden Kanten des SYNC-Impulses 310 früher oder später als die Nominalpositionen auftreten könnte. Die vordere Kante des SYNC-Impulses 310 könnte zwischen 312A und 312B auftreten. Die hintere oder nacheilende Kante des SYNC-Impulses 310 könnte zwischen den Zeiten 314A und 314B auftreten. Die Differenzen zwischen der Zeit 312A und 312B zwischen den Zeiten 314A und 314B repräsentieren das Zittern, J, in LF_CLK.
Wenn der SYNC-Impuls 310 zum Synchronisieren der Hochfrequenzdigitalschaltung 212 verwendet wird, übersetzt sich die Veränderung hinsichtlich der vorderen Kante 312 oder der „fallenden“ Kante 314 des SYNC-Impulses in eine Variabilität der Zeitsteuerung des Ausgangssignals von der Hochfrequenzdigitalschaltung 212.
Das Signal 320A repräsentiert eine Ausgangsgröße der Hochfrequenzdigitalschaltung 212, die mit dem SYNC-Impuls 310 synchronisiert ist, der in einem Lauf eines Testprogramms auftreten könnte. Das Signal 320A zeigt eine Ausgangsgröße der Schaltung getaktet durch HF_CLK und zwar die gleiche Funktion ausführend im Intervall zwischen der vorderen und der nacheilenden Kante des SYNC-Impulses 310. Beispielsweise könnte ein Hochfrequenzsignal während dieses Intervalls übertragen werden.
HF_CLK ist ein höherfrequentes Signal als LF_CLK, verwendet zur Zeitsteuerung des SYNC-Impulses 310. Es hat daher Mehrfachperioden, in dem Intervall überspannt durch den SYNC-Impuls 310. Wie gezeigt, besitzt das Signal 320A Mehrfachsignalübergänge entsprechend den Perioden HF_CLK. Einer dieser Signalübergänge ist bei 322A gezeigt und zwar ausgerichtet mit der nominalen ansteigenden Kante 312 des SYNC-Impulses 310. Wenn die ansteigende Kante des SYNC-Impulses 310 zur nominalen Zeit, wie durch die Kante 312 angezeigt, auftritt, so wird das Ausgangssignal der Hochfrequenzdigitalschaltung 212 die bei 322A angegebene Zeitsteuerung besitzen. Wenn jedoch Zittern (Jitter) am Signal 310 bewirkt, dass die vordere Kante des SYNC-Impulses 310 bei 312A auftritt, so erscheint die Ausgangsgröße der hochfrequenten Digitallogik 212 wie gezeigt als Signal 320B. Im Signal 320B richten sich die Signalübergänge 322B mit der Vorderkante 312A aus.
Eine ähnliche Differenz bei der Zeitsteuerung kann dann auftreten, wenn die hochfrequente Digitallogik 212 mit der abfallenden Kante des SYNC-Impulses 310 synchronisiert ist. Die fallende Kante könnte zu irgendeiner Zeit im Intervall begrenzt durch 314A und 314B auftreten. Das Signal 320A zeigt die Ausgangsgröße, wenn die fallende Kante des SYNC-Impulses 310 bei 314A auftritt. Im Gegensatz dazu bezeichnet das Signal 320B die Ausgangsgröße dann, wenn die fallende Kante des SYNC-Impulses 310 spät, wie bei 314B, auftritt.
Impulse in der Hochfrequenzdigitalschaltung 212 synchronisiert mit den vorderen (führenden) und fallenden Kanten des SYNC-Impulses 310 treten zu einer Zeit während der mit E bezeichneten Intervalle auf. Da das Zittern zufällig auftritt, kann die präzise Zeit innerhalb dieses Intervalls nicht von Zyklus zu Zyklus bekannt sein. Da ferner das Zittern nicht das gleiche zu sein braucht bei sowohl den ansteigenden als auch bei den fallenden Kanten des SYNC-Impulses 310 könnte die relative Zeitsteuerung der Ereignisse innerhalb der Hochfrequenzdigitallogikschaltung 212 durch das Zittern beeinflusst sein. Infolge dessen gilt Folgendes: es könnte eine Differenz vorhanden sein, und zwar von Test zu Test hinsichtlich der Zeitsteuerung eines Ereignisses in der Ausgangsgröße der Hochfrequenzdigitallogik 212. In dem Beispiel, wo ein Signal in dem Intervall zwischen den vorderen und hinteren bzw. nacheilenden Kanten des SYNC-Impulses 310 erzeugt wird, könnte dieses Signal für ein Intervall I_A, wie in Signal 320A gezeigt oder Intervall I_B, wie in Signal 320B gezeigt, erzeugt werden. Welches Intervall in irgendeinem speziellen Test auftritt, hängt vom Zittern auf dem LF_CLK ab, der im Allgemeinen unvoraussagbar ist.
Solche Differenzen bei der Zeitsteuerung können zu unerwünschten Ergebnissen beim Betrieb der Hochfrequenzdigitallogik 212 führen. Die Unsicherheit bei der relativen Zeitsteuerung von Ereignissen könnte nicht voraussagbare Testresultate ergeben oder sogar Fehler beim Betrieb der Hochfrequenzlogik 212.
US 2004 / 0 104 749 A1 beschreibt ein Verfahren und eine Schaltung zum Synchronisieren von zwei Signalen, die durch Takte unterschiedlicher Frequenzen ausgelöst werden, die das Niederfrequenz-Schreibfreigabesignal sowohl an der positiven als auch an der negativen Flanke des Takts höherer Frequenz abtasten. Wenn das Abtastergebnis an der positiven oder negativen Flanke des Takts mit der höheren Frequenz „1“ ist, wird der Zustand als „Sperrzustand“ aufgezeichnet und es wird keine Abtastung von der nächsten gegenüberliegenden Flanke genommen. Wenn das Abtastergebnis bei der positiven oder negativen Flanke „0“ ist, wird der Zustand als „Abtastzustand“ aufgezeichnet und die nächste gegenüberliegende Flanke wird abgetastet. Schließlich werden die an den positiven und negativen Flanken genommenen Abtastergebnisse miteinander verbunden, um ein synchronisiertes Schreibfreigabesignal auszugeben.
US 2003 / 0 0002 606 A1 beschreibt ein Verfahren zur bidirektionalen Datensynchronisation zwischen verschiedenen Taktfrequenzen, wobei einem Zustandsmaschinenzähler ein erstes Taktsignal mit einer ersten Frequenz bereitgestellt wird. Der Zustandsmaschinenzähler wird dann mit einem zweiten Taktsignal versehen, das eine zweite Frequenz aufweist, die ein ganzzahliges Vielfaches der ersten Taktfrequenz ist. Der Zustandsmaschinenzähler weist eine ganzzahlige Anzahl von Zuständen auf, die äquivalent zu dem Verhältnis der Frequenz des zweiten Taktsignals zu der Frequenz des ersten Taktsignals sind. Das erste Taktsignal wird angelegt, um den Zustandsmaschinenzähler in einen Anfangszustand zurückzusetzen. Der Zustandsmaschinenzähler erzeugt immer dann ein Zwischentaktsignal, wenn die Zustandsmaschine durch alle Zustände inkrementiert wird, um in den Anfangszustand zurückzukehren. Der Zwischentakt wird dann angewendet, um Daten zwischen der ersten Taktfrequenz und der zweiten Taktfrequenz zu synchronisieren.
US 6 425 088 B1 beschreibt ein Datenübertragungsverfahren und eine Datenübertragungsvorrichtung, die eine einfache Hardware verwenden, um Daten zwischen zwei Schaltungen zu übertragen, die mit unterschiedlichen Taktfrequenzen mit reduziertem Datenübertragungsaufwand arbeiten, um die Übertragungsverzögerungszeit zu verkürzen. Das Datenübertragungsverfahren und die Vorrichtung erzeugen ein Datenübertragungsreferenzsignal, das einen Impuls beinhaltet, der innerhalb eines Zyklus einer niedrigeren der Taktfrequenzen liegt und mit einem Impuls einer höheren der Taktfrequenzen synchronisiert ist. Wenn Daten zwischen den zwei Schaltungen übertragen werden, verwendet eine der als eine Quellenschaltung dienenden Schaltungen das Datenübertragungsreferenzsignal, um zu bestimmen, ob die andere Schaltung, die als eine Zielschaltung dient, vollständig Daten empfangen hat, die von der Quellenschaltung übertragen wurden. Das Verfahren und die Vorrichtung sind in der Lage, Daten schnell zu übertragen und den Abschluss der Datenübertragung schnell zu erkennen.
US 6 078 202 A beschreibt ein Halbleiterbauelement, bei dem ein Block mit einer Vielzahl von Abschnitten, die basierend auf einer Vielzahl von Takten arbeiten, leicht entworfen und geprüft werden kann, und ein Verfahren zum Entwerfen des Halbleiterbauelements. Ein erster und ein zweiter Takt, deren Frequenzen voneinander verschieden sind, werden verwendet, um ein Freigabesignal zu erzeugen, das nur während einer kurzen Periode gültig ist, die eine Übergangsflanke des zweiten Takts enthält. Das Freigabesignal und der erste Takt werden dem zweiten Teil zugeführt. Der zweite Teil synthetisiert das Freigabesignal und den ersten Takt, um im Wesentlichen den zweiten Takt zu erzeugen. Somit wird der zweite Teil als ein Teil betrachtet, der synchron mit dem ersten Takt arbeitet.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung bezieht sich auf eine verbesserte Synchronisation zwischen niederfrequenten und hochfrequenten Schaltungen.
Gemäß einem Aspekt bezieht sich die vorliegende Erfindung auf eine Schaltung, die eine erste Sub- oder Unterschaltung aufweist und zwar getaktet mit einem ersten Takt mit einem Synchronisationsausgang. Die Schaltung weist eine zweite Sub- oder Unterschaltung auf, und zwar getaktet mit einem zweiten Takt mit einer Frequenz, die größer ist als die des ersten Takts, wobei die zweite Subschaltung einen Synchronisationseingang aufweist. Eine Synchronisationsschaltung besitzt einen Eingang gekoppelt mit dem Synchronisationsausgang der ersten Subschaltung und einen Ausgang gekoppelt mit dem Synchronisationseingang der zweiten Subschaltung und einen Takteingang gekoppelt mit dem zweiten Takt. Die Synchronisationsschaltung besitzt einen Taktteiler, der eine längere Periode besitzt als der zweite Takt. Die Synchronisationsschaltung weist auch eine Verriegelung auf, und zwar mit einem Dateneingang und einem Datenausgang und einem Takteingang, wobei der Takteingang mit dem geteilten Takt gekoppelt ist und der Dateneingang mit dem Synchronisationsausgang der ersten Subschaltung gekoppelt ist.
Gemäß einem weiteren Aspekt bezieht sich die Erfindung auf ein Verfahren zum Synchronisieren einer ersten Subschaltung getaktet mit einem ersten Takt mit einer zweiten Subschaltung getaktet mit einem zweiten Takt. In diesem Verfahren wird eine Vielzahl von Takten aus dem zweiten Takt erzeugt, wobei individuelle Takte der Vielzahl von Takten mit dem zweiten Takt synchronisiert sind und eine Periode besitzen, die sich unterscheidet von der Periode des zweiten Taktes. Ein Synchronisationssignal wird für die erste Subschaltung erzeugt, wobei das Synchronisationssignal Zittern assoziiert damit aufweist. Das Synchronisationssignal wird mit einem der Vielzahl von Takten ausgerichtet, der eine Periode besitzt, die länger ist als die Größe des Zitterns assoziiert mit dem Synchronisationssignal. Sodann wird das Synchronisationssignal mit dem zweiten Takt ausgerichtet. Die zweite Subschaltung ist mit dem Synchronisationssignal synchronisiert, und zwar nachdem es mit dem zweiten Takt ausgerichtet wurde.
Figurenliste
Die beigefügten Zeichnungen sind nicht maßstabsgerecht gezeichnet. In den Zeichnungen ist jede identische oder nahezu identische Komponente in den verschiedenen Figuren mit dem gleichen Bezugszeichen bezeichnet. Aus Gründen der Klarheit kann jedoch nicht jede Komponente in jeder Zeichnung bezeichnet sein. In der Zeichnung zeigt:

1 ein Blockdiagramm einer automatischen Testvorrichtung oder eines automatischen Testgerätes gemäß dem Stand der Technik;
2 eine Darstellung, die zum Verständnis der Synchronisation zwischen der niederfrequenten Digitalschaltung und der hochfrequenten Digitalschaltung zweckmäßig ist;
3 eine Darstellung, die zum Verständnis der Zeitsteuerunsicherheit hilfreich ist;
4 eine Darstellung einer Synchronisationsschaltung gemäß einem Ausführungsbeispiel der Erfindung; und
5 ein Zeitsteuerdiagramm, welches nützlich beim Verständnis des Betriebs der Schaltung gemäß 4 ist.

DETAILLIERTE BESCHREIBUNG
Die Erfindung ist nicht in ihrer Anwendung auf die Details der Konstruktion und die Anordnung der Komponenten beschränkt, wie dies in der folgenden Beschreibung erläutert oder in den Zeichnungen dargestellt ist. Die Erfindung kann auch in anderen Ausführungsbeispielen verwendet oder auf verschiedenen Wegen ausgeführt werden. Auch sollten die hier benutzten Ausdrücke und die Terminologie, wie sie für die Zwecke der Beschreibung verwendet werden, nicht als einschränkend angesehen werden. Die Verwendung der Worte „einschließlich“, „aufweisend“ oder „besitzend“, „enthaltend“, „umfassend“ und Abwandlungen davon sollen die genannten Teile umfassen, sowie die Äquivalente davon, wie auch weitere Teile.
4 zeigt eine Synchronisationsschaltung 400 und zwar verbunden zwischen einer Niederfrequenzdigitalschaltung 210 und einer Hochfrequenzdigitalschaltung 212. Die Digitalschaltungen 210 und 212 können unterschiedliche Instrumente in einem Tester bezeichnen. Beispielsweise könnte die Niederfrequenzdigitalschaltung 210 ein Mustergenerator (pattern generator) sein, der eine Sequenz oder Folge von Befehlen aussendet, welche auszuführende Testoperationen spezifizieren. Die Hochfrequenzdigitalschaltung 212 könnte ein Analoginstrument sein, welches Wechselstromsignale (AC-Signale) erzeugt und zwar unter Verwendung direkter digitaler Synthese. Diese AC-Signale könnten Charakteristika, spezifiziert oder bestimmt durch die Befehle vom Mustergenerator, haben. Die Niederfrequenzdigitalschaltung 210 könnte durch LF_CLK und die Hochfrequenzdigitalschaltung 212 könnte durch HF_CLK mit einer höheren Frequenz getaktet sein. Die speziellen Frequenzen von LF_CLK und HF_CLK sind für die Erfindung nicht kritisch. In ins Auge gefassten Ausführungsbeispielen besitzt jedoch der LF_CLK eine Frequenz von weniger als 200 MHz und HF_CLK besitzt eine Frequenz oberhalb 500 MHz.
Die Hochfrequenzdigitalschaltung 212 liefert HF_CLK, was als eine Eingangsgröße für die Synchronisationsschaltung 400 dient. Die Niederfrequenzdigitalschaltung 212 erzeugt ein SYNC-Signal, wie beim Stand der Technik. Die Synchronisationsschaltung 400 erzeugt eine Ausgangsgröße HF_SYNC, die an die Hochfrequenzdigitalschaltung geliefert wird. HF_SYNC ist abgeleitet aus dem SYNC-Signal aber ist zeitgesteuert relativ zu HF_CLK mit einer Zeitsteuerung, die wiederholbar ist, selbst wenn Zittern auf dem SYNC-Signal vorhanden ist. Die Hochfrequenzdigitalschaltung 212 synchronisiert ihren Betrieb mit dem Signal HF_SYNC in der gleichen Weise wie die Schaltung des Standes der Technik und zwar ansprechend auf das Signal-SYNC.
Innerhalb der Synchronisationsschaltung 400 wird HF_CLK an eine Taktteilerschaltung (clock divider circuit) 400 geliefert. Die Takt- oder Clockteilerschaltung 400 erzeugt eine Reihe von Takt- oder Clocksignalen, von denen jedes mit HF_CLK synchronisiert ist, aber auf eine fortlaufende niedrigere Frequenz herabgeteilt ist. In dem veranschaulichten Ausführungsbeispiel ist die Taktteilerschaltung 408 aus einer Kette von D-TYP-Flip-Flops aufgebaut, wobei jedes als ein Halbtaktteiler (half clock divider) konfiguriert ist.
Nimmt man das D-TYP-Flip-Flop 414 als repräsentativ, so wird der Eingangstakt oder Inputclock an den Takt- oder Clockeingang des D-TYP-Flip-Flops 414 geliefert. Der invertierende Ausgang oder die invertierende Ausgangsgröße des D-TYP-Flip-Flops ist zu seinem Eingang zurückgeführt. Für jede ansteigende Kante oder Flanke jedes Eingangstakts kippt der Zustand des D-TYP-Flip-Flops 414. Auf diese Weise durchläuft die Ausgangsgröße oder der Ausgang des D-TYP-Flip-Flops 414 einen kompletten Zyklus für jeweils zwei Zyklen des Eingangstakts. Der Wert am Ausgang des Flip-Flops 414 repräsentiert daher einen Takt bei einer Hälfte der Frequenz von HF_CLK und könnte als ½ HF_CLK bezeichnet werden.
Das Signal mit einer Hälfte der Frequenz von HF_CLK wird an den Eingang zum nächsten Taktteiler in der Kette geliefert. Das Flip-Flop 412 ist ähnlich dem Flip-Flop 414 konfiguriert. Es nimmt als eine Eingangsgröße ½ HF_CLK und erzeugt als eine Ausgangsgröße ¼ HF_CLK. Das D-TYP-Flip-Flop 410 ist ähnlich als Taktteiler konfiguriert. Es akzeptiert als Eingangsgröße ¼ HF_CLK und erzeugt als eine Ausgangsgröße 1/8 HF_CLK.
Der Taktteiler 408 weist gemäß der Darstellung drei Stufen von Taktteilern auf. Es könnte jedoch auch eine unterschiedliche Anzahl von Taktteilern verwendet werden, und zwar basierend auf den relativen Frequenzen von HF_CLK und LF_CLK. Vorzugsweise wird die letzte oder finale Taktteilerstufe einen Takt erzeugen mit einer Periode, die länger ist als die Größe oder Größenordnung des Zitterns im SYNC-Signal.
Der Ausdruck „Größe“ des Zitterns, wie er hier benutzt wird, bezieht sich auf die erwartete maximale Veränderung der Zeit in einem bestimmten Signal. Die Größe (magnitude) des Zitterns basiert auf statistischen Charakteristika des Zitterns über eine gewisse Zeitperiode. Da das Zittern im Allgemeinen zufällig ist, könnte irgendein augenblickliches Zittern tatsächliche Abweichungen in der Zeitsteuerung eines speziellen Signals verursachen, und zwar können diese kleiner oder größer sein als dies durch die statistischen Eigenschaften vorhergesagt wird. Es gibt verschiedene bekannte Wege zur Charakterisierung der Größe (magnitude) des Zitterns.
Die Ausgangsgröße des Taktteilers 408 wird an die Niederfrequenzdigitalschaltung 210 geliefert. Dieser heruntergeteilte Takt könnte als Niederfrequenzdigitaltakt dienen. Alternativ könnte er als ein „Gate“ oder Steuerelement hinsichtlich der Zeitsteuerung eines SYNC-Signals verwendet werden und zwar erzeugt durch die Niederfrequenzdigitalschaltung 210. Wenn beispielsweise die Niederfrequenzdigitalschaltung 210 bestimmt, dass sie mit der Hochfrequenzdigitalschaltung 212 synchronisiert sein sollte, könnte sie mit dem Beginn ihrer Synchronisationsarbeit oder der Synchronisationsoperation warten, einschließlich der Erzeugung des SYNC-Impulses, bis sie eine Kante oder Flanke des herabgeteilten Taktes, vorgesehen durch den Taktteiler 408, detektiert.
Das durch die Niederfrequenzdigitallogik 210 erzeugte SYNC-Signal wird an das Flip-Flop 430 angelegt, welches als eine Verriegelung dient. Die Verriegelung 430 wird durch den niedrigsten Frequenztakt ausgegeben vom Taktteiler 408 getaktet. Selbst wenn Zittern auf dem SYNC-Signal vorhanden ist, wird die Verriegelung 430 in entsprechender Weise das Signal verriegeln, wobei die Ausgangsgröße des Flip-Flops 430 an das Flip-Flop 420 geliefert wird, welches auch als eine Verriegelung dient.
Das Flip-Flop 420 wird durch den ¼ HF_CLK vom Taktteiler 408 getaktet. Die Ausgangsgröße des Flip-Flops 420 wird als eine Eingangsgröße an das Flip-Flop 422 geliefert, welches durch den ½ HF_CLK getaktet ist. Die Ausgangsgröße des Flip-Flops 422 ihrerseits ist als eine Eingangsgröße zum Flip-Flop 424 vorgesehen. Das Flip-Flop 424 wird durch HF_CLK getaktet. Die Ausgangsgröße des Flip-Flops 424 ist daher mit HF_CLK ausgerichtet und repräsentiert das HF_SYNC-Signal.
Der Betrieb der Synchronisationsschaltung kann möglicherweise besser unter Bezugnahme auf das Zeitsteuerdiagramm der 5 verstanden werden. Das Zeitsteuerdiagramm zeigt das HF_CLK-Signal und die herabgeteilten Takte erzeugt durch den Taktteiler 408.
Wie gezeigt wird das SYNC-Signal zu einer Zeit während einer Periode des 1/8 HF_CLK erzeugt. Selbst wenn ein SYNC-Signal Zittern J enthält, wird es während der gleichen Zeitperiode von 1/8 HF_CLK auftreten, da die Periode dieses Taktes länger ist als irgendeine Zeitsteuerunsicherheit verursacht durch das Zittern J. Das Signal 510 repräsentiert die Ausgangsgröße des Flip-Flops 430, welches als eine Verriegelung (latch) wirkt. Das Signal 510 ist das SYNC-Signal, nachdem es mit 1/8 HF_CLK ausgerichtet ist.
Das Signal 512 repräsentiert das Signal 510, nachdem es durch die Verriegelung 420 gelaufen ist. Dieses Signal ist ausgerichtet mit ¼ HF_CLK gezeigt. Das Signal 514 repräsentiert das Signal 512, nachdem es durch die Verriegelung 422 gelaufen ist. Die Verriegelung 422 wird durch ½ HF_CLK getaktet. Demgemäß ist dieses Signal mit ½ HF_CLK ausgerichtet. Das Signal HF_SYNC repräsentiert das Signal 514, nachdem dieses durch die Verriegelung 420 gelaufen ist. Da diese Verriegelung durch HF_CLK getaktet ist, ist die Ausgangsgröße mit HF_CLK ausgerichtet.
Von Wichtigkeit ist Folgendes: das Signal HF_SYNC tritt mit einer bekannten Zeitsteuerbeziehung zu HF_CLK auf. Diese Zeitsteuerbeziehung ändert sich nicht, selbst wenn Zittern auf dem SYNC-Signal vorliegt. Die gleiche Zeitsteuerbeziehung würde angewandt werden, wenn das SYNC-Signal zu irgendeiner Zeit innerhalb des Unsicherheitsbandes hervorgerufen durch das Zittern J aufträte, da die Flanke oder Kante des SNYC-Signals unabhängig vom Zittern in die gleiche Periode des niedrigsten Frequenztaktes, erzeugt durch den Taktteiler 408, fallen würde.
5 zeigt eine Signalausgangsgröße mit einem Intervall I_C begrenzt durch Punkte ausgerichtet mit den vorderen (führenden) und fallenden Kanten bzw. Flanken des SYNC-Signals. Trotz des Vorhandenseins von Zittern auf der vorderen und fallenden Kante des SNYC-Signals überspannt das Intervall I_C stets die gleiche Anzahl von Zyklen von HF_CLK. Im Gegensatz zu den Intervallen wie beispielsweise I_A und I_B, gezeigt in 3, wird I_C stets die gleiche Dauer besitzen. Auf diese Weise stellt die Synchronisationsschaltung 400 die wiederholbare Performance von der Hochfrequenzdigitallogikschaltung 212 sicher.
Nachdem nunmehr mehrere Aspekte von mindestens einem Ausführungsbeispiel dieser Erfindung beschrieben wurden, erkennt man, dass verschiedene Abwandlungen, Modifikationen und Verbesserungen dem Fachmann gegeben sind.
Beispielsweise könnten andere Formen von Taktteilern verwendet werden. Obwohl es zweckmäßig ist, Taktteiler vorzusehen, die die Frequenz eines Taktes durch Zwei teilen, könnten auch Taktteiler verwendet werden, die andere Frequenzverhältnisse benutzen. Zudem ist die Anzahl der Stufen in der Taktteilerkette lediglich zur Veranschaulichung gewählt, wie beschrieben. Die Anzahl der Stufen hängt vorzugsweise von der Periode HF_CLK relativ zur Größe des Zitterns auf LF_CLK ab.
Als ein weiteres Beispiel sind D-Typ-Flip-Flops veranschaulicht, die die Latch- oder Verriegelungsfunktion ausführen. Jedes Schaltungselement, das eine Eingangsgröße in einer gesteuerten oder kontrollierten Zeit relativ zu einem Takt verriegeln kann, kann als eine Latch oder Verriegelung verwendet werden.
Ferner besitzt der Taktteiler 408 eine Kette von Teilerelementen, die Mehrfachtakte erzeugen, die von der höchsten Frequenz zur niedrigsten Frequenz geordnet sind. Es ist nicht notwendig, dass die Takte mit dieser Ordnung in einer Kette von Schaltungselementen erzeugt werden, die wie gezeigt linear ausgelegt ist. Irgendein zweckmäßiges Layout könnte verwendet werden.
Auch zeigt das oben beschriebene Ausführungsbeispiel, dass der Hochfrequenztakt am Eingang zur Teilerkette der erste Takt in der geordneten Serie von Takten ist. Es zeigt auch, dass jeder Takt, erzeugt durch die Kette der Teilerelemente mit einer entsprechenden Verriegelung verbunden ist. Wo eine adäquate Synchronisation aufrecht erhalten werden kann zwischen Takten, die sich in ihrer Frequenz um einen Faktor von mehr als Zwei unterscheiden, braucht nicht jeder Takt erzeugt durch die Taktteilerschaltung mit einer entsprechenden Verriegelung verbunden sein.
Derartige Änderungen, Modifikationen und Verbesserungen sind auch als Teil dieser Offenbarung anzusehen und sie liegen innerhalb des Rahmens der vorliegenden Erfindung. Demgemäß bildet die vorstehende Beschreibung sowie die Zeichnungen lediglich ein Beispiel.

Claims

Eine Schaltungsanordnung die Folgendes aufweist: a) eine erste Subschaltung (210), getaktet mit einem ersten Takt oder Clock und mit einem Synchronisationsausgang; b) eine zweite Subschaltung (212), getaktet mit einem zweiten Takt mit einer Frequenz, die größer ist als der erste Takt, wobei die zweite Subschaltung (212) einen Synchronisationseingang besitzt; c) eine Synchronisationsschaltung (400) mit einem Eingang, gekoppelt mit dem Synchronisationsausgang der ersten Subschaltung (210) und einem Ausgang gekoppelt mit dem Synchronisationseingang der zweiten Subschaltung (212) und einen Clock- oder Takteingang, gekoppelt mit dem zweiten Takt, wobei die Synchronisationsschaltung (400) Folgendes aufweist: i) einen Taktteiler (408), der einen geteilten Takt erzeugt, und zwar synchronisiert relativ zu dem zweiten Takt, wobei der geteilte Takt eine längere Periode besitzt als der zweite Takt; ii) eine Verriegelung bzw. Verriegelungsschaltung (430) mit einem Dateneingang und einem Datenausgang und einem Takteingang, wobei der Takteingang mit dem geteilten Takt und der Dateneingang mit dem Synchronisationsausgang der ersten Subschaltung (210) gekoppelt ist.
Schaltungsanordnung nach Anspruch 1, wobei der zweite Takt durch geeignete digitale Synthese erzeugt wird.
Schaltungsanordnung nach Anspruch 2, wobei der zweite Takt eine Frequenz oberhalb 500 MHz besitzt, und wobei der erste Takt eine Frequenz von weniger als 200 MHz besitzt.
Schaltungsanordnung nach Anspruch 1, wobei der Taktteiler (408) eine Kette von Teilerschaltungen aufweist, wobei jede Teilerschaltung einen Eingang und einen Ausgang besitzt und wobei der Eingang jeder aufeinander folgenden Teilerschaltung in der Kette mit dem Ausgang einer vorherigen Teilerschaltung in der Kette verbunden ist und wobei jede der Teilerschaltungen einen Takt mit der halben Frequenz an seinem Eingang ausgibt, wobei der Eingang der ersten Teilerschaltung in der Kette mit dem zweiten Takt gekoppelt ist.
Schaltungsanordnung nach Anspruch 1, wobei ferner eine Kette von Verriegelungsmitteln bzw. Verriegelungsschaltungen (430) vorgesehen ist, wobei jede Verriegelungsschaltung (430) einen Eingang und einen Ausgang besitzt, wobei der Eingang jeder aufeinander folgenden Verriegelungsschaltung in der Kette mit dem Ausgang einer vorhergehenden Verriegelungsschaltung in der Kette verbunden ist und wobei die Verriegelungsschaltung (430) in der Synchronisationsschaltung (400) die erste Verriegelungsschaltung in der Kette aufweist.
Schaltungsanordnung nach Anspruch 1, wobei der Taktteiler (408) Folgendes aufweist: a) eine Kette von Teilerschaltungen, deren jede einen Eingang und einen Ausgang besitzt, wobei der Eingang jeder aufeinander folgenden Teilerschaltung in der Kette mit dem Ausgang einer vorherigen Teilerschaltung in der Kette verbunden ist und wobei ferner jede Teilerschaltung einen Takt mit der halben Frequenz des Eingangs ausgibt, wobei der Eingang der ersten Teilerschaltung in der Kette mit dem zweiten Takt gekoppelt ist; b) eine Kette von Verriegelungsschaltungen (430), wobei jede Verriegelungsschaltung (430) einen Eingang und einen Ausgang besitzt, und wobei ferner der Eingang jeder aufeinander folgenden Verriegelungsschaltung (430) in der Kette mit dem Ausgang der vorherigen Verriegelungsschaltung (430) in der Kette verbunden ist, und wobei ferner die Verriegelungsschaltung (430) in der Synchronisationsschaltung (400) die erste Verriegelungsschaltung (430) in der Kette aufweist; und c) wobei jede der Verriegelungsschaltungen (430) einen Takteingang besitzt und wobei ferner der Takteingang von jeder der Verriegelungsschaltungen (430) mit dem Ausgang von einer der Teilerschaltungen in der Kette gekoppelt oder verbunden ist.
Schaltungsanordnung nach Anspruch 6, wobei die Teilerschaltungen einen D-Typ-Flip-Flop (414) aufweisen.
Automatische Testvorrichtung, die eine Schaltungsanordnung gemäß einem der Ansprüche 1-7 aufweist, wobei die zweite Subschaltung ein Teil eines Hochfrequenzwechselstrom- oder Hochfrequenz-AC-Instruments ist.
Verfahren zum Synchronisieren einer ersten Subschaltung (210), getaktet mit einem ersten Takt, mit einer zweiten Subschaltung (212), getaktet mit einem zweiten Takt, wobei Folgendes vorgesehen ist: a) Erzeugen einer Vielzahl von Takten aus dem zweiten Takt, wobei einzelne Takte aus der Vielzahl von Takten mit dem zweiten Takt synchronisiert sind und eine Periode besitzen, die sich von der Periode des zweiten Takts unterscheidet; b) Erzeugen eines Synchronisationssignals für die erste Subschaltung (210), wobei das Synchronisationssignal damit assoziiert Zittern aufweist; c) Ausrichten des Synchronisationssignals mit einem der Vielzahl von Takten mit einer Periode länger als die Größe des Zitterns assoziiert mit dem Synchronisationssignal; und d) darauf folgendes Ausrichten des Synchronisationssignals mit dem zweiten Takt; und e) Synchronisieren der zweiten Subschaltung (212) mit dem Synchronisationssignal nach dem Ausrichten mit dem zweiten Takt.
Verfahren zum Synchronisieren einer ersten Subschaltung (210) mit einer zweiten Subschaltung (212) nach Anspruch 9, wobei das Synchronisationssignal mit dem ersten Takt synchronisiert ist.
Verwendung der automatischen Testvorrichtung nach Anspruch 8, wobei Folgendes vorgesehen ist: a) Synchronisieren der ersten Subschaltung (210) und der zweiten Subschaltung (212) in der Testvorrichtung gemäß dem Verfahren nach Anspruch 9; b) Erzeugen von Testsignalen in der ersten Subschaltung (210) und/oder der zweiten Subschaltung (212) und Anlegen der Testsignale an die Halbleitervorrichtungen während ihrer Herstellung; c) Messen des Ansprechens auf die Testsignale von den Halbleitervorrichtungen mit der Testvorrichtung; und d) Ändern des Herstellungsbetriebs basierend auf Messungen vorgenommen mit der Testvorrichtung.
Verfahren zum Synchronisieren einer ersten Subschaltung (210) mit einer zweiten Subschaltung (212) nach Anspruch 9, wobei die Erzeugung der Vielzahl von Takten die Unterteilung des zweiten Taktes umfasst.
Verfahren zum Synchronisieren einer ersten Subschaltung (210) mit einer zweiten Subschaltung (212) nach Anspruch 9, wobei das Ausrichten des Synchronisationssignals mit einem der Vielzahl von Takten das Verriegeln des Synchronisationssignals in eine Verriegelungsschaltung (430) umfasst, und zwar getaktet durch den einen der Vielzahl von Takten.
Verfahren zur Synchronisierung einer ersten Subschaltung (210) mit einer zweiten Subschaltung (212) nach Anspruch 9, wobei das Ausrichten des Synchronisationssignals mit dem zweiten Takt das aufeinanderfolgende Verriegeln des Synchronisationssignals in Verriegelungsschaltungen (430) umfasst und zwar getaktet von Takten der Vielzahl von Takten.