CN1973251A - 低频数字信号与高频数字信号之间的同步 - Google Patents

低频数字信号与高频数字信号之间的同步 Download PDF

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Abstract

同步电路，使低频数字电路系统和高频数字电路系统同步。该同步电路根据高频数字时钟信号产生一系列有序时钟信号。该时钟具有确定时间关系，其中至少一个时钟信号的周期比与同步信号相关的时间不确定性长。将该同步信号送到锁存器链，具有连续高频的降频时钟信号之一分别时钟控制每个锁存器。这些锁存器使该同步信号与时钟分频器产生的时钟信号匹配，最终使该同步信号与高频时钟信号匹配。结合在制造半导体器件的过程中使用的自动测试设备说明该同步电路。

Description

低频数字信号与高频数字信号之间的同步
技术领域
本发明一般地涉及一种数字逻辑电路，更具体地说，本发明涉及以不同时钟速率工作的数字逻辑电路之间的同步。
背景技术
最先进的数字系统利用时钟控制该系统内的各种电路部件的运行时间。在设计该数字系统时，需要注意确保，每当时钟控制一个电路单元进行工作时，已经产生了完成该工作所需的对该电路单元的输入。这样，所有电路单元可以一起工作，从而产生预期效果。
某些复杂系统包括多个时钟。每个时钟可以分别控制整个系统中某些电路单元分组内的操作时序。这些单元分组通常被称为“时钟域”。例如，如果系统的某些部分执行高频测量或者高速信号处理，则可以采用多个时钟域。系统的这些部分可能需要较高频率的时钟。系统的其他部分可能执行较低频率控制功能，因此，利用较低频率时钟控制的较廉价逻辑实现它们。
在半导体器件的制造过程中用于测试半导体器件的这种自动测试设备是具有多个时钟域的这种系统的一个例子。图1以方框图形式示出一个自动测试设备，通常将自动测试设备称为“测试器”。测试器20包括计算机工作站22，它用作操作员界面，而且总体控制测试器20。
测试器20包括具有许多电子电路卡的测试头24，该电子电路卡包括用于执行测试器20要求的许多功能的电路系统，以产生并测量在测半导体器件(DUT)90所需的所有信号。
所示的测试器20包括多个仪表卡30。该仪表卡包括用于产生或者测量测试半导体器件期间所需信号的电路系统。仪表卡30A是作为测试工作的一部分，用于产生和测量数字信号的数字仪表卡的例子。卡30A包括时钟模块40，用于产生用于对仪表卡30A上的电路系统进行定时的时钟信号。时钟模块40可以是诸如授予Gage等人、标题为“ANALOG CLOCK MODULE”的第6,188,253号美国专利描述的时钟模块，在此引用该美国专利的全部内容供参考。
在图1所示的例子中，时钟模块40包括直接数字合成(DDS)电路42和锁相环与滤波器电路44。该锁相环与滤波器电路44输出具有可编程频率的时钟信号。优选地对时钟模块40产生的时钟频率进行编程，从而以适合特定在测器件的速率执行测试功能。其他仪器30同样可以包括时钟模块40，同时分别对每个时钟模块40进行编程，以产生其频率适合该仪器要执行的测试功能的时钟信号。
数字仪表卡30A还包括格式化与PIN电子电路48，该格式化与PIN电子电路48产生并测量施加到在测器件(DUT)90的数字信号。通过对图形生成与定时电路系统46进行编程，可以对这些信号的数值和施加到DUT90的精确时间进行控制。
测试器20可以包括多个数字仪器，因此，可以同时产生和测量许多数字信号。其他仪器30执行不同功能。许多半导体器件产生模拟信号，或者以模拟信号工作。例如，除了数字形式的信号之外，磁盘驱动器控制器、蜂窝电话以及声频一视频系统使用的半导体芯片还都产生模拟形式的信号，或者以模拟形式的信号工作。为了测试这些芯片，某些仪器30将产生或者测量模拟信号。
为了全面测试DUT90，通常需要确定DUT90响应于特定数字输入产生特定模拟信号，或者确定DUT90响应于特定模拟输入信号产生特定数字输出。通常，仅知道DUT90产生具有期望值的模拟信号或者数字信号还不够。通常，还需要知道，在相对于该输入的适当时间，产生了该信号。因此，通常，需要测试器20内的各仪器30互相同步。
在这方面，“同步”指各仪器以可预测的时间关系产生某些信号。通常，在测试系统中，不同仪器中的事件不必同时发生，而且不要求“同步”事件是“同时的”。然而，通常，更重要的是，在测试系统中，每当执行测试时，特定事件就以同样的相对定时发生。如果该测试系统在每次测试时不以相同的相对时间产生信号，则测试结果的差异可能归因于产生或者测量测试信号的方式不同，而非在测器件存在实际差异。相反，如果各事件具有可预测的时间关系，则各测试之间的差异更可能与在测器件的瑕疵有关，这样就产生了更精确的测试器。此外，如果两个事件具有可以测量的可预测时间关系，则通常可以校准该测试器，从而使各事件以受控时间关系发生。然而，“同步”不一定意味着，控制两个事件的相对时间以具有特定值。
图1所示的测试器20包括各种区域卡28。区域卡28分别连接到多个仪表卡30。该区域卡将时钟信号和同步信号送到连接到该区域卡的各种仪器30。所有区域卡28均从位于主区域卡26上的基准时钟信号发生器34接收基准时钟信号。每个区域卡28的全区域基准时钟信号扇出电路38将该基准时钟信号输出到每个仪表卡30。同样，将在主区域卡26产生的同步信号分布到每个区域卡28，并且，同步信号扇出电路系统36将该同步信号输出到位于该区域内的仪表卡30。
在测试器内还可以采用各种其他同步方法。例如，保证各仪器之间实现可以在特定仪器之间实现同步的连接。但是，通常，在多个仪器使用同步信号时，它们均可以设置时间基准，而且操作以控制相对于该时间基准的各事件。
我们知道，使低频数字电路系统与高频数字电路系统同步尤其具有挑战性。对于图1所示的测试器20，通常要求基准时钟信号是低频时钟信号，因为在它通过测试器路由时，高频时钟信号不能保持其精度。例如，在时钟信号生成模块40内产生高频时钟信号。
图2是示出低频时钟信号域内的数字电路系统210与高频时钟信号域内的数字电路系统212同步情况的通用方框图。图2概括示出由LF_CLK表示的低频时钟信号和高频时钟信号HF_CLK。在低频数字电路系统210内产生SYNC表示的同步信号。图2示出理想形式的低频时钟信号和高频时钟信号。该时钟信号的每个周期完全一致，而且各周期间距良好。然而，所有时钟信号都具有某些抖动。
图3示出在使意在使高频数字电路系统212与低频数字电路系统210同步的同步信号SYNC与低频时钟信号LF_CLK匹配时存在的困难。SYNC脉冲310具有标称边沿312和314。然而，LF_CLK具有抖动，这意味着，SYNC脉冲310的前沿和后沿可能比标称位置稍早或者稍晚。SYNC脉冲310的前沿可能出现在312A与312B之间。SYNC脉冲310的后沿可能出现在314A与314B之间。时间312A与312B之间的时间差和时间314B与314B之间的时间差即LF_CLK的抖动J。
如果SYNC脉冲310用于使高频数字电路系统212同步，则该SYNC脉冲的前沿312或者后沿314的变化转变为来自高频数字电路系统212的输出信号的时序的变化。
信号320A即高频数字电路系统212的输出，其与在测试程序的一次运行过程中发生的SYNC脉冲310同步。信号320A是利用HF_CLK时钟控制的、在SYNC脉冲310的前沿与后沿之间的间隔内执行某种功能的电路系统的输出。例如，可以在该间隔内，发送高频信号。
HF_CLK是比用于定时SYNC脉冲310的LF_CLK高的高频信号。因此，在SYNC脉冲310跨越的间隔内，存在多个周期。所示的信号320A具有多个对应于HF_CLK周期的跳变。在322A示出的这些信号跳变之一与SYNC脉冲310的标称上升沿312匹配。如果SYNC脉冲310的上升沿出现在如边沿312所示的标称时间，则高频数字电路系统212的输出信号具有322A所示的定时。然而，如果信号310的抖动导致SYNC脉冲310的前沿出现在312A，则高频数字逻辑212的输出以信号320B所示的发生出现。在信号320B中，信号跳变322B与前沿312A匹配。
在高频数字逻辑212与SYNC脉冲310的后沿同步时，可能存在同样的时间差。在314A和314B限定的间隔内，可以在任意时间出现下降沿。信号320A代表在SYNC脉冲310的下降沿出现在314A时的输出。相反，信号320B代表在SYNC脉冲310的下降沿出现在后至314B时的输出。
与SYNC脉冲310的前沿和下降沿同步的高频数字电路212的脉冲出现在E表示的间隔内的某些时间。因为抖动是随机的，所以对于各周期，不能得知该间隔内的精确时间。此外，因为不要求抖动在SYNC脉冲310的上升沿和下降沿相同，所以该抖动可能影响高频数字逻辑电路212内各事件的相对定时。因此，在高频数字逻辑212输出事件的定时方面，每次测试可能不同。在在SYNC脉冲310的前沿与后沿之间的间隔内产生信号的例子中，可以对于间隔IA产生该信号，如信号320A所示，或者对于间隔IB产生该信号，如信号320B所示。在任何特定测试中出现哪个间隔取决于LF_CLK的抖动，这通常是不可预测的。
在高频数字逻辑212的运行过程中，定时方面的这种差异可能导致不希望的结果。在高频逻辑212的运行过程中，事件的相对定时的不确定性可能导致不可预测的测试结果，甚或错误。
发明内容
本发明涉及改善低频电路系统与高频电路系统之间的同步。
在一个方面，本发明涉及一种电路系统，该电路系统具有第一子电路，利用第一时钟信号时钟控制该第一子电路，而且该第一子电路具有同步输出。该电路系统包括第二子电路，利用其频率高于第一时钟信号的第二时钟信号时钟控制该第二子电路，该第二子电路具有同步输入端。同步电路具有：输入端，连接到第一子电路的同步输出端；输出端，连接到第二子电路的同步输入端；时钟输入端，连接到第二时钟信号。该同步电路具有时钟分频器，该时钟分频器的周期比第二时钟信号的周期长。该同步电路还包括锁存器，该锁存器具有数据输入端和数据输出端以及时钟信号输入端，该时钟信号输入端连接到分频时钟信号，而其数据输入端连接到第一子电路的同步输出端。
在第二方面，本发明涉及一种电路系统，该电路系统具有：第一子电路，利用第一时钟信号时钟控制其，而且它产生同步输出；第二子电路，利用第二时钟信号时钟控制其，该第二子电路具有同步输入端。它包括同步电路，该同步电路具有：时钟分频器电路系统，用于提供多个相对于第二时钟信号同步的有序时钟信号，该多个有序分频时钟信号具有这样的顺序，即，在该顺序中，每个时钟信号的周期都比它前面的时钟信号的周期长。它包括多个锁存器，每个锁存器分别具有数据输入端和数据输出端以及时钟信号输入端。在该电路中，该多个锁存器具有其中分别利用该多个锁存器使每个锁存器的时钟信号输入端连接到多个有序时钟信号之一的顺序，而且在其各种顺序中，连接到其的有序时钟信号具有相同的相对位置。该顺序中最后一个锁存器的数据输入端连接到第一子电路的同步输出端，而该顺序中的各其他锁存器的数据输入端连接到该顺序中的下一个锁存器的数据输出端。此外，该顺序中的第一锁存器的数据输出端连接到第二子电路的同步输入端。
在又一个方面，本发明涉及一种使第一时钟信号时钟控制的第一子电路与第二时钟信号时钟控制的第二子电路同步的方法。在该方法中，利用第二时钟信号产生多个时钟信号，该多个时钟信号中的各时钟信号与第二时钟信号同步，而且其周期与第二时钟信号的周期不同。产生第一子电路的同步信号，该同步信号具有与其相关的抖动。使该同步信号与多个时钟信号之一匹配，该多个时钟信号的周期比与该同步信号相关的抖动的幅值大。此后，使该同步信号与第二时钟信号匹配。利用已经和该第二时钟信号匹配的同步信号，使该第二子电路同步。
附图说明
没有按比例绘制附图。附图中，利用类似的编号表示各图中所示的每个相同部件或者接近相同部件。为了清楚起见，在各图中，没有标出每个部件。附图中：
图1是根据现有技术的自动测试设备的方框图；
图2是用于理解低频数字电路系统与高频数字电路系统之间同步的示意图；
图3是用于理解定时的不确定性的示意图；
图4是根据本发明实施例的同步电路的示意图；以及
图5是用于理解图4所示电路的运行过程的时序图。
具体实施方式
本发明并不局限于应用于下面的说明中描述的或者附图所示的各部件的详细结构或者排列。本发明可以是其他实施例，而且可以以各种方式，实施或者实现本发明。此外，在此使用的习惯用语或者术语是为了说明问题，而且不应该认为具有限制性。使用“包括”、“含有”或者“具有”、“包含”、“涉及”以及它们的变型意在包括下面所列的项目及其等同和其他项目。
图4示出连接在低频数字电路系统210与高频数字电路系统212之间的同步电路400。数字电路210和212可以代表测试器内的不同仪器。例如，低频数字电路210可以是用于发送用于规定要执行的测试操作的一系列命令的码型发生器。高频数字电路212可以是利用直接数字合成方法产生AC信号的模拟仪器。这些AC信号可以具有码型发生器的命令规定的特性。
LF_CLK时钟控制低频数字电路210，较高频率的HF_CLK时钟控制高频数字电路212。LF_CLK和HF_CLK的具体频率对于本发明不重要。然而，在设想的实施例中，LF_CLK的频率低于200MHz，而HF_CLK的频率高于500MHz。
高频数字电路系统212将HF_CLK作为输入送到同步电路400。与在现有技术中相同，低频数字电路210产生SYNC信号。同步电路400产生输出HF_SYNC，将该输出HF_SYNC送到高频数字电路系统212。HF_SYNC是由SYNC信号获得的，但是相对于即使SYNC信号存在抖动仍具有可重复定时的HF_CLK，对该HF_CLK信号进行定时。以与现有技术的电路系统相同的方式，响应信号SYNC，高频数字电路212使其操作与信号HF_SYNC同步。
在同步电路400中，将HF_CLK送到时钟分频器电路400。时钟分频器400产生一系列分别与HF_CLK同步并被分频为连续低频的时钟信号。在所示的实施例中，时钟分频器电路408由D-型触发器链构成，每个触发器分别配置为一个半时钟分频器。
以D-型触发器414作为典型，将输入时钟信号送到D-型触发器414的时钟输入端。D-型触发器414的倒相输出端返回其输入端。对于输入时钟信号的每个上升沿，D-型触发器414的状态反转。因此，对于每两个周期的输入时钟信号，D-型触发器414的输出构成一个完整周期。因此，触发器414的输出值表示HF_CLK的一半频率，因此，可以将它称为1/2HF_CLK。
将为HF_CLK一半频率的信号送到该链中的下一个时钟分频器的输入端。以与触发器414相同的方式，配置触发器412。它获取1/2HF_CLK的输入，而且产生1/4HF_CLK的输出。以与时钟分频器相同的方式，配置D-型触发器410。它接收1/4HF_CLK的输入，而产生1/8HF_CLK的输出。
所示的时钟分频器408具有3级时钟分频器。根据HF_CLK与LF_CLK的相对频率，可以采用不同数量的时钟分频器。最后一级时钟分频器优选产生其周期比SYNC信号中的抖动幅值大的时钟。
在此使用的抖动“幅值”指此时特定信号的最大预期变化。抖动幅值取决于某个时间周期内抖动的统计特性。因为抖动通常是随机的，所以任何瞬间抖动都可能导致特定信号定时的实际偏差小于或者大于利用统计特性预测的偏差。已知各种方法特征化抖动幅值。
将时钟分频器48的输出送到低频数字电路系统210。该降频分频的时钟信号可以用作低频时钟信号。作为一种选择，它可以用作低频数字电路210产生的SYNC信号定时的选通信号。例如，在低频数字电路210确定它应该与高频数字电路212同步时，在它检测到时钟分频器408产生的降频时钟信号的边沿之前，它等待至开始其同步操作，包括产生SYNC脉冲。
将低频数字逻辑210产生的SYNC信号送到触发器430，该触发器430用作锁存器。时钟分频器408输出的最低频时钟信号时钟控制锁存器430。即使在SYNC信号上存在抖动，锁存器430也可以适当锁存从触发器430的输出端送到触发器420的信号，触发器420也用作锁存器。
来自时钟分频器408的1/4HF_CLK时钟控制触发器420。触发器420的输出作为输入送到触发器422，利用1/2HF_CLK时钟控制触发器422。再将触发器422的输出送到触发器424，作为输入。HF_CLK时钟控制触发器424。因此，触发器424的输出与HF_CLK匹配，而且它代表HF_SYNC信号。
参考图5所示的时序图，可以更好地理解同步电路的运行过程。该时序图示出HF_CLK信号和时钟分频器408产生的降频时钟信号。
所示的SYNC信号是在1/8HF_CLK周期内的某个时间产生的。即使SYNC信号含有抖动J，在同一个1/8HF_CLK周期内，也存在该SYNC信号，因为该时钟周期比抖动J不确定产生的任意时间都长。信号510即触发器430的输出，触发器430用作锁存器。信号510与1/8HF_CLK匹配后，就成为SYNC信号。
信号512即通过锁存器420后的信号510。所示的该信号与1/4HF_CLK匹配。信号514即通过锁存器422后的信号512。1/2HF_CLK时钟控制锁存器422。因此，该信号与1/2HF_CLK匹配。信号HF_SYNC即通过锁存器424后的信号514。因为HF_CLK时钟控制该锁存器，所以该输出与HF_CLK匹配。
重要的是，信号HF SYNC以与HF_CLK已知的时间关系出现。即使SYNC信号上存在抖动，该时间关系也不发生变化。如果在因为抖动J产生的不确定频带内的任意时间出现SYNC信号，则采用同样的时间关系，因为不考虑抖动，该SYNC信号的边沿落入时钟分频器408产生的最低频时钟信号的同一个周期内。
图5示出具有与SYNC信号的前沿和下降沿匹配的点限定的间隔IC的信号输出。尽管在SYNC信号的前沿和下降沿存在抖动，但是该间隔IC始终跨越同样周期数的HF_CLK。与诸如图3所示IA和IB的间隔不同，IC始终具有同样的时长。这样，同步电路400确保高频数字逻辑电路系统212具有重现性。
因此，至少已经对本发明一个实施例的几个方面进行了描述，但是，显然，本技术领域内的技术人员可以轻而易举地设想各种替换、修改和改进。
例如，可以采用其他形式的时钟分频器。此外，尽管便于构造将时钟频率除2的时钟分频器，但是也可以采用使用其他频率比的时钟分频器。此外，时钟分频器链中的级数仅用于说明问题。级数优选取决于HF_CLK相对于LF_CLK上的抖动幅值的周期。
作为另一个例子，所示的D型触发器执行锁存功能。在相对于时钟的控制时间可以锁存输入的任意电路元件都可以用作锁存器。
此外，时钟分频器408具有分频器元件链，它产生从最高频到最低频排序的多个时钟信号。不必如图所示在以直线方式布置的电路元件链中产生该顺序的时钟信号。可以采用任何适当布局。
此外，上述实施例说明了，位于分频器链输入端的高频时钟信号是该序列时钟信号中的第一时钟信号。它还说明了将分频器元件链产生的每个时钟信号连接到相应锁存器。如果在其频率相差大于2倍的时钟信号之间可以保持充分同步，则不需要将时钟分频器电路产生的每个时钟信号连接到相应锁存器。
这种替换、修改和改进是本说明书的一部分，而且它们包括在本发明的实质范围内。因此，上面的说明和附图仅作为例子。

Claims (18)

1.一种电路系统，包括：
a)第一子电路，利用第一时钟信号对其进行时钟控制，而且具有同步输出；
b)第二子电路，利用频率高于第一时钟信号的第二时钟信号对其进行时钟控制，该第二子电路具有同步输入端；
c)同步电路，其输入端连接到第一子电路的同步输出端，其输出端连接到第二子电路的同步输入端，其时钟输入端连接到第二时钟信号，该同步电路包括：
i)时钟分频器，用于产生相对于第二时钟信号同步的分频时钟信号，而且该分频时钟信号的周期比第二时钟信号的周期长；
ii)锁存器，具有数据输入端和数据输出端以及时钟信号输入端，该时钟信号输入端连接到分频时钟信号，而其数据输入端连接到第一子电路的同步输出端。
2.根据权利要求1所述的电路系统，其中利用直接数字合成方法产生第二时钟信号。
3.根据权利要求2所述的电路系统，其中第二时钟信号的频率高于500MHz，而第一时钟信号的频率低于200MHz。
4.一种包括权利要求2所述电路系统的自动测试设备，其中第二子电路是高频AC仪器的一部分。
5.根据权利要求1所述的电路系统，其中时钟分频器包括分频器电路链，每个分频器电路分别具有输入端和输出端，其中该链中的每个后续分频器电路的输入端分别连接到该链中的在先分频器电路的输出端，每个分频器电路输出的时钟信号频率分别是其输入频率的一半，其中该链中的第一分频器电路的输入端连接到第二时钟信号。
6.根据权利要求1所述的电路系统，进一步包括锁存器链，每个锁存器分别具有输入端和输出端，其中该链中的每个后续锁存器的输入端分别连接到该链中在先锁存器的输出端，而且该同步电路中的锁存器包括该链中的第一锁存器。
7.根据权利要求1所述的电路系统，其中时钟分频器包括：
a)分频器电路链，每个分频器电路分别具有输入端和输出端，其中该链中的每个后续分频器电路的输入端分别连接到该链中的在先分频器电路的输出端，每个分频器电路输出的时钟信号频率分别是其输入的时钟信号频率的一半，其中该链中的第一分频器电路的输入端连接到第二时钟信号；
b)锁存器链，每个锁存器分别具有输入端和输出端，其中该链中的每个后续锁存器的输入端分别连接到该链中在先锁存器的输出端，而且该同步电路中的锁存器包括该链中的第一锁存器；以及
c)其中每个锁存器分别具有时钟信号输入端，而且每个锁存器的时钟信号输入端分别连接到该链中的分频器电路之一的输出端。
8.根据权利要求7所述的电路系统，其中每个分频器电路分别包括D-型触发器。
9.一种电路系统，包括：
a)第一子电路，利用第一时钟信号对其进行时钟控制，而且它产生同步输出；
b)第二子电路，利用第二时钟信号时钟对其进行控制，该第二子电路具有同步输入端；
c)同步电路，包括：
i)时钟分频器电路系统，用于提供多个相对于第二时钟信号同步的有序时钟信号，该多个有序分频时钟信号具有这样的顺序，即，在该顺序中，每个时钟信号的周期都比它前面的时钟信号的周期长；
ii)多个锁存器，每个锁存器分别具有数据输入端和数据输出端以及时钟信号输入端，其中：
A)该多个锁存器具有以下顺序，即其中分别利用该多个锁存器使每个锁存器的时钟信号输入端连接到多个有序时钟信号之一，而且在其各种顺序中，所连接的有序时钟信号具有相同的相对位置；
B)该顺序中最后一个锁存器的数据输入端连接到第一子电路的同步输出端，而该顺序中的各其他锁存器的数据输入端连接到该顺序中的下一个锁存器的数据输出端；以及
C)该顺序中的第一锁存器的数据输出端连接到第二子电路的同步输入端。
10.根据权利要求9所述的电路系统，其中利用直接数字合成方法产生第二时钟信号。
11.根据权利要求10所述的电路系统，其中第二时钟信号的频率高于500MHz，而第一时钟信号的频率低于200MHz。
12.一种包括权利要求10所述电路系统的自动测试设备，其中第二子电路是高频AC仪器的一部分。
13.一种使第一时钟信号时钟控制的第一子电路与第二时钟信号时钟控制的第二子电路同步的方法，该方法包括：
a)利用第二时钟信号产生多个时钟信号，该多个时钟信号中的各时钟信号与第二时钟信号同步，而且其周期与第二时钟信号的周期不同；
b)产生第一子电路的同步信号，该同步信号具有与其相关的抖动；
c)使该同步信号与多个时钟信号之一匹配，该多个时钟信号的周期比与该同步信号相关的抖动的幅值大；以及
d)此后，使该同步信号与第二时钟信号匹配；以及
e)使该第二子电路与已经和该第二时钟信号匹配的同步信号同步。
14.根据权利要求13所述的使第一子电路与第二子电路同步的方法，其中该同步信号与第一时钟信号同步。
15.一种采用具有第一子电路和第二子电路的测试设备制造半导体器件的方法，该方法包括：
a)根据权利要求13所述的方法，使该测试设备中的第一子电路与第二子电路同步；
b)至少利用第一子电路和第二子电路之一产生测试信号，然后，在其制造过程中，将该测试信号送到该半导体器件；
c)利用该测试设备测量来自该半导体器件的对该测试信号的响应；以及
d)根据该测试设备的测量值，改变制造操作。
16.根据权利要求13所述的使第一子电路与第二子电路同步的方法，其中产生多个时钟信号包括对第二时钟信号进行分频。
17.根据权利要求13所述的使第一子电路与第二子电路同步的方法，其中使该同步信号与多个时钟信号之一匹配的过程包括使该同步信号锁存在利用该多个时钟信号之一时钟控制的锁存器内。
18.根据权利要求13所述的使第一子电路与第二子电路同步的方法，其中使该同步信号与第二时钟信号之一匹配的过程包括使该同步信号依次锁存在利用该多个时钟信号之一时钟控制的各锁存器内。
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