CN117850540A - 芯片测试机时钟同步方法、装置、电子设备和存储介质 - Google Patents

Abstract

本申请涉及芯片测试技术领域，特别是涉及一种芯片测试机时钟同步方法、装置、电子设备、存储介质。芯片测试机包括主背板以及若干个从背板，主背板包括高精度时钟芯片以及第一可编程逻辑芯片，方法包括：响应于进行时钟同步处理的指令，配置并发送预设频率的低频检测时钟信号；当检测到低频检测时钟信号时，基于高精度时钟芯片配置目标频率的高精度时钟信号，目标频率高于预设频率；当验证第一可编程逻辑芯片和第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于高精度时钟芯片发送高精度时钟信号至第一可编程逻辑芯片和第二可编程逻辑芯片，以完成所有测试板卡的时钟同步。采用本方法能够时钟同步处理的精度和稳定性。

Description

芯片测试机时钟同步方法、装置、电子设备和存储介质

技术领域

本申请涉及芯片测试技术领域，特别是涉及一种芯片测试机时钟同步方法、装置、电子设备和存储介质。

背景技术

数字芯片测试机是一种用于测试和验证数字芯片（如集成电路、处理器、FPGA等）性能和功能的专用设备。它通常由硬件和软件组成，可以对芯片进行各种测试和测量，以确保其在设计规格和预期性能范围内正常工作。数字芯片测试机可以执行电气测试、时序测试、逻辑功能测试、性能测试、可靠性测试等功能。数字芯片测试机在芯片设计和生产过程中起着重要的作用，可以帮助开发人员和制造商确保芯片的质量和性能，并发现和解决潜在的问题和缺陷。

为了保证芯片的可靠性，数字芯片测试机通常利用pattern（时序芯片）测试来判断芯片功能是否正常，从而实现数字芯片大规模量产时的快速测试。数字芯片测试机一般支持几百个pattern测试通道，例如512、768、1024通道等，每个通道输出的pattern数字波形都需要同时输出到待测数字芯片的引脚处，即pattern数字芯片需要边沿对齐，以保证输出到待测数字芯片引脚处的信号间时序是正确的。以此为目的，要保证所有数字芯片测试机所有pattern通道输出的数字波形边沿对齐，需要每个数字测量办卡的时钟是同步的。

相关技术中，为了实现多个数字芯片测试机的时钟信号同步，通常需要将多块测试背板根据彼此之间的主从模式连接，并使得pattern模块利用输入时钟的第一个边沿触发来检测时钟的开始，即需要保证进入pattern模块用于控制同步的时钟的第一个边沿必须保证完全同步。

然而，目前的数字芯片测试机的时钟同步方法，存在如下的技术问题：

不同的芯片测试机可能存在不同的专有时钟芯片，导致在时钟切换的过程中，pattern模块难以根据统一的标准检测到最新时钟的第一个边沿，导致时钟同步处理困难。

发明内容

基于此，有必要针对上述技术问题，提供一种能够提高多芯片测试机系统内多个芯片测试机的时钟同步处理的精度和稳定性的一种芯片测试机时钟同步方法、装置、电子设备和计算机可读存储介质。

第一方面，本申请提供了一种芯片测试机时钟同步方法。所述芯片测试机包括主背板以及若干个从背板，所述主背板以及所述从背板均通讯连接有多个测试板卡，所述主背板包括高精度时钟芯片以及第一可编程逻辑芯片，所述从背板包括第二可编程逻辑芯片，所述方法包括：

响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片；

当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率；

当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

在其中一个实施例中，所述当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，还包括：

基于所述第一可编程逻辑芯片发送触发信号至所述第二可编程逻辑芯片；

基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

在其中一个实施例中，所述基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时包括：

当所述第一可编程逻辑芯片计时达到第一预设时长且所述第二可编程逻辑芯片计时达到第二预设时长时，判定所述第一可编程逻辑芯片与所述第二可编程逻辑芯片当前获取的所述时钟信号的开始标志位一致，所述第一预设时长为所述第二预设时长与所述低频检测时钟信号的周期之和。

在其中一个实施例中，所述基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时之前，还包括：

关闭所述测试板卡以及与所述测试板卡相关联的所述主背板和所述从背板之间的使能通道。

在其中一个实施例中，所述基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片之后，还包括：

响应于检测到的所述主背板以及所述从背板，设置所述开始标志位并启动计时；

当所述第二可编程逻辑芯片达到所述第二预设时长时，判定所述第一可编程逻辑芯片和所述第二可编程逻辑芯片获取的所述高精度时钟信号同步完成；

开放所述使能通道，以基于目标背板向相对于的目标测试板卡发送所述高精度时钟信号。

在其中一个实施例中，所述主背板包括第一系统时钟芯片，所述从背板包括第二系统时钟芯片，所述响应于对多个所述测试板卡进行时钟同步处理的指令之前，还包括：

基于所述第一系统时钟芯片和所述第二系统时钟芯片配置相应背板的初始时钟，以使所述主背板和所述从背板的完成系统时钟配置。

在其中一个实施例中，所述触发信号为所述第一可编辑逻辑芯片以所述系统时钟作为参考时钟在所述低频检测时钟信号的上升沿生成的同步起始脉冲信号。

第二方面，本申请还提供了一种芯片测试机时钟同步装置，所述芯片测试机包括主背板以及若干个从背板，所述主背板以及所述从背板均通讯连接有多个测试板卡，所述主背板包括高精度时钟芯片以及第一可编程逻辑芯片，所述从背板包括第二可编程逻辑芯片，所述方法包括：

低频检测时钟模块，用于响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片；

高精度时钟配置模块，用于当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率；

时钟同步模块，用于当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

在其中一个实施例中，所述高精度时钟配置模块，还包括：

触发信号生成模块，用于基于所述第一可编程逻辑芯片发送触发信号至所述第二可编程逻辑芯片；

同步计时模块，用于基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

在其中一个实施例中，所述同步计时模块包括：

同步校验模块，用于当所述第一可编程逻辑芯片计时达到第一预设时长且所述第二可编程逻辑芯片计时达到第二预设时长时，判定所述第一可编程逻辑芯片与所述第二可编程逻辑芯片当前获取的所述时钟信号的开始标志位一致，所述第一预设时长为所述第二预设时长与所述低频检测时钟信号的周期之和。

在其中一个实施例中，所述同步计时模块之前，还包括：

使能通道限制模块，用于关闭所述测试板卡以及与所述测试板卡相关联的所述主背板和所述从背板之间的使能通道。

在其中一个实施例中，所述低频检测时钟模块之后，还包括：

计时启动模块，用于响应于检测到的所述主背板以及所述从背板，设置所述开始标志位并启动计时；

同步完成模块，用于当所述第二可编程逻辑芯片达到所述第二预设时长时，判定所述第一可编程逻辑芯片和所述第二可编程逻辑芯片获取的所述高精度时钟信号同步完成；

使能通道开放模块，用于开放所述使能通道，以基于目标背板向相对于的目标测试板卡发送所述高精度时钟信号。

在其中一个实施例中，所述主背板包括第一系统时钟芯片，所述从背板包括第二系统时钟芯片，所述低频检测时钟模块之前，还包括：

系统时钟配置模块，用于基于所述第一系统时钟芯片和所述第二系统时钟芯片配置相应背板的初始时钟，以使所述主背板和所述从背板的完成系统时钟配置。

在其中一个实施例中，所述触发信号为所述第一可编辑逻辑芯片以所述系统时钟作为参考时钟在所述低频检测时钟信号的上升沿生成的同步起始脉冲信号。

第三方面，本申请还提供了一种计算机可读存储介质。所述计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面中任意一项实施例所述的一种芯片测试机时钟同步方法中的步骤。

第四方面，本申请还提供了一种电子设备。包括至少一个处理器，以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述至少一个处理器通过执行所述存储器存储的指令实现如第一方面中任意一项所述的一种芯片测试机时钟同步方法。

上述一种芯片测试机时钟同步方法、装置、计算机设备、存储介质和计算机程序产品，通过独权中的技术特征进行推导，能够达到对应背景技术中的技术问题的如下有益效果：

在芯片测试机的时钟同步处理中，在接收到对多个测试板卡进行时钟同步处理的指令后，首先根据高精度时钟芯片配置预设频率的低频检测时钟信号，并发送至第一可编程逻辑芯片以及第二可编程逻辑芯片中。随后，当第一可编程逻辑芯片检测到低频检测时钟信号后，可以基于高精度时钟芯片配置得到目标频率的高精度时钟信号，此时的高精度时钟信号的目标频率高于预设频率。当验证得到第一可编程逻辑芯片以及第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，可以判定此时的主背板以及从背板之间的通讯时钟状态的稳定性已经能够满足时钟同步的需求，此时可以将生成的高精度时钟信号发送至第一可编程逻辑芯片以及第二可编程逻辑芯片中，从而使得主背板以及从背板能够同步接收到信号频率精确且状态状态稳定的高精度时钟信号，最终实现了测试板卡之间的时钟同步处理。在实施中，能够通过较易生成的低频检测信号判断信号的稳定性以及精确度等状态，在确定信号状态后，生成所需要的高精度时钟信号，并进行配置分发，能够提高系统内芯片测试机的时钟同步的效率以及精确度。

附图说明

图1为一个实施例中一种芯片测试机时钟的系统架构示意图；

图2为一个实施例中一种芯片测试机时钟同步方法的第一流程示意图；

图3为另一个实施例中一种芯片测试机时钟同步方法的第二流程示意图；

图4为另一个实施例中一种芯片测试机时钟同步方法的第三流程示意图；

图5为另一个实施例中一种芯片测试机时钟同步方法的第四流程示意图；

图6为另一个实施例中一种芯片测试机时钟同步方法的第五流程示意图；

图7为另一个实施例中一种芯片测试机时钟同步方法的第六流程示意图；

图8为一个实施例中一种芯片测试机时钟同步方法中系统时钟配置的技术原理图；

图9为一个实施例中一种芯片测试机时钟同步装置的结构框图；

图10为一个实施例中计算机设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在芯片测试的流程中，为了通过pattern模块向被测芯片引脚发送数字信号波形时，同一机柜，不同的pattern模块同步向各自的被测芯片发送同步信号，需要使得pattern模块的数字信号的频率同步。而发送数字信号的频率根据被测引脚的不同，其频率会存在差异。为了能够在频率变化后确保所有通道的数字信号波形同步，pattern需要能检测到频率跳变后的第一个时钟边沿。进一步地，为了确保pattern模块能够检测到时钟跳变的一个边沿，需要对跨背板的高精度时钟进行同步处理。

相关技术中，为了实现多个数字芯片测试机的时钟信号同步，通常需要将多块测试背板根据彼此之间的主从模式连接，并使得pattern模块利用输入时钟的第一个边沿触发来检测时钟的开始，即需要保证进入pattern模块用于控制同步的时钟的第一个边沿必须保证完全同步。

然而，目前的数字芯片测试机的时钟同步方法，存在如下的技术问题：

不同的芯片测试机可能存在不同的专有时钟芯片，导致在时钟切换的过程中，pattern模块难以根据统一的标准检测到最新时钟的第一个边沿，导致时钟同步处理困难。

基于此，本申请实施例提供的一种芯片测试机时钟同步方法，可以应用于如图1所示的芯片测试机中。其中，所述芯片测试机包括主背板101以及若干个从背板103，所述主背板101以及所述从背板103均通讯连接有多个测试板卡105，所述主背板101包括高精度时钟芯片101-1以及第一可编程逻辑芯片101-2，所述从背板103包括第二可编程逻辑芯片103-1。

在一个实施例中，如图2所示，提供了一种芯片测试机时钟同步方法，以该方法应用于图1中的芯片测试机中的主背板进行说明，包括以下步骤：

步骤202：响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片。

其中，预设频率可以指低频检测时钟信号的设定频率，可以由技术人员根据实际的测试需求以及硬件性能进行设定。可编程逻辑芯片可以指能够根据技术人员需求的程序，实现对输入、输出信号的逻辑控制和处理。

示例性地，在芯片测试机接收到对多个测试板卡进行时钟同步处理的指令后，当从背板的第二时钟芯片的参考时钟较低，而主背板的第一时钟芯片的频率较高时，用参考时钟来处理比它频率更高的时钟信号难以实现，例如当从背板的参考时钟为100MHZ，主背板的频率为300MHZ或者更高的时钟频率时。因此，在配置目标高精度时钟前，需要先配置一个低频且固定频率的低频检测时钟信号，用于同步处理，也即可以控制高精度时钟芯片根据预设频率设定的参数配置一个低频检测时钟信号，并将低频检测时钟信号发送至第一可编程逻辑芯片以及第二可编程逻辑芯片中。

步骤204：当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率。

其中，目标频率可以指高精度时钟信号的设定频率，目标频率高于低频检测时钟信号的预设频率。

示例性地，当第一可编程逻辑芯片检测到低频检测时钟信号时，可以基于高精度时钟芯片配置目标频率的高精度时钟信号。

步骤206：当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

其中，状态约束条件可以指用于判断信号的精确度、稳定性等信号性能是否符合预设标准的约束条件。

示例性地，在步骤202中向所述第一可编程逻辑芯片和所述第二可编程逻辑芯片发送的低频检测时钟信号实际目的是验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片是否能够满足预设的状态约束条件，当状态约束条件得到满足时，可以判定主从背板之间传输的信号的各项参数能够满足预设的时钟同步需求。此时，可以将高精度时钟芯片生成的高精度时钟信号发送至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片。这样，能够通过高精度时钟信号实现所有测试板卡的时钟同步。

上述一种芯片测试机时钟同步方法中，结合实施例中的技术特征进行合理推导，能够实现解决背景技术中所提出的技术问题的如下有益效果：

在芯片测试机的时钟同步处理中，在接收到对多个测试板卡进行时钟同步处理的指令后，首先根据高精度时钟芯片配置预设频率的低频检测时钟信号，并发送至第一可编程逻辑芯片以及第二可编程逻辑芯片中。随后，当第一可编程逻辑芯片检测到低频检测时钟信号后，可以基于高精度时钟芯片配置得到目标频率的高精度时钟信号，此时的高精度时钟信号的目标频率高于预设频率。当验证得到第一可编程逻辑芯片以及第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，可以判定此时的主背板以及从背板之间的通讯时钟状态的稳定性已经能够满足时钟同步的需求，此时可以将生成的高精度时钟信号发送至第一可编程逻辑芯片以及第二可编程逻辑芯片中，从而使得主背板以及从背板能够同步接收到信号频率精确且状态状态稳定的高精度时钟信号，最终实现了测试板卡之间的时钟同步处理。在实施中，能够通过较易生成的低频检测信号判断信号的稳定性以及精确度等状态，在确定信号状态后，生成所需要的高精度时钟信号，并进行配置分发，能够提高系统内芯片测试机的时钟同步的效率以及精确度。

在一个实施例中，在精度较高的高精度时钟芯片的控制下，高精度时钟信号得以输出至所有的从背板，为了保证所有的从背板在接收到高精度时钟信号后，能够在同一时间开始计数，可以如图3所示，步骤206包括：

步骤302：基于所述第一可编程逻辑芯片发送触发信号至所述第二可编程逻辑芯片。

其中，触发信号可以指在特定条件下发出的信号，用于触发或启动某个动作、操作或事件。触发信号可以是电信号、数字信号、光信号等，具体形式取决于应用场景和系统设计。

示例性地，在高精度时钟信号生成后，可以通过主背板生成触发信号trigger，并发送至其他的从背板（FPGA）。此时，主背板以及从背板能够基于触发信号进行同步计时。

步骤304：基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

示例性地，主背板可以基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

本实施例中，在同步时钟信号配置的过程中，通过触发信号进行同步计时，有助于通过同步计时实现主背板以及从背板的同步性验证，提高测试系统的稳定性。

在一个实施例中，可以如图4所示，步骤304包括：

步骤402：当所述第一可编程逻辑芯片计时达到第一预设时长且所述第二可编程逻辑芯片计时达到第二预设时长时，判定所述第一可编程逻辑芯片与所述第二可编程逻辑芯片当前获取的所述时钟信号的开始标志位一致，所述第一预设时长为所述第二预设时长与所述低频检测时钟信号的周期之和。

其中，开始标志位可以指用于指示数据帧的开始位置。当数据通过通信线路传输时，接收端需要知道何时开始接收数据帧，这就是开始标志位的作用。开始标志位通常是一个特定的比特序列，用于指示数据帧的开始位置。

示例性地，当第一可编程逻辑芯片计时达到第一预设时长且第二可编程逻辑芯片计时达到第二预设时长时，判定第一可编程逻辑芯片与第二可编程逻辑芯片当前获取的时钟信号的开始标志位一致，第一预设时长为第二预设时长与低频检测时钟信号的周期之和。

本实施例中，通过第一可编程逻辑芯片与第二可编程逻辑芯片之间的计时时长关系，确定主背板与从背板之间的同步状态，有助于提高主背板与从背板之间进行时钟同步处理的精确度。

在一个实施例中，如图5所示，步骤304包括：

步骤502：关闭所述测试板卡以及与所述测试板卡相关联的所述主背板和所述从背板之间的使能通道。

其中，使能通道可以指使能通道在数字电路和通信系统中都有广泛的应用。它可以用于数据选择、信号路由、通道切换等场景，实现信号的选择和分配。

示例性地，响应于对测试板卡进行时钟同步处理的指令，可以关闭测试板卡与上级背板之间的使能通道，从而避免未设定完成的时钟信号干扰到起始的边沿信号的检测。

本实施例中，在时钟同步处理之前，将使能通道关闭的处理，能够避免信号提前进入测试板卡，导致起始信号读取不同步，有助于提高时钟同步处理的稳定性。

在一个实施例中，可以如图6所示，步骤206之后还包括：

步骤602：响应于检测到的所述主背板以及所述从背板，设置所述开始标志位并启动计时。

步骤604：当所述第二可编程逻辑芯片达到所述第二预设时长时，判定所述第一可编程逻辑芯片和所述第二可编程逻辑芯片获取的所述高精度时钟信号同步完成。

步骤606：开放所述使能通道，以基于目标背板向相对于的目标测试板卡发送所述高精度时钟信号。

本实施例中，在确定主背板与从背板之间完成时钟同步后，将在前序处理中限制的使能通道进行开放，从而得以通过使能通道实现信号、指令的传输。

在一个实施例中，可以如图7所示，所述主背板包括第一系统时钟芯片，所述从背板包括第二系统时钟芯片，步骤202之前，还包括：

步骤702：基于所述第一系统时钟芯片和所述第二系统时钟芯片配置相应背板的初始时钟，以使所述主背板和所述从背板的完成系统时钟配置。

其中，时钟芯片通常包含一个或多个时钟源，用于产生时钟信号。这些时钟源可以是晶体振荡器、外部时钟信号、PLL（锁相环）等。在芯片上电或复位时，时钟芯片会使用其中一个时钟源作为初始时钟信号。初始时钟可以指在本次时钟同步处理中被设定的初始时钟的参数。

示例性地，系统时钟的配置原理可以如图8所示。

在一个实施例中，所述触发信号可以为所述第一可编辑逻辑芯片以所述系统时钟作为参考时钟在所述低频检测时钟信号的上升沿生成的同步起始脉冲信号。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

基于同样的发明构思，本申请实施例还提供了一种用于实现上述所涉及的一种芯片测试机时钟同步方法的一种芯片测试机时钟同步装置。该装置所提供的解决问题的实现方案与上述方法中所记载的实现方案相似，故下面所提供的一个或多个一种芯片测试机时钟同步装置实施例中的具体限定可以参见上文中对于一种芯片测试机时钟同步方法的限定，在此不再赘述。

在一个实施例中，如图9所示，提供了一种芯片测试机时钟同步装置，所述芯片测试机包括主背板以及若干个从背板，所述主背板以及所述从背板均通讯连接有多个测试板卡，所述主背板包括高精度时钟芯片以及第一可编程逻辑芯片，所述从背板包括第二可编程逻辑芯片，所述装置包括：

低频检测时钟模块，用于响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片；

高精度时钟配置模块，用于当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率；

时钟同步模块，用于当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

在其中一个实施例中，所述高精度时钟配置模块，还包括：

触发信号生成模块，用于基于所述第一可编程逻辑芯片发送触发信号至所述第二可编程逻辑芯片；

同步计时模块，用于基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

在其中一个实施例中，所述同步计时模块包括：

同步校验模块，用于当所述第一可编程逻辑芯片计时达到第一预设时长且所述第二可编程逻辑芯片计时达到第二预设时长时，判定所述第一可编程逻辑芯片与所述第二可编程逻辑芯片当前获取的所述时钟信号的开始标志位一致，所述第一预设时长为所述第二预设时长与所述低频检测时钟信号的周期之和。

在其中一个实施例中，所述同步计时模块之前，还包括：

使能通道限制模块，用于关闭所述测试板卡以及与所述测试板卡相关联的所述主背板和所述从背板之间的使能通道。

在其中一个实施例中，所述低频检测时钟模块之后，还包括：

计时启动模块，用于响应于检测到的所述主背板以及所述从背板，设置所述开始标志位并启动计时；

同步完成模块，用于当所述第二可编程逻辑芯片达到所述第二预设时长时，判定所述第一可编程逻辑芯片和所述第二可编程逻辑芯片获取的所述高精度时钟信号同步完成；

使能通道开放模块，用于开放所述使能通道，以基于目标背板向相对于的目标测试板卡发送所述高精度时钟信号。

在其中一个实施例中，所述主背板包括第一系统时钟芯片，所述从背板包括第二系统时钟芯片，所述低频检测时钟模块之前，还包括：

系统时钟配置模块，用于基于所述第一系统时钟芯片和所述第二系统时钟芯片配置相应背板的初始时钟，以使所述主背板和所述从背板的完成系统时钟配置。

在其中一个实施例中，所述触发信号为所述第一可编辑逻辑芯片以所述系统时钟作为参考时钟在所述低频检测时钟信号的上升沿生成的同步起始脉冲信号。

上述一种芯片测试机时钟同步装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

在一个实施例中，提供了一种计算机设备，该计算机设备可以包括如一种芯片测试机时钟同步装置中所述的芯片测试机时钟同步系统。该计算机设备还可以是终端，其内部结构图可以如图10所示。该计算机设备包括处理器、存储器、输入/输出接口、通信接口、显示单元和输入装置。其中，处理器、存储器和输入/输出接口通过系统总线连接，通信接口、显示单元和输入装置通过输入/输出接口连接到系统总线。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质和内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的输入/输出接口用于处理器与外部设备之间交换信息。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、移动蜂窝网络、NFC（近场通信）或其他技术实现。该计算机程序被处理器执行时以实现一种芯片测试机时钟同步方法。该计算机设备的显示单元用于形成视觉可见的画面，可以是显示屏、投影装置或虚拟现实成像装置。显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图10中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，还提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述各方法实施例中的步骤。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述各方法实施例中的步骤。

在一个实施例中，提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述各方法实施例中的步骤。

需要说明的是，本申请所涉及的用户信息（包括但不限于用户设备信息、用户个人信息等）和数据（包括但不限于用于分析的数据、存储的数据、展示的数据等），均为经用户授权或者经过各方充分授权的信息和数据，且相关数据的收集、使用和处理需要遵守相关的法律法规和标准。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器（Read-OnlyMemory，ROM）、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器（ReRAM）、磁变存储器（Magnetoresistive Random Access Memory，MRAM）、铁电存储器（Ferroelectric Random Access Memory，FRAM）、相变存储器（Phase Change Memory，PCM）、石墨烯存储器等。易失性存储器可包括随机存取存储器（Random Access Memory，RAM）或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器（Static Random Access Memory，SRAM）或动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）等。本申请所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片测试机时钟同步方法，其特征在于，所述芯片测试机包括主背板以及若干个从背板，所述主背板以及所述从背板均通讯连接有多个测试板卡，所述主背板包括高精度时钟芯片以及第一可编程逻辑芯片，所述从背板包括第二可编程逻辑芯片，所述方法包括：

响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片；

当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率；

当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

2.根据权利要求1所述的方法，其特征在于，所述当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，还包括：

基于所述第一可编程逻辑芯片发送触发信号至所述第二可编程逻辑芯片；

基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时。

3.根据权利要求2所述的方法，其特征在于，所述基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时包括：

当所述第一可编程逻辑芯片计时达到第一预设时长且所述第二可编程逻辑芯片计时达到第二预设时长时，判定所述第一可编程逻辑芯片与所述第二可编程逻辑芯片当前获取的所述时钟信号的开始标志位一致，所述第一预设时长为所述第二预设时长与所述低频检测时钟信号的周期之和。

4.根据权利要求3所述的方法，其特征在于，所述基于所述触发信号指示所述第一可编程逻辑芯片以及所述第二可编程逻辑芯片进行同步计时之前，还包括：

关闭所述测试板卡以及与所述测试板卡相关联的所述主背板和所述从背板之间的使能通道。

5.根据权利要求4所述的方法，其特征在于，所述基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片之后，还包括：

响应于检测到的所述主背板以及所述从背板，设置所述开始标志位并启动计时；

当所述第二可编程逻辑芯片达到所述第二预设时长时，判定所述第一可编程逻辑芯片和所述第二可编程逻辑芯片获取的所述高精度时钟信号同步完成；

开放所述使能通道，以基于目标背板向相对于的目标测试板卡发送所述高精度时钟信号。

6.根据权利要求2所述的方法，其特征在于，所述主背板包括第一系统时钟芯片，所述从背板包括第二系统时钟芯片，所述响应于对多个所述测试板卡进行时钟同步处理的指令之前，还包括：

基于所述第一系统时钟芯片和所述第二系统时钟芯片配置相应背板的初始时钟，以使所述主背板和所述从背板的完成系统时钟配置。

7.根据权利要求6所述的方法，其特征在于，所述触发信号为所述第一可编辑逻辑芯片以所述系统时钟作为参考时钟在所述低频检测时钟信号的上升沿生成的同步起始脉冲信号。

8.一种芯片测试机时钟同步装置，其特征在于，所述芯片测试机包括主背板以及若干个从背板，所述主背板以及所述从背板均通讯连接有多个测试板卡，所述主背板包括高精度时钟芯片以及第一可编程逻辑芯片，所述从背板包括第二可编程逻辑芯片，所述方法包括：

低频检测时钟模块，用于响应于对多个所述测试板卡进行时钟同步处理的指令，基于所述高精度时钟芯片配置并发送预设频率的低频检测时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片；

高精度时钟配置模块，用于当所述第一可编程逻辑芯片检测到所述低频检测时钟信号时，基于所述高精度时钟芯片配置目标频率的高精度时钟信号，所述目标频率高于所述预设频率；

时钟同步模块，用于当验证所述第一可编程逻辑芯片和所述第二可编程逻辑芯片当前获取的时钟信号满足预设的状态约束条件时，基于所述高精度时钟芯片发送所述高精度时钟信号至所述第一可编程逻辑芯片和所述第二可编程逻辑芯片，以完成所有所述测试板卡的时钟同步。

9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至7中任一项所述的方法的步骤。

10.一种电子设备，其特征在于，包括至少一个处理器，以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述至少一个处理器通过执行所述存储器存储的指令实现如权利要求1-7中任意一项所述的一种芯片测试机时钟同步方法。