CN114839517A - 芯片测试的时钟同步方法、装置、系统和设备 - Google Patents

芯片测试的时钟同步方法、装置、系统和设备 Download PDF

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CN114839517A CN202210565246.8A CN202210565246A CN114839517A CN 114839517 A CN114839517 A CN 114839517A CN 202210565246 A CN202210565246 A CN 202210565246A CN 114839517 A CN114839517 A CN 114839517A
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Abstract

本公开涉及一种芯片测试的时钟同步方法、装置、系统和设备。通过响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。本公开中的实施方案通过利用背板上已有的锁相环中的动态重配置寄存器实现同时对多个目标测量板卡中输出同步时钟信号，不需要使用专用时钟芯片；并且通过总线协议配置锁相环中的动态重配置寄存器，配置速度快，成本低，不占用现场可编程逻辑门阵列中的输入/输出引脚，减小印制电路板的面积。

Description

芯片测试的时钟同步方法、装置、系统和设备
技术领域
本公开涉及芯片测试技术领域，特别是涉及一种芯片测试的时钟同步方法、装置、系统和设备。
背景技术
数字芯片测试机通常利用pattern(时序特征)测试来判断芯片功能是否正常，从而实现数字芯片大规模量产时的快速测试。数字芯片测试机一般支持几百个pattern测试通道，例如512、768、1024通道等，每个通道输出的pattern数字波形都需要同时输出到待测数字芯片的引脚处，即pattern数字波形需要边沿对齐，以保证输出到待测数字芯片引脚处的信号间时序是正确的。要保证所有数字芯片测试机所有pattern通道输出的数字波形边沿对齐，需要每个数字测量板卡的时钟是同步的。
现有技术中，需要通过SPI接口(Serial Peripheral Interface，串行外设接口)配置多个数字测量板卡的专用时钟芯片，并且需要同步控制信号控制专用时钟芯片的同步。SPI接口配置速度较慢导致测试时间变长；专用时钟芯片占用了FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)的I/O(Input/Output，输入/输出)引脚资源，占用了PCB(Printed Circuit Board，印制电路板)的设计面积，增加了系统的设计复杂度和设计成本。
发明内容
基于此，有必要针对上述技术问题，提供一种能够产生同步时钟信号并且降低系统的设计复杂度和设计成本的芯片测试的时钟同步方法、装置、系统和设备。
第一方面，本公开提供了一种芯片测试的时钟同步方法。应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述方法包括：
响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在其中一个实施例中，所述通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号包括：
根据分频系数、输入频率和输出频率，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能；
所述输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚包括：
输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在其中一个实施例中，所述当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能包括：
检测所述背板上现场可编程逻辑门阵列内锁相环中锁定信号的状态，所述锁定信号的状态包括第一状态和第二状态；
当所述锁定信号的状态处于第一状态时，打开所述背板的时钟输出功能。
在其中一个实施例中，所述响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号之前，所述方法还包括：
关闭所述背板的时钟输出功能，所述时钟输出功能用于输出时钟信号；
异步复位所述多个目标测量板卡上的时序模块，所述多个目标测量板卡和所述背板通过接插件连接。
在其中一个实施例中，当目标频率为多个时，通过总线协议配置背板上现场可编程逻辑门阵列内的多个锁相环中的动态重配置寄存器，产生多个目标频率的同步时钟信号；
输出所述多个目标频率的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在其中一个实施例中，所述方法还包括：
当所述目标测量板卡为一个时，配置所述目标测量板卡上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的时钟信号。
第二方面，本公开还提供了一种芯片测试的时钟同步装置。应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述装置包括：
同步时钟信号产生模块，用于响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
同步时钟信号输出模块，用于输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
第三方面，本公开还提供了一种芯片测试的时钟同步系统，所述系统包括本公开实施例中所述的装置，或者包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现本公开任一项实施例所述的方法。
第四方面，本公开还提供了一种芯片测试设备，包括一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述设备包括本公开实施例所述的系统。
第五方面，本公开还提供了一种计算机设备。所述计算机设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现本公开任一项实施例所述的方法。
第六方面，本公开还提供了一种计算机可读存储介质。所述计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现本公开任一项实施例所述的方法。
第七方面，本公开还提供了一种计算机程序产品。所述计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现本公开任一项实施例所述的方法。
本公开提供的实施方案，通过响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。本公开中的实施方案通过利用背板上已有的锁相环中的动态重配置寄存器实现同时对多个目标测量板卡中输出同步时钟信号，不需要使用专用时钟芯片；并且通过总线协议配置锁相环中的动态重配置寄存器，配置速度快，成本低，不占用现场可编程逻辑门阵列中的输入/输出引脚，减小印制电路板的面积。
附图说明
为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中芯片测试的时钟同步方法的应用环境图；
图2为一个实施例中芯片测试的时钟同步方法的流程示意图；
图3为一个实施例中芯片测试的时钟同步方法中产生目标频率的同步时钟信号的步骤的流程示意图；
图4为一个实施例中芯片测试的时钟同步方法的流程示意图；
图5为一个实施例中芯片测试的时钟同步系统的示意图；
图6为一个实施例中芯片测试的时钟同步装置的结构框图；
图7为一个实施例中计算机设备的内部结构图。
具体实施方式
为了使本公开的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本公开进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本公开，并不用于限定本公开。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本公开实施例提供的芯片测试的时钟同步方法，可以应用于如图1所示的应用环境中。其中，终端102通过网络与服务器104进行通信。数据存储系统可以存储服务器104需要处理的数据。数据存储系统可以集成在服务器104上，也可以放在云上或其他网络服务器上。该方法包括：响应对多个目标测量板卡之间进行时钟同步的指令，其中，所述指令可以包括终端102发送的指令，所述指令也可以包括通过服务器104发送至终端102的指令；通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。其中，终端102可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑、物联网设备和便携式可穿戴设备，物联网设备可为智能音箱、智能电视、智能空调、智能车载设备等。便携式可穿戴设备可为智能手表、智能手环、头戴设备等。服务器104可以用独立的服务器或者是多个服务器组成的服务器集群来实现。
在一个实施例中，如图2所示，提供了一种芯片测试的时钟同步方法，以该方法应用于图1中的终端为例进行说明，应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，包括以下步骤：
S202，响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号。
其中，总线协议可以包括AXI(Advanced Extensible Interface)总线协议。现场可编程逻辑门阵列可以包括FPGA(Field Programmable Gate Array)。锁相环可以包括PLL(Phase Locked Loop)。
具体地，可以通过响应对多个目标测量板卡之间进行时钟同步的指令，并且通过AXI总线协议配置背板上的FPGA内部PLL中的动态重配置寄存器，进而产生目标频率的同步时钟信号。在一些实施方式中，可以通过响应3个目标测量板卡之间进行时钟同步的指令，并且通过AXI总线协议配置背板上的FPGA内部PLL中的动态重配置寄存器，进而产生目标频率为50MHz的同步时钟信号。
S204，输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
具体地，可以将具有目标频率的同步时钟信号输出至多个目标测量板卡上的FPGA的时钟输入引脚，驱动多个目标测量板卡上的Pattern模块。
上述芯片测试的时钟同步方法中，通过响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。所述方法通过利用背板上已有的锁相环中的动态重配置寄存器实现同时对多个目标测量板卡中输出同步时钟信号，不需要使用专用时钟芯片；并且通过总线协议配置锁相环中的动态重配置寄存器，配置速度快，成本低，不占用现场可编程逻辑门阵列中的输入/输出引脚，减小印制电路板的面积。
在一个实施例中，如图3所示，所述通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号包括：
S302，根据分频系数、输入频率和输出频率，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号。
其中，输出频率可以包括同步时钟信号的目标频率，例如，输出频率可以包括30MHz。
具体地，可以根据分频系数、输入频率和输出频率，通过AXI总线配置背板上PFGA内PLL中的动态重配置寄存器，产生目标频率的同步时钟信号。
S304，当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能。
其中，预设的信号稳定要求可以包括PLL中的锁定信号的状态达到预设的要求，例如，锁定信号由低电平变高电平时。
步骤S204输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚包括：
S306，输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
具体地，可以通过输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上PGFA的时钟输入引脚。
本实施例中，通过产生目标频率的同步时钟信号，并且当检测到所述目标频率的同步时钟信号达到预设的信号稳定的要求时，输出所述同步时钟信号，不需要使用专用时钟芯片，并且通过总线协议配置锁相环中的动态重配置寄存器，配置速度快，成本低，不占用现场可编程逻辑门阵列中的输入/输出引脚。
在一个实施例中，所述步骤S304当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能包括：
检测所述背板上现场可编程逻辑门阵列内锁相环中锁定信号的状态，所述锁定信号的状态包括第一状态和第二状态。
其中，第一状态可以包括锁定信号处于高电平，第二状态可以包括锁定信号处于低电平。
具体地，可以通过检测所述背板上FPGA中PLL中锁定信号是处于高电平状态还是处于低电平状态。
当所述锁定信号的状态处于第一状态时，打开所述背板的时钟输出功能。
具体地，当检测到所述锁定信号处于高电平时，打开所述背板的时钟输出功能。在一些实施方式中，当检测到所述锁定信号由低电平转换到高电平时，打开所述背板的时钟输出功能。
本实施例中，当检测到所述锁定信号处于高电平时，打开所述背板的时钟输出功能，可以得到目标频率的同步时钟信号。
在一个实施例中，所述步骤S202响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号之前，所述方法还包括：
关闭所述背板的时钟输出功能，所述时钟输出功能用于输出时钟信号。
异步复位所述多个目标测量板卡上的时序模块，所述多个目标测量板卡和所述背板通过接插件连接。
具体地，可以通过关闭所述背板的时钟输出功能后，异步复位所述多个目标测量板卡上的时序模块。
本实施例中，通过关闭所述背板的时钟输出功能后，异步复位所述多个目标测量板卡上的时序模块，可以防止配置同步时钟信号的过程中产生不稳定的同步时钟信号输出至目标测量板卡，对所述目标测量板卡中的FPGA内的pattern模块产生影响。
在一个实施例中，当目标频率为多个时，通过总线协议配置背板上现场可编程逻辑门阵列内的多个锁相环中的动态重配置寄存器，产生多个目标频率的同步时钟信号；
输出所述多个目标频率的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
具体的，当目标频率为多个时，例如目标频率为30GHz和50GHz时，通过总线协议配置背板上现场可编程逻辑门阵列内的多个锁相环中的动态重配置寄存器，产生目标频率为30GHz和50GHz时同步时钟信号。然后输出所述目标频率为30GHz和50GHz的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。在一些实施例中，目标测量板卡可以包括目标测量板卡1、目标测量板卡2、目标测量板卡3、目标测量板卡4，其中，目标测量板卡1、目标测量板卡2、目标测量板卡3所需要的目标频率的同步时钟信号为30GHz，目标测量板卡4所需要的目标频率的同步时钟信号为50GHz，故输出30GHz的同步时钟信号至目标测量板卡1、目标测量板卡2、目标测量板卡3；输出50GHz的同步时钟信号至目标测量板卡4。
本实施例中，通过输出所述多个目标频率的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚，使得当不同的目标测量板卡所需的同步时钟信号的频率不同时，可以输出不同目标频率的同步时钟信号。
在一个实施例中，所述方法还包括：
当所述目标测量板卡为一个时，配置所述目标测量板卡上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的时钟信号。
具体地，当目标测量板卡不需要同步时钟信号时，即目标测量板卡的数量为1个时，可以通过配置所述目标测量板卡上FPGA内PLL中的动态重配置寄存器，产生目标频率的时钟信号。
本实施例中，当目标测量板卡的数量为1个时，可以通过配置所述目标测量板卡上FPGA内PLL中的动态重配置寄存器，产生目标频率的时钟信号，可以降低生成成本，不需要占用背板的时钟输出通道。
在一个实施例中，如图4所示，提供了一种芯片测试的时钟同步方法。所述方法包括以下步骤：
S402，关闭所述背板的时钟输出功能，所述时钟输出功能用于输出时钟信号。
S404，异步复位所述多个目标测量板卡上的时序模块，所述多个目标测量板卡和所述背板通过接插件连接。
S406，响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号。
S408，输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
S410，根据分频系数、输入频率和输出频率，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号。
S412，检测所述背板上现场可编程逻辑门阵列内锁相环中锁定信号的状态，所述锁定信号的状态包括第一状态和第二状态。
S414，当所述锁定信号的状态处于第一状态时，打开所述背板的时钟输出功能。
S416，输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在一个实施例中，如图5所示，提供了一种芯片测试的时钟同步方法所对应的芯片测试的时钟同步系统的示意图。图5中，包含ATE机台、PC，PC通过PCIe总线和ATE机台通信，即PC中的软件通过PCIe接口和FPGA进行交互。其中，ATE机台包含一个背板和多个测量板卡，背板和测量板卡上都有至少一个FPGA，背板和测量板卡通过接插件连接信号，背板FPGA通过接插件和测量板卡FPGA连接和交互。当测量板卡不需要同步的情况，一般是待测芯片引脚数较少，一块测量板卡就可以同时测一个或多个待测芯片，这种情况直接调用测量板卡FPGA内的PLL产生时钟驱动测量板块FPGA内pattern模块即可。当测量板卡之间需要时钟同步的情况，需要使用背板FPGA内调用的PLL产生同步时钟：配置背板FPGA内PLL前，先关闭背板时钟输出使能，防止配置时钟的过程中产生的不稳定时钟对测量板卡FPGA内pattern模块产生异常影响，然后对相应的测量板卡pattern模块进行异步复位，确保下一次时钟到来时工作于初始状态，最后通过AXI总线配置背板FPGA内PLL动态重配置寄存器产生所需频率的时钟，等待PLL锁定信号变高表示时钟输出稳定后，打开背板时钟输出使能，时钟则同时输出到测量板卡FPGA时钟输入引脚，各测量板卡内的pattern模块从初始状态开始同时被由背板FPGA输入的同步时钟所驱动，从而保证多测量板卡协同同步测量待测芯片。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，附图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于同样的发明构思，本公开实施例还提供了一种用于实现上述所涉及的芯片测试的时钟同步方法的芯片测试的时钟同步装置。该装置所提供的解决问题的实现方案与上述方法中所记载的实现方案相似，故下面所提供的一个或多个芯片测试的时钟同步装置实施例中的具体限定可以参见上文中对于芯片测试的时钟同步方法的限定，在此不再赘述。
在一个实施例中，如图6所示，提供了一种芯片测试的时钟同步装置600，应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，包括：同步时钟信号产生模块602和同步时钟信号输出模块604，其中：
同步时钟信号产生模块602，用于响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号。
同步时钟信号输出模块604，用于输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在一个实施例中，所述同步时钟信号产生模块602具体用于：根据分频系数、输入频率和输出频率，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能；
所述同步时钟信号输出模块604具体用于：
输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在一个实施例中，所述当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能包括：
检测所述背板上现场可编程逻辑门阵列内锁相环中锁定信号的状态，所述锁定信号的状态包括第一状态和第二状态；
当所述锁定信号的状态处于第一状态时，打开所述背板的时钟输出功能。
在一个实施例中，所述装置还包括：
关闭所述背板的时钟输出功能，所述时钟输出功能用于输出时钟信号；
异步复位所述多个目标测量板卡上的时序模块，所述多个目标测量板卡和所述背板通过接插件连接。
在其中一个实施例中，当目标频率为多个时，通过总线协议配置背板上现场可编程逻辑门阵列内的多个锁相环中的动态重配置寄存器，产生多个目标频率的同步时钟信号；
输出所述多个目标频率的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
在其中一个实施例中，所述装置还包括：
当所述目标测量板卡为一个时，配置所述目标测量板卡上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的时钟信号。
上述芯片测试的时钟同步装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图7所示。该计算机设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、移动蜂窝网络、NFC(近场通信)或其他技术实现。该计算机程序被处理器执行时以实现一种芯片测试的时钟同步方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图7中示出的结构，仅仅是与本公开方案相关的部分结构的框图，并不构成对本公开方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种芯片测试的时钟同步系统，所述系统包括本公开实施例中所述的装置，或者包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现本公开任一项实施例所述的方法。
在一个实施例中，提供了一种芯片测试设备，包括一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述设备包括本公开实施例所述的系统。
在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述各方法实施例中的步骤。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述各方法实施例中的步骤。
在一个实施例中，提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述各方法实施例中的步骤。
需要说明的是，本公开所涉及的用户信息(包括但不限于用户设备信息、用户个人信息等)和数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)，均为经用户授权或者经过各方充分授权的信息和数据。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本公开所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-OnlyMemory，ROM)、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器(ReRAM)、磁变存储器(Magnetoresistive Random Access Memory，MRAM)、铁电存储器(Ferroelectric Random Access Memory，FRAM)、相变存储器(Phase Change Memory，PCM)、石墨烯存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)等。本公开所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本公开所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片测试的时钟同步方法，其特征在于，应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述方法包括：
响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
2.根据权利要求1所述的方法，其特征在于，所述通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号包括：
根据分频系数、输入频率和输出频率，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能；
所述输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚包括：
输出所述达到预设的信号稳定要求的同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
3.根据权利要求2所述的方法，其特征在于，所述当检测到所述同步时钟信号达到预设的信号稳定要求时，打开所述背板的时钟输出功能包括：
检测所述背板上现场可编程逻辑门阵列内锁相环中锁定信号的状态，所述锁定信号的状态包括第一状态和第二状态；
当所述锁定信号的状态处于第一状态时，打开所述背板的时钟输出功能。
4.根据权利要求1所述的方法，其特征在于，所述响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号之前，所述方法还包括：
关闭所述背板的时钟输出功能，所述时钟输出功能用于输出时钟信号；
异步复位所述多个目标测量板卡上的时序模块，所述多个目标测量板卡和所述背板通过接插件连接。
5.根据权利要求1所述的方法，其特征在于，当目标频率为多个时，通过总线协议配置背板上现场可编程逻辑门阵列内的多个锁相环中的动态重配置寄存器，产生多个目标频率的同步时钟信号；
输出所述多个目标频率的同步时钟信号至对应的目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
当所述目标测量板卡为一个时，配置所述目标测量板卡上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的时钟信号。
7.一种芯片测试的时钟同步装置，其特征在于，应用于自动测试机，所述自动测试机包含一个背板和与所述背板通讯的多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，所述装置包括：
同步时钟信号产生模块，用于响应对多个目标测量板卡之间进行时钟同步的指令，通过总线协议配置背板上现场可编程逻辑门阵列内锁相环中的动态重配置寄存器，产生目标频率的同步时钟信号；
同步时钟信号输出模块，用于输出所述同步时钟信号至所述目标测量板卡上现场可编程逻辑门阵列的时钟输入引脚。
8.一种芯片测试的时钟同步系统，其特征在于，所述系统包括权利要求7所述的装置，或者包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述的方法。
9.一种芯片测试设备，包括一个背板和多个测量板卡，所述背板和所述测量板卡上各自至少有一个现场可编程逻辑门阵列，其特征在于，所述设备包括权利要求8所述的系统。
10.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述的方法的步骤。
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