CN118095153A - 时间同步验证电路、系统、方法和计算机设备 - Google Patents

Abstract

本申请涉及一种时间同步验证电路、系统、方法和计算机设备。电路包括：异步打拍模块，用于按照第一时间延迟传输第一时间同步模块的第一测量信号至第二时间同步模块，以指示第二时间同步模块根据第一测量信号发送第二测量信号；以及异步打拍模块还用于按照第一时间延迟传输第二测量信号至第一时间同步模块；接口协议模块，用于按照第二时间延迟传输第一时间同步模块的时间补偿数据至第二时间同步模块，以指示第二时间同步模块根据时间补偿数据修正第二时间同步模块的第二计时信号；验证模块，用于根据第一时间同步模块的第一计时信号和修正后的第二计时信号，验证主芯片和从芯片的时间是否同步。采用本申请能够提高时间同步验证效率。

Description

时间同步验证电路、系统、方法和计算机设备

技术领域

本申请涉及芯片验证技术领域，特别是涉及一种时间同步验证电路、系统、方法和计算机设备。

背景技术

随着芯片技术的发展，芯片功能以及集成度不断增加，对验证的挑战越来越大。验证方法学，就是研究怎样降低验证工程复杂度的同时，保证验证的可靠性。当前，基于UVM（Universal Verification Methodology，通用验证方法学）的验证平台对芯片功能进行仿真验证是芯片验证的通用方法。

UVM有相对固定的实现框架，即通过驱动器（Driver）发激励（Sequence）的方式产生模块的输入激励，通过监视器（Moniter）采样DUT（Design Under Test，待测设计）输出侧的信息和参考模型（Refence Model）进行比对，但此方法用于验证多个芯片之间的时间是否同步的效率较低。

发明内容

基于此，有必要针对上述技术问题，提供一种能够提高时间同步验证效率的时间同步验证电路、系统、方法和计算机设备。

第一方面，本申请提供了一种时间同步验证电路，用于验证主芯片和从芯片之间的时间是否同步，所述主芯片包括第一时间同步模块，所述从芯片包括第二时间同步模块，所述时间同步验证电路包括：

异步打拍模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于按照第一时间延迟传输所述第一时间同步模块的第一测量信号至所述第二时间同步模块，以指示所述第二时间同步模块根据所述第一测量信号发送第二测量信号；以及所述异步打拍模块还用于按照所述第一时间延迟传输所述第二测量信号至所述第一时间同步模块；

接口协议模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于按照第二时间延迟传输所述第一时间同步模块的时间补偿数据至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二时间同步模块的第二计时信号；其中，所述时间补偿数据根据所述第一测量信号和所述第二测量信号生成；

验证模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于根据所述第一时间同步模块的第一计时信号和修正后的第二计时信号，验证所述主芯片和所述从芯片的时间是否同步。

在其中一个实施例中，所述接口协议模块还用于接收来自所述第二时间同步模块的实际时间信号，并按照所述第二时间延迟将所述实际时间信号发送至所述第二时间同步模块，以指示所述第二时间同步模块根据所述实际时间信号更新当前的时间。

在其中一个实施例中，所述验证模块包括：

获取单元，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于分别获取所述第一计时信号和所述第二计时信号；

断言单元，与所述获取单元连接，用于在所述第一时间同步模块的时钟上升沿，且所述第一计时信号和所述第二计时信号的电平状态相同的情况下，确定所述主芯片和所述从芯片的时间同步。

在其中一个实施例中，所述接口协议模块包括：

数据协议单元，与所述第一时间同步模块连接，用于接收并发送来自所述第一时间同步模块的第一补偿信号，所述第一补偿信号包括所述时间补偿数据，所述第一补偿信号的格式满足时间同步模块的数据接口协议；

协议转换单元，与所述数据协议单元连接，用于将所述第一补偿信号转换为第二补偿信号，所述第二补偿信号包括所述时间补偿数据，所述第二补偿信号的格式满足时间同步模块的配置接口协议；

配置协议单元，分别与所述协议转换单元、所述第二时间同步模块连接，用于接收所述第二补偿信号，并按照所述第二时间将所述第二补偿信号发送至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二计时信号。

在其中一个实施例中，所述时间同步验证电路还包括：

第一配置激励模块，与所述第一时间同步模块连接，用于对所述第一时间同步模块配置激励，以指示所述第一时间同步模块生成所述第一计时信号和所述第一测量信号；

第二配置激励模块，与所述接口协议模块连接，用于通过所述接口协议模块，对所述第二时间同步模块配置激励，以指示所述第二时间同步模块生成所述第二计时信号和所述第二测量信号。

在其中一个实施例中，所述数据协议单元配置有两个输入端和一个输出端，其中，所述数据协议单元的两个输入端分别与所述第一时间同步模块、所述第二配置激励模块连接，所述数据协议单元的输出端与所述协议转换单元连接。

在其中一个实施例中，所述配置协议单元配置有两个输入端和一个输出端，其中，所述配置协议单元的两个输入端分别与所述协议转换单元、所述第二配置激励模块连接，所述配置协议单元的输出端与所述第二时间同步模块连接。

第二方面，本申请提供了一种时间同步验证系统，包括：

主芯片，包括第一时间同步模块；

从芯片，包括第二时间同步模块；

如上述的时间同步验证电路，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于验证所述主芯片和所述从芯片之间的时间是否同步。

第三方面，本申请提供了一种时间同步验证方法，用于主芯片和从芯片之间的时间同步验证，所述方法包括：

按照第一时间延迟传输第一时间同步模块的第一测量信号至第二时间同步模块，以指示所述第二时间同步模块根据所述第一测量信号发送第二测量信号，以及按照所述第一时间延迟传输所述第二测量信号至所述第一时间同步模块；其中，所述主芯片包括所述第一时间同步模块，所述从芯片包括所述第二时间同步模块；

按照第二时间延迟传输所述第一时间同步模块的时间补偿数据至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二时间同步模块的第二计时信号；其中，所述时间补偿数据根据所述第一测量信号和所述第二测量信号生成；

根据所述第一时间同步模块的第一计时信号和所述第二计时信号，验证所述主芯片和所述从芯片的时间是否同步。

第四方面，本申请提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述的方法的步骤。

上述时间同步验证电路、系统、方法和计算机设备，通过异步打拍模块按照第一时间延迟传输第一测量信号和第二测量信号，也即通过异步打拍模块模拟了第一时间同步模块与第二时间同步模块之间传输测量信号的延时，并通过接口协议模块按照第二时间延迟传输时间补偿数据，也即通过接口协议模块模拟了第一时间同步模块与第二时间同步模块之间基于传输层协议传输时间补偿数据的延时，以及通过验证模块根据第一计时信号和补偿修正后的第二计时信号，验证主芯片和从芯片的计时信号是否对齐，也即实现了对于主芯片和从芯片的时间同步验证，基于此，通过异步打拍模块和接口协议模块模拟真实场景中的传输延迟，无需例化芯片的顶层结构，如主从芯片IO端口之间用于传输测量信号的走线、主从芯片的时间同步模块之间基于传输层协议传输时间补偿数据的CMN总线网络和PCIe接口，实现了时间同步模块与芯片内其他模块之间的解耦，简化了时间同步验证过程，提高了时间同步验证效率，由于能够单独对时间同步模块进行功能验证，避免了其他功能模块的影响，从而提高了时间同步验证的准确性。

附图说明

图1为相关技术中例化主从芯片的结构示意图；

图2为一个实施例中时间同步验证系统的结构示意图之一；

图3为一个实施例中时间同步验证系统的结构示意图之二；

图4为一个实施例中时间同步验证系统的结构示意图之三；

图5为一个实施例中时间同步验证系统的结构示意图之四；

图6为一个实施例中时间同步验证方法的流程示意图；

图7为一个实施例中计算机设备的内部结构图。

附图标记说明：

11-主芯片，111-时间同步模块，112-CMN总线网络，113-PCIe接口，12-从芯片，121-时间同步模块，122-CMN总线网络，123-PCIe接口，13-走线，20-第一时间同步模块，30-第二时间同步模块，40-时间同步验证电路，41-异步打拍模块，411-第一异步打拍单元，412-第二异步打拍单元，42-接口协议模块，421-数据协议单元，422-协议转换单元，423-配置协议单元，43-验证模块，44-第一配置激励模块，45-第二配置激励模块，46-监测模块，461-监视单元，462-检测单元。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一时间同步模块称为第二时间同步模块，且类似地，可将第二时间同步模块称为第一时间同步模块。第一时间同步模块和第二时间同步模块两者都是时间同步模块，但其不是同一时间同步模块。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

可以理解，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

TOD模块是一种时间同步模块。其中，TOD是计算机系统中用于表示当前时间的概念，它通常指的是当前的日期和时间，用于记录事件的时间戳、调度任务、计时等各种应用，它提供了一种标准的时间表示方式，使得计算机系统能够在统一的时间基准上进行协调和同步。

如图1所示，以验证两个芯片的时间是否同步为例，主芯片11的时间同步模块111通过AXI（Advanced eXtensible Interface）总线连接主芯片的CMN（Coherent MeshNetwork，互连网络）总线网络112，再通过主芯片的PCIe（peripheral componentinterconnect express，高速串行计算机扩展总线标准）接口113、从芯片的PCIe接口123、从芯片的CMN总线网络122与对端从芯片12的时间同步模块121通信，用来传输时间同步数据（TOD Data）。同时两个芯片的时间同步模块之间输入输出（IO）端口还会通过走线13连接，用来做时间脉冲同步。应用上软件通过发起同步请求，对芯片进行时间同步。实际操作中，工作人员通过配置时间同步模块内部寄存器，发起同步请求，主芯片11会产生一个检查信号发给从芯片12，从芯片12收到检查信号后，会返回一个响应信号给主芯片11，这样通过检查和响应信号就可以计算出主从芯片的时间同步模块之间的路径延时和需要补偿的信息，系统可以将这些信息通过软件写入时间同步模块，达到主从芯片时间同步的效果。

由上述可以看出，由于时间同步模块是一个软件操作模块，对外的接口信号只有一些总线配置信号，时间同步信号和输出中断信号，所以通过UVM产生激励的方法会比较冗余，很难达到预期得验证效果，并且验证环境需要例化两个芯片顶层，带着PCIe接口和CMN总线网络，路径非常长，DUT的规模会很大，验证效率会很低。对此，本申请提供了一种时间同步验证电路、系统、方法和计算机设备，实现时间同步模块与其他功能模块的解耦，无需例化芯片的CMN总线网络和PCIe接口等顶层结构，从而能够提高验证效率。

本申请实施例提供的时间同步验证电路可应用于时间同步验证系统。如图2所示，时间同步验证系统包括：主芯片、从芯片和时间同步验证电路40。其中，主芯片作为主时钟设备（Master/mst），主芯片包括第一时间同步模块20。从芯片作为从时钟设备（Slave/slv），从芯片包括第二时间同步模块30。其中，主芯片的时间可以理解为具有基准时间的芯片，从芯片可以理解为待进行时间同步的芯片。时间同步验证电路40分别与第一时间同步模块20、第二时间同步模块30连接，时间同步验证电路40用于验证主芯片和从芯片之间的时间是否同步。应用中，从芯片的数量可以为一个，也可以为多个，在此不做任何限定。如此，通过解耦时间同步模块与其他功能模块，无需例化芯片的顶层结构，进而提高芯片间时间同步的验证效率。

在一个实施例中，提供了一种时间同步验证电路40，以该时间同步验证电路40应用于图2所示的时间同步验证系统为例进行说明，时间同步验证电路40包括异步打拍模块41、接口协议模块42和验证模块43。

异步打拍模块41（pipe line and delay）分别与第一时间同步模块20、第二时间同步模块30连接。异步打拍模块41用于按照第一时间延迟传输第一时间同步模块20的第一测量信号至第二时间同步模块30，以指示第二时间同步模块30根据第一测量信号发送第二测量信号。异步打拍模块41还用于按照第一时间延迟传输第二测量信号至第一时间同步模块20。

接口协议模块42分别与第一时间同步模块20、第二时间同步模块30连接。接口协议模块42用于按照第二时间延迟传输第一时间同步模块20的时间补偿数据至第二时间同步模块30，以指示第二时间同步模块30根据时间补偿数据修正第二时间同步模块30的第二计时信号。

验证模块43分别与第一时间同步模块20、第二时间同步模块30连接。验证模块43用于根据第一时间同步模块20的第一计时信号和修正后的第二计时信号，验证主芯片和从芯片的时间是否同步。

为了便于描述，将第一时间同步模块20和第二时间同步模块30统称为时间同步模块，将第一测量信号和第二测量信号统称为测量信号，将第一计时信号和第二计时信号统称为计时信号。其中，计时信号是周期性的脉冲信号，用于标识时间同步模块的时钟跳变情况。计时信号的频率由时钟精度需求设置，在此不做限定。示例性的，计时信号包括计时信号step和计时信号sync，其中，计时信号step与计时信号sync的频率不同。

测量信号又称为传输时延测量信号，测量信号是脉冲信号，并且测量信号与计时信号之间的脉冲上升沿、测量信号与计时信号之间的脉冲下降沿分别保持一致。应用中，主芯片的第一时间同步模块20将第一测量信号与第一计时信号对齐并广播出去，从芯片接收到第一测量信号后返回第二测量信号。其中，第二测量信号可以看作是针对第一测量信号的响应信号。

第一时间是指延迟传输测量信号的时间。第一时间与第一时间同步模块20和第二时间同步模块30之间的物理距离相关。以图1所示的芯片例化结构为例，两个芯片的时间同步模块之间的IO端口会通过走线13连接，其中，走线用于传输第一测量信号和第二测量信号，对应的，本申请实施例中第一时间同步模块20与第二时间同步模块30之间的物理距离，可以理解为连接第一时间同步模块20与第二时间同步模块30之间的走线13的长度。示例性的，第一时间与第一时间同步模块20和第二时间同步模块30之间的物理距离正相关。示例性的，可以先获取第一时间同步模块20和第二时间同步模块30之间的物理距离，然后根据物理距离确定第一时间。应用中，可以通过测量或依据经验设定具体的第一时间，也可以根据实际验证场景对应地动态调整第一时间，在此不做限定。

第二时间是指延迟传输时间补偿数据的时间。芯片间传输时间补偿数据是基于总线网络和接口实现的，第二时间与第一时间同步模块20和第二时间同步模块30之间基于总线网络和接口传输数据的路径相关。第二时间可以理解为第一时间同步模块20与第二时间同步模块30之间基于总线网络和接口传输数据的延时。以图1所示的芯片例化结构为例，两个芯片的时间同步模块之间通过CMN总线网络和PCIe接口连接，其中，CMN总线网络和PCIe接口用于传输数据，对应的，本申请实施例中的第二时间相当于基于CMN总线网络和PCIe接口传输时间补偿数据的延迟时间。应用中，可以根据经验或验证需求设定具体的第二时间，在此不做限定。

时间补偿数据用于表示第一时间同步模块20与第二时间同步模块30之间的时间偏差。示例性的，时间补偿数据包括第二计时信号在每个周期内需要补偿的偏差补偿值offset。时间补偿数据根据第一测量信号和第二测量信号生成。示例性的，时间补偿数据根据第一时间同步模块20发送第一测量信号的第一时刻T1，以及第一时间同步模块20接收第二测量信号的第二时刻T2确定。

应用中，主芯片的第一时间同步模块20周期性地发送第一计时信号，从芯片的第二时间同步模块30周期性地发送第二计时信号。第一时间同步模块20在发送第一计时信号的过程中，向外广播对齐第一计时信号的第一测量信号，并记录此刻的时间T1。第一测量信号通过异步打拍模块41延迟传输至从芯片的第二时间同步模块30。从芯片在接收到第一测量信号后，在下一次发送第二计时信号时，发送与第二计时信号对齐的第二测量信号，并通过异步打拍模块41延迟传输至第一时间同步模块20。第一时间同步模块20接收到第二测量信号后，在下一次发送第一计时信号时，记录此刻的时间T2。第一时间同步模块20根据第一时刻T1和第二时刻T2确定并发送时间补偿数据。接口协议模块42接收到时间补偿数据后，延迟第二时间向第二时间同步模块30发送时间补偿数据。第二时间同步模块30接收到时间补偿数据后对第二计时信号进行补偿修正。基于此，验证模块43再根据第一时间同步模块20发送的第一计时信号和第二时间同步模块30发送的第二计时信号，验证主芯片和从芯片的时间是否同步。

上述时间同步验证电路40，通过异步打拍模块41按照第一时间延迟传输第一测量信号和第二测量信号，也即通过异步打拍模块41模拟了第一时间同步模块20与第二时间同步模块30之间传输测量信号的延时，并通过接口协议模块42按照第二时间延迟传输时间补偿数据，也即通过接口协议模块42模拟了第一时间同步模块20与第二时间同步模块30之间基于传输层协议传输时间补偿数据的延时，以及通过验证模块43根据第一计时信号和补偿修正后的第二计时信号，验证主芯片和从芯片的计时信号是否对齐，也即实现了对于主芯片和从芯片的时间同步验证，基于此，通过异步打拍模块41和接口协议模块42模拟真实场景中的传输延迟，无需例化芯片的顶层结构，如主从芯片IO端口之间用于传输测量信号的走线、主从芯片的时间同步模块之间基于传输层协议传输时间补偿数据的CMN总线网络和PCIe接口，实现了时间同步模块与芯片内其他模块之间的解耦，简化了时间同步验证过程，提高了时间同步验证效率，由于能够单独对时间同步模块进行功能验证，避免了其他功能模块的影响，从而提高了时间同步验证的准确性。

请继续参阅图2，在一个实施例中，接口协议模块42还用于接收来自第二时间同步模块30的实际时间信号，并按照第二时间延迟将实际时间信号发送至第二时间同步模块30，以指示第二时间同步模块30根据实际时间信号更新当前的时间。其中，实际时间信号用于标识实际时间。实际时间信号区别于计时信号，也即实际时间信号标识的实际时间区别于计时信号标识的时钟跳变，实际时间如10:25、14:00，时钟跳变如由10:25跳变为10:26、14:00跳变为14:01。应用中，第一时间同步模块20周期性地发送实际时间信号，接口协议模块42接收到实际时间信号后，延迟第二时间后向第二时间同步模块30发送实际时间信号，第二时间同步模块30根据接收到的实际时间信号更新自身当前的时间，从而实现了主芯片和从芯片之间的实际时间的同步。其中，发送实际时间信号的频率可以根据应用场景及时间同步需求等因素设定，在此不做限定。

在一个实施例中，请继续参阅图2，验证模块43包括获取单元和断言单元。其中，获取单元分别与第一时间同步模块20、第二时间同步模块30连接。获取单元用于分别获取第一计时信号和第二计时信号。断言单元与获取单元连接。断言单元用于在第一时间同步模块20的时钟上升沿，且第一计时信号和第二计时信号的电平状态相同的情况下，确定主芯片和从芯片的时间同步，也即采用断言（Assertion的方式）验证主芯片和从芯片的计时信号是否对齐，从而实现了对主芯片和从芯片的时钟同步的验证。其中，第一时间同步模块20的时钟是指主芯片的全局时钟，第一时间同步模块20的时钟与第二时间同步模块30的时钟属性相同。应用中，断言单元在第一时间同步模块20的时钟上升沿，检测第一计时信号第二计时信号的电平状态是否相同，若第一计时信号和第二计时信号的电平状态相同，则确定主芯片和从芯片的时间同步；若第一计时信号和第二计时信号的电平状态不相同，则确定主芯片和从芯片的时间不同步，在此情况下，报错。

在一个实施例中，如图3所示，接口协议模块42包括数据协议单元421、协议转换单元422和配置协议单元423。

数据协议单元421与第一时间同步模块20连接。示例性的，第一时间同步模块20配置有第一数据接口，第一数据接口与数据协议单元421连接。数据协议单元421用于接收并发送来自第一时间同步模块20的第一补偿信号。其中，第一补偿信号包括时间补偿数据，第一补偿信号的格式满足时间同步模块的数据接口协议。示例性的，数据协议单元421包括AXI总线桥，第一补偿信号的格式满足AXI协议。

协议转换单元422与数据协议单元421连接。协议转换单元422用于将第一补偿信号转换为第二补偿信号。其中，第二补偿信号包括时间补偿数据，第二补偿信号的格式满足时间同步模块的配置接口协议。

配置协议单元423分别与协议转换单元422、第二时间同步模块30连接。第二时间同步模块30配置有第二配置接口，第二配置接口与配置协议单元423连接。配置协议单元423用于接收第二补偿信号，并按照第二时间将第二补偿信号发送至第二时间同步模块30，以指示第二时间同步模块30根据时间补偿数据修正第二计时信号。示例性的，配置协议单元423包括APB打拍桥，则协议转换单元422包括AXI到APB的协议转换桥（X2P），第二补偿信号的格式满足APB协议。另一示例性的，配置协议单元423包括AXI打拍桥，则协议转换单元422包括AXI到AXI的协议转换桥（X2X），第二补偿信号的格式满足AXI协议。又一示例性的，配置协议单元423包括AHB打拍桥，则协议转换单元422包括AXI到AHB的协议转换桥，第二补偿信号的格式满足AHB协议（X2H）。

上述时间同步验证模块43，通过数据协议单元421基于数据接口协议传输第一补偿信号，并通过协议转换单元422将第一补偿信号转换为第二补偿信号，以及通过配置协议单元423在接收到第二补偿信号后，延迟第二时间后基于配置接口协议将第二补偿信号发送至第二时间同步模块30，模拟了第一时间同步模块20与第二时间同步模块30之间通过总线网络和接口传输时间补偿数据的过程，实现了时间同步模块与实际场景中的总线网络如CMN、接口如PCIe接口之间的解耦，节省了芯片顶层结构的例化过程，从而提高了时间同步验证效率。

在一个实施例中，请继续参阅图3，时间同步验证电路40还包括第一配置激励模块44和第二配置激励模块45。其中，第一配置激励模块44与第一时间同步模块20连接。示例性的，第一时间同步模块20还配置有第一配置接口，第一配置接口与第一配置激励模块44连接。第一配置激励模块44用于对第一时间同步模块20配置激励（sequence），以指示第一时间同步模块20生成第一计时信号和第一测量信号。示例性的，第一配置激励模块44包括AXIVIP（Verification Intellectual Property，验证核心）。第二配置激励模块45与接口协议模块42连接。第二配置激励模块45用于通过接口协议模块42，对第二时间同步模块30配置激励，以指示第二时间同步模块30生成第二计时信号和第二测量信号。示例性的，第二配置激励模块45包括APB VIP。基于此，通过第一配置激励模块44对第一时间同步模块20配置激励，并通过第二配置激励模块45对第二时间同步模块30配置激励，从而实现对主从芯片的时间同步验证。可以理解的是，第二时间同步模块30的第二配置接口被接口协议模块42占用，因此，本申请实施例通过接口协议模块42注入激励对第二时间同步模块30进行配置，从而验证主从芯片的时间是否同步。

在一个实施例中，请继续参阅图3，数据协议单元421配置有两个输入端和一个输出端。其中，数据协议单元421的两个输入端分别与第一时间同步模块20、第二配置激励模块45连接，数据协议单元421的输出端与协议转换单元422连接。其中，第二配置激励模块45产生的激励符合数据接口协议。示例性的，数据协议单元421包括AXI 2T1桥，则第二配置激励模块45用于产生AXI sequence。基于此，通过第二配置激励模块45向数据协议单元421注入激励，从而实现对第二时间同步模块30进行配置，以验证主从芯片的时间是否同步。

在一个实施例中，如图4所示，配置协议单元423配置有两个输入端和一个输出端。示例性的，配置协议单元423包括APB 2T1桥、AHB 2T1桥、AXI 2T1桥。其中，配置协议单元423的两个输入端分别与协议转换单元422、第二配置激励模块45连接，配置协议单元423的输出端与第二时间同步模块30连接。其中，第二配置激励模块45产生的激励符合配置接口协议。示例性的，配置协议单元423包括APB 2T1桥，则第二配置激励模块45用于产生符合APB协议的激励（APB sequence）。又一示例性的，配置协议单元423包括AHB 2T1桥，则第二配置激励模块45用于产生符合AHB协议的激励（AHB sequence）。另一示例性的，配置协议单元423包括AXI 2T1桥，则第二配置激励模块45用于产生符合AXI协议的激励（AXIsequence）。基于此，通过第二配置激励模块45向配置协议单元423注入激励，从而实现对第二时间同步模块30进行配置，以验证主从芯片的时间是否同步。

在一个实施例中，如图3和图4所示，异步打拍模块41包括第一异步打拍单元411和第二异步打拍单元412。其中，第一异步打拍单元411分别与第一时间同步模块20、第二时间同步模块30连接，第一异步打拍单元411用于接收来自第一时间同步模块20的第一测量信号，并延迟第一时间后向第二时间同步模块30发送第一测量信号，以指示第二时间同步模块30根据第一测量信号生成第二测量信号。第二异步打拍单元412分别与第一时间同步模块20、第二时间同步模块30连接，第二异步打拍单元412用于接收来自第二时间同步模块30的第二测量信号，并延迟第一时间后向第一时间同步模块20发送第二测量信号。如此，通过第一异步打拍单元411模拟实际场景中由第一时间同步模块20向第二时间同步模块30传输第一测量信号的延迟，并通过第二异步打拍单元412模拟实际场景中由第二时间同步模块30向第一时间同步模块20传输第二测量信号的延迟，无需例化主从芯片的时间同步模块之间的IO端口直连，从而提高了验证效率。

在一个实施例中，如图3和图4所示，时间同步验证模块43还包括监测模块46，监测模块46与第一时间同步模块20连接，监测模块46用于检测第一时间同步模块20发送的信号是否符合数据接口协议。应用中，在信号不符合数据接口协议的情况下，可以报错或生成中断信号。如此，能够提高时间验证的准确性和可靠性。

示例性的，监测模块46包括监视单元461和检测单元462，其中，监视单元461与第一时间同步模块20连接，监视单元461用于获取第一时间同步模块20发送的信号，如第一补偿信号和实际时间信号。示例性的，监视模块包括监视器（monitor）。检测单元462与监视单元461连接，检测单元462用于检测来自监视器的信号的数据及地址是否符合数据接口协议，在数据及地址不符合数据接口协议的情况下，生成中断信号。示例性的，检测单元462包括检测器（checker）。

在一个实施例中，如图5所示，提供了一种时间同步验证电路40，以该电路用于验证主芯片分别与两个从芯片之间的时间是否同步为例进行说明。其中，主芯片包括第一时间同步模块20，各从芯片包括第二时间同步模块30。各时间同步模块配置有对应的数据接口和配置接口。时间同步验证电路40包括第一异步打拍单元411、第二异步打拍单元412、数据协议单元421、协议转换单元422、配置协议单元423、验证模块43、第一配置激励模块44、第二配置激励模块45、监视单元461和检测单元462。以数据协议单元421为AXI 2T1桥，协议转换单元422为X2P协议转换桥，配置协议单元423为APB打拍桥，第一配置激励模块44为APBVIP，第二配置激励模块45为AXI VIP，监视单元461为监视器，以及检测单元462为检测器，为例进行说明。

其中，各异步打拍单元分别与第一时间同步模块20、第二时间同步模块30连接。AXI 2T1桥的两个输入端分别与第一时间同步模块20的数据接口、AXI VIP对应连接，AXI2T1桥的输出端与X2P协议转换桥的输入端连接，X2P协议转换桥的输出端与APB打拍桥的输入端连接，APB打拍桥的输出端与第二时间同步模块30连接。APB VIP与第一时间同步模块20的配置接口连接。监视器分别与第一时间同步模块20和检测器连接。

APB VIP产生符合APB协议的激励（APB sequence），对第一时间同步模块20进行配置。AXI VIP产生符合AXI协议的激励（AXI sequence），通过AXI 2T1桥注入，以对第二时间同步模块30进行配置。第一时间同步模块20周期性地产生计时信号step1和sync1，从芯片周期性地产生计时信号step2和sync2，其中，计时信号step1和计时信号step2的频率、脉宽相同，计时信号sync1和计时信号sync2的频率、脉宽相同，且计时信号sync1的频率大于计时信号step1的频率。

第一时间同步模块20向第二时间同步模块30发送计时信号step1和sync1。第一时间同步模块20在发送计时信号step1的过程中，发送对齐计时信号step1的第一测量信号check1，并记录此刻的时间T1。第一异步打拍单元411接收到第一测量信号check1后，打拍延迟第一时间后将第一测量信号check1发送至第二时间同步模块30。第二时间同步模块30接收到第一测量信号check1后，对齐下一个计时信号step2发送第二测量信号check2。其中，第一时间用于模拟第一时间同步模块20与第二时间同步模块30之间基于IO端口和走线传输信号的延时。

第二异步打拍单元412接收到第二测量信号check2后，打拍延迟第一时间后将第二测量信号check2发送至第一时间同步模块20。第一时间同步模块20接收到第二测量信号check2，在发送下一个计时信号step1时，记录对应的时间T2，并根据时间T1和T2计算得到时间补偿数据offset。

第一时间同步模块20发送满足AXI协议的第一补偿信号，第一补偿信号携带有时间补偿数据，第一补偿信号经过AXI 2T1桥，并通过X2P协议转换桥转换为符合APB协议的第二补偿信号，APB打拍桥接收到第二补偿信号，打拍延迟第二时间后，将第二补偿信号发送至第二时间同步模块30，第二时间同步模块30根据第二补偿信号携带的时间补偿数据对计时信号step2和sync2进行补偿修正。

验证模块43分别获取第一时间同步模块20的计时信号step1、sync1，以及第二时间同步模块30修正后的计时信号step2、sync2，并采用断言的方式确定计时信号step1和step2是否同步，以及sync1和sync2是否同步，也即在时钟的上升沿，分别判断step1和step2的电平状态是否相同，以及sync1和sync2的电平状态是否相同，若是，则确定主从芯片的时钟同步；若否，则报错。

第一时间同步模块20周期性地通过AXI 2T1桥、X2P协议转换桥和APB打拍桥向第二时间同步模块30发送实际时间信号，第二时间同步模块30根据实际时间信号更新自身当前的时间，基于此，确定第一时间同步模块20和第二时间同步模块30的实际时间完成了同步。

监视器实时获取第一时间同步模块20发送的第一补偿信号和实际时间信号，并通过检测器确定这两个信号携带的数据及地址是否符合AXI协议，若否，则报错，以提高验证的准确性。

上述时间同步验证电路40结合UVM验证框架的构建方法，放弃了UVM框架中得驱动器（Driver）和参考模型（Refence Model），将芯片的时间同步模块单独摘出来作为模块级验证，通过异步打拍单元模拟芯片IO端口间的真实路径延时，并且通过AXI 2T1桥、X2P协议转换器和APB打拍桥模拟芯片间基于总线网络和接口的真实路径延时，从而在UT阶段解耦芯片侧的CMN总线网络、PCIe接口等结构，无需例化芯片顶层的CMN总线网络、PCIe接口等结构，进而无需等待CMN总线网络、PCIe接口的仿真进度，加快了仿真速度，此外，使用断言的方式验证信号是否对齐，实现了主从芯片之间的时间同步验证，提高了时间同步验证效率和准确性。

上述时间同步验证电路中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

基于同样的发明构思，本申请实施例还提供了一种时间同步验证方法。该时间同步验证方法所提供的解决问题的实现方案与上述时间同步验证电路中所记载的实现方案相似，故下面所提供的一个或多个时间同步验证方法实施例中的具体限定可以参见上文中对于时间同步验证电路的限定，在此不再赘述。

在一个实施例中，如图6所示，提供了一种时间同步验证方法，本实施例以该方法应用于终端进行举例说明，可以理解的是，该方法也可以应用于服务器，还可以应用于包括终端和服务器的系统，并通过终端和服务器的交互实现。本实施例提供的时间同步验证方法用于主芯片和从芯片之间的时间同步验证，该方法包括以下步骤S602至步骤S604。

S602：按照第一时间延迟传输第一时间同步模块的第一测量信号至第二时间同步模块，以指示第二时间同步模块根据第一测量信号发送第二测量信号，以及按照第一时间延迟传输第二测量信号至第一时间同步模块。其中，主芯片包括第一时间同步模块，从芯片包括第二时间同步模块。

S604：按照第二时间延迟传输第一时间同步模块的时间补偿数据至第二时间同步模块，以指示第二时间同步模块根据时间补偿数据修正第二时间同步模块的第二计时信号。其中，时间补偿数据根据第一测量信号和第二测量信号生成。

S606：根据第一时间同步模块的第一计时信号和第二计时信号，验证主芯片和从芯片的时间是否同步。

上述时间同步验证方法，按照第一时间延迟传输第一测量信号和第二测量信号，也即通过模拟第一时间同步模块与第二时间同步模块之间传输测量信号的延时，并按照第二时间延迟传输时间补偿数据，也即通过模拟了第一时间同步模块与第二时间同步模块之间基于传输层协议传输时间补偿数据的延时，以及通过验证模块根据第一计时信号和补偿修正后的第二计时信号，验证主芯片和从芯片的计时信号是否对齐，也即实现了对于主芯片和从芯片的时间同步验证，基于此，通过模拟真实场景中的传输延迟，无需例化芯片的顶层结构，如主从芯片IO端口之间用于传输测量信号的走线、主从芯片的时间同步模块之间基于传输层协议传输时间补偿数据的CMN总线网络和PCIe接口，实现了时间同步模块与芯片内其他模块之间的解耦，简化了时间同步验证过程，提高了时间同步验证效率，由于能够单独对时间同步模块进行功能验证，避免了其他功能模块的影响，从而提高了时间同步验证的准确性。

在一个实施例中，时间同步验证方法还包括：接收来自第二时间同步模块的实际时间信号，并按照第二时间延迟将实际时间信号发送至第二时间同步模块，以指示第二时间同步模块根据实际时间信号更新当前的时间的步骤。

在一个实施例中，上述步骤S606可以包括：分别获取第一计时信号和第二计时信号，并在第一时间同步模块的时钟上升沿，且第一计时信号和第二计时信号的电平状态相同的情况下，确定主芯片和从芯片的时间同步的步骤。

在一个实施例中，上述步骤S604可以包括：接收并发送来自第一时间同步模块的第一补偿信号，并将第一补偿信号转换为第二补偿信号，以及接收第二补偿信号，并按照第二时间将第二补偿信号发送至第二时间同步模块，以指示第二时间同步模块根据时间补偿数据修正第二计时信号的步骤。其中，第一补偿信号包括时间补偿数据，第一补偿信号的格式满足时间同步模块的数据接口协议；第二补偿信号包括时间补偿数据，第二补偿信号的格式满足时间同步模块的配置接口协议。

在一个实施例中，时间同步验证方法还包括：对第一时间同步模块配置激励，以指示第一时间同步模块生成第一计时信号和第一测量信号；对第二时间同步模块配置激励，以指示第二时间同步模块生成第二计时信号和第二测量信号的步骤。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图7所示。该计算机设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、移动蜂窝网络、NFC（近场通信）或其他技术实现。该计算机程序被处理器执行时以实现一种时间同步验证方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图7中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现前述方法的步骤。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现前述方法的步骤。

在一个实施例中，提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现前述方法的步骤。

需要说明的是，本申请所涉及的用户信息（包括但不限于用户设备信息、用户个人信息等）和数据（包括但不限于用于分析的数据、存储的数据、展示的数据等），均为经用户授权或者经过各方充分授权的信息和数据。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器（Read-OnlyMemory，ROM）、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器（ReRAM）、磁变存储器（Magnetoresistive Random Access Memory，MRAM）、铁电存储器（Ferroelectric Random Access Memory，FRAM）、相变存储器（Phase Change Memory，PCM）、石墨烯存储器等。易失性存储器可包括随机存取存储器（Random Access Memory，RAM）或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器（Static Random Access Memory，SRAM）或动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）等。本申请所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种时间同步验证电路，其特征在于，用于验证主芯片和从芯片之间的时间是否同步，所述主芯片包括第一时间同步模块，所述从芯片包括第二时间同步模块，所述时间同步验证电路包括：

异步打拍模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于按照第一时间延迟传输所述第一时间同步模块的第一测量信号至所述第二时间同步模块，以指示所述第二时间同步模块根据所述第一测量信号发送第二测量信号；以及所述异步打拍模块还用于按照所述第一时间延迟传输所述第二测量信号至所述第一时间同步模块；

接口协议模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于按照第二时间延迟传输所述第一时间同步模块的时间补偿数据至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二时间同步模块的第二计时信号；其中，所述时间补偿数据根据所述第一测量信号和所述第二测量信号生成；

验证模块，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于根据所述第一时间同步模块的第一计时信号和修正后的第二计时信号，验证所述主芯片和所述从芯片的时间是否同步。

2.根据权利要求1所述的时间同步验证电路，其特征在于，所述接口协议模块还用于接收来自所述第二时间同步模块的实际时间信号，并按照所述第二时间延迟将所述实际时间信号发送至所述第二时间同步模块，以指示所述第二时间同步模块根据所述实际时间信号更新当前的时间。

3.根据权利要求1所述的时间同步验证电路，其特征在于，所述验证模块包括：

获取单元，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于分别获取所述第一计时信号和所述第二计时信号；

断言单元，与所述获取单元连接，用于在所述第一时间同步模块的时钟上升沿，且所述第一计时信号和所述第二计时信号的电平状态相同的情况下，确定所述主芯片和所述从芯片的时间同步。

4.根据权利要求1所述的时间同步验证电路，其特征在于，所述接口协议模块包括：

数据协议单元，与所述第一时间同步模块连接，用于接收并发送来自所述第一时间同步模块的第一补偿信号，所述第一补偿信号包括所述时间补偿数据，所述第一补偿信号的格式满足时间同步模块的数据接口协议；

协议转换单元，与所述数据协议单元连接，用于将所述第一补偿信号转换为第二补偿信号，所述第二补偿信号包括所述时间补偿数据，所述第二补偿信号的格式满足时间同步模块的配置接口协议；

配置协议单元，分别与所述协议转换单元、所述第二时间同步模块连接，用于接收所述第二补偿信号，并按照所述第二时间将所述第二补偿信号发送至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二计时信号。

5.根据权利要求4所述的时间同步验证电路，其特征在于，所述时间同步验证电路还包括：

第一配置激励模块，与所述第一时间同步模块连接，用于对所述第一时间同步模块配置激励，以指示所述第一时间同步模块生成所述第一计时信号和所述第一测量信号；

第二配置激励模块，与所述接口协议模块连接，用于通过所述接口协议模块，对所述第二时间同步模块配置激励，以指示所述第二时间同步模块生成所述第二计时信号和所述第二测量信号。

6.根据权利要求5所述的时间同步验证电路，其特征在于，所述数据协议单元配置有两个输入端和一个输出端，其中，所述数据协议单元的两个输入端分别与所述第一时间同步模块、所述第二配置激励模块连接，所述数据协议单元的输出端与所述协议转换单元连接。

7.根据权利要求5所述的时间同步验证电路，其特征在于，所述配置协议单元配置有两个输入端和一个输出端，其中，所述配置协议单元的两个输入端分别与所述协议转换单元、所述第二配置激励模块连接，所述配置协议单元的输出端与所述第二时间同步模块连接。

8.一种时间同步验证系统，其特征在于，包括：

主芯片，包括第一时间同步模块；

从芯片，包括第二时间同步模块；

如权利要求1-7任一项所述的时间同步验证电路，分别与所述第一时间同步模块、所述第二时间同步模块连接，用于验证所述主芯片和所述从芯片之间的时间是否同步。

9.一种时间同步验证方法，其特征在于，用于主芯片和从芯片之间的时间同步验证，所述方法包括：

按照第一时间延迟传输第一时间同步模块的第一测量信号至第二时间同步模块，以指示所述第二时间同步模块根据所述第一测量信号发送第二测量信号，以及按照所述第一时间延迟传输所述第二测量信号至所述第一时间同步模块；其中，所述主芯片包括所述第一时间同步模块，所述从芯片包括所述第二时间同步模块；

按照第二时间延迟传输所述第一时间同步模块的时间补偿数据至所述第二时间同步模块，以指示所述第二时间同步模块根据所述时间补偿数据修正所述第二时间同步模块的第二计时信号；其中，所述时间补偿数据根据所述第一测量信号和所述第二测量信号生成；

根据所述第一时间同步模块的第一计时信号和所述第二计时信号，验证所述主芯片和所述从芯片的时间是否同步。

10.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求9所述的方法的步骤。