CN113128144A - 用于验证逻辑系统设计的原型验证系统及仿真平台 - Google Patents

用于验证逻辑系统设计的原型验证系统及仿真平台 Download PDF

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CN113128144A
CN113128144A CN202110496741.3A CN202110496741A CN113128144A CN 113128144 A CN113128144 A CN 113128144A CN 202110496741 A CN202110496741 A CN 202110496741A CN 113128144 A CN113128144 A CN 113128144A
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张玉田
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Abstract

本公开提供一种用于验证逻辑系统设计的原型验证系统及仿真平台，所述原型验证系统包括：第一原型验证模块和第二原型验证模块；以及第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接，其中，第一同步组件被配置为：响应于来自所述第一原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号。

Description

用于验证逻辑系统设计的原型验证系统及仿真平台
技术领域
本公开涉及电路技术领域，尤其涉及一种用于验证逻辑系统设计的原型验证系统及仿真平台。
背景技术
原型验证系统可以原型化(prototype)并且调试一个包括一个或多个模块的逻辑系统设计。在原型验证系统中，被测试的逻辑系统设计可以称为被测试设计(Design UnderTest，简称DUT)，用于测试DUT的逻辑硬件构成原型验证系统。原型验证系统可以包括一个或多个可编程逻辑器件(例如，现场可编程逻辑门阵列(Field Programmable Gate Array，简称FPGA))，基于这些可编程逻辑器件可以实现仿真DUT的逻辑设计。
随着DUT的复杂度的提高，用于测试DUT的原型验证系统也越来越复杂。例如，在一个原型验证系统中，可以包括多个可编程逻辑器件，多个可编程逻辑器件基于相应的布线实现电连接。如何在原型验证过程中同步上述多个可编程逻辑器件是一个亟待解决的问题。
发明内容
有鉴于此，本公开提出了一种用于验证逻辑系统设计的原型验证系统及仿真平台。
本公开的第一方面，提供了一种用于验证逻辑系统设计的原型验证系统，包括：第一原型验证模块和第二原型验证模块；以及，第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接；其中，第一同步组件被配置为：响应于来自所述第一原型验证模块或第二原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号。
本公开的第二方面，提供了一种仿真平台，包括：第一方面所述的原型验证系统；与所述原型验证系统通信连接的主机。
本公开提供的用于验证逻辑系统设计的原型验证系统及仿真平台，设置第一同步组件响应于来自第一原型验证模块的同步请求信号，向第一原型验证模块和第二原型验证模块同时发送触发信号，以消除各原型验证模块的响应速度差异，避免了原型验证系统的操作不同步问题，降低了仿真的失败率，从而提高了仿真的效率。
附图说明
为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本公开的实施例的一个示例性仿真平台的结构示意图。
图2A示出了根据本公开的实施例的一个原型验证系统的结构示意图。
图2B示出了根据本公开的实施例的一个原型验证系统的信号处理流程示意图。
图2C示出了根据本公开的实施例的一个原型验证系统结构示意图。
图3A示出了根据本公开的实施例的另一个原型验证系统的结构示意图。
图3B示出了根据本公开的实施例的另一个原型验证系统的信号处理流程示意图。
图3C示出了根据本公开的实施例的另一个原型验证系统的结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“一”或者“一个”并非限定数量，在通常情况下，“一”或者“一个”可以理解为一个或多个。
如上所述，基于复杂的原型验证系统进行仿真时，由于布线等因素，对多个可编程逻辑器件进行同步是困难的。
发明人研究发现：由于复杂的原型验证系统中，通常包括多个由可编程逻辑器件构成的原型验证模块，这些原型验证模块基于相应的布线实现电连接。现有技术中，在需要多个原型验证模块的同步执行某一操作时，通常由一个原型验证模块向自身以及其他原型验证模块同时发出触发信号实现。然而，发出触发信号的原型验证模块自身对触发信号的响应速度和其他原型验证模块对触发信号的响应速度存在差异，极易造成原型验证模块的操作不同步，进而导致仿真失败。
基于此，本公开提供的用于验证逻辑系统设计的原型验证系统及仿真平台，原型验证系统中，通过设置第一同步组件，并使第一同步组件经由第一线路和第二线路与第一原型验证模块和第二原型验证模块电连接，在需要第一原型验证模块和第二原型验证模块同步执行相应的操作时，可以响应于来自第一原型验证模块或第二原型验证模块的同步请求信号，向第一原型验证模块和第二原型验证模块同时发送触发信号，以消除各原型验证模块的响应速度差异，避免了原型验证系统的操作不同步问题，降低了仿真的失败率，从而提高了仿真的效率。
需要说明的是，本公开的实施例还可以以下方式进一步描述：
图1示出了根据本公开的实施例的一种仿真平台的结构示意图。
如图1所示，仿真平台100可以包括原型验证系统102和与原型验证系统102通信连接的主机104。
原型验证系统102是一个用于仿真被测试设计(DUT)的硬件系统。一个DUT可以包括多个模块。DUT可以是组合逻辑电路、时序逻辑电路、或上述两者的组合。原型验证系统102可以包括一个或多个原型验证模块(图1中示例性地示出原型验证模块1020a和1020b)、接口单元1022以及存储器1024。
原型验证模块可以包括一个或多个可编程逻辑器件(例如，现场可编程逻辑阵列(FPGA))。随着芯片设计的规模越发庞大，通常需要在一个原型验证系统中设置多个原型验证模块协同运行，且一个原型验证模块中还可以进一步包括多个可编程逻辑器件，以实现复杂DUT(例如，芯片设计)的仿真。
接口单元1022可以用于与主机104通信地耦接，以进行主机104和原型验证系统102之间的通信。在一些实施例中，接口单元1022可以包括具有电连接能力的一个或多个接口。例如，接口单元1022可以包括RS232接口、USB接口、LAN口、光纤接口、IEEE1394(火线接口)等。在一些实施例中，接口单元1022可以是无线网络接口。例如，接口单元1022可以是WIFI接口、蓝牙接口等。
存储器1024可以用于存储在仿真过程中DUT产生的信号值。在一些实施例中，仿真过程中DUT产生的信号值可以直接被主机104读取。存储器1024可以由相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术来实现。
主机104可以用于配置原型验证系统102以仿真一个DUT。该DUT可以是一个完整的逻辑系统设计或一个完整逻辑系统设计的一个或多个目标模块。在一些实施例中，主机104可以是云计算系统中的一个虚拟主机。逻辑系统设计(例如，ASIC或者System-On-Chip)可以由硬件描述语言(例如Verilog、VHDL、System C、或System Verilog)设计。在一些实施例中，逻辑系统设计可以包括一个或多个待调试(debug)的目标模块。
主机104可以从用户接收调试DUT的请求。如上所述，DUT可以包括一个或多个模块。DUT及其模块的描述可以用硬件描述语言(HDL)来完成。主机104可以基于DUT及其模块的描述来进行综合，以生成，例如，DUT的门级网表。
基于DUT的门级网表，原型验证系统102可以对DUT进行仿真，并将仿真过程中DUT产生的信号值存储在存储器1024中。
可以理解的是，在对DUT进行仿真的过程中，通常需要多个原型验证模块同步执行某一操作。例如，仿真过程中DUT产生的信号值需要同步存储在存储器1024中。现有技术中，在需要进行同步操作时，通常由一个原型验证模块向自身以及其他原型验证模块同时发出触发信号实现。然而，由于发出触发信号的原型验证模块自身对触发信号的响应速度和其他原型验证模块对触发信号的响应速度存在差异，使得原型验证模块的操作极易出现不同步的现象，进而导致仿真失败。
图2A示出了根据本公开的实施例的一个原型验证系统的结构示意图。
参考图2A，原型验证系统200可以包括原型验证模块210、原型验证模块220和同步组件230，其中，同步组件230经由线路211和线路221与原型验证模块210和原型验证模块220分别连接。
原型验证系统200可以基于门级网表仿真一个DUT(例如，完整的逻辑系统设计或其中的一个目标模块)，并将仿真该逻辑系统设计的运行时信号进行存储。在一些具体的实施例中，原型验证系统200中可以载入门级网表，从而在可编程逻辑器件中对应形成仿真的电路。
原型验证模块210和原型验证模块220可以是可编程逻辑器件，也可以是包括多个可编程逻辑器件的组件。在本实施例中，以原型验证模块210和原型验证模块220均为可编程逻辑器件为例进行说明。
同步组件230为用于实现信号同步的同步组件。该同步组件230可以在接收原型验证模块的同步请求信号时，将相应的触发信号同时发送至与之连接的所有的原型验证模块，从而实现信号的同步。
在一些实施例中，同步组件230可以为复杂可编程逻辑器件(ComplexProgramming logic device，CPLD)或现场可编程门阵列，用于向原型验证模块210和原型验证模块220同时发送触发信号。
参考图2B示出的一个原型验证系统的信号处理流程示意图，原型验证系统200的信号处理流程可以包括：
S10：原型验证模块210向同步组件230发出同步请求信号；
S11：响应于来自原型验证模块210的同步请求信号，同步组件230向原型验证模块210和原型验证模块220同时发送触发信号。
可以理解的是，在需要原型验证模块210和原型验证模块220同步执行相应的操作时，原型验证模块210可以向同步组件230发送同步请求信号，而同步组件230响应于来自原型验证模块210的同步请求信号，向原型验证模块210和原型验证模块220同时发送触发信号，从而实现消除各原型验证模块的响应速度差异，避免了原型验证系统的操作不同步问题，提高了仿真的效率。
发明人进一步发现，由于原型验证系统内基于相应的布线实现信号的传输，布线长度差异也会使信号传输过程会产生不同的延迟，进而也可能造成原型验证模块的操作不同步。
为避免信号传输延迟的差异导致的信号不同步，在本实施例中，参考图2A，进一步使同步组件230同时发送的触发信号经由线路211从同步组件230到达原型验证模块210的第一信号传输延迟和同步组件230同时发送的触发信号经由线路221从同步组件230到达原型验证模块220的第二信号传输延迟相同。
其中，传输延迟包括发送接收处理时间、电信号响应时间、介质中传输时间三个时间的总和。信号传输延迟相同，指的是两信号传输延迟的延迟时间差在预设的范围内，以保证相应的数据处理保持在同步的状态。
在一个可选的示例中，可以设置线路211和线路221的长度差值小于线路211的5％，以使得第一信号传输延迟和第二信号传输延迟相同或基本相同。在其他的示例中，还可以设置线路211和线路221的长度差值小于线路211的2％、1％或者0.5％等。
在一个示例性场景中，该触发信号可以使得原型验证模块210和原型验证模块220同步地存储逻辑系统设计的运行时信号。
其中，运行时信号可以是DUT的门级电路在运行时的输入信号或输出信号在至少一个时刻的信号。一个DUT(例如，逻辑系统设计或其一个目标模块)的运行时信号可以包括DUT的多个门级电路(例如，全部门级电路)的输入信号或输出信号。运行时信号可以包括某一输入信号或输出信号在整个运行期间或一段期间的信号。运行时信号可以用，例如，波形图、数据表格、离散的平面坐标点等形式来表达。
需要说明的是，上述实施例中以原型验证系统中包括两个原型验证模块为例进行了说明，在原型验证系统包括更多原型验证模块的方案中，同样可以基于本实施例中的思想进行相应的设置。
例如，在原型验证系统中包括三个原型验证模块时，任一原型验证模块均可以理解为向同步组件发送同步请求信号，并由该同步组件向全部三个原型验证模块同时发送触发信号。
在一些实施例中，参考图2C所示的一个原型验证系统结构示例图，原型验证系统200’包括6个可编程逻辑器件210’、220’、240’、250’、260’和270’，以及分别与该6个可编程逻辑器件连接的复杂可编程逻辑器件(下称CPLD)230’。该6个可编程逻辑器件在此可以用作6个原型验证模块，CPLD 230’在此可以用作同步组件。在需要进行可编程逻辑器件的同步操作时，任一可编程逻辑器件可向CPLD 230’发送同步请求信号。相应的，CPLD 230’响应该同步请求信号，向与其连接的可编程逻辑器件同时发送触发信号。
在一些实施例中，继续参考图2A，通过同步组件230响应于来自原型验证模块210的同步请求信号，向原型验证模块210和原型验证模块220同时发送触发信号，消除了各原型验证模块的响应速度差异，避免了原型验证系统的操作不同步问题，降低了仿真的失败率，从而提高了仿真的效率。
同时，进一步设置触发信号经由线路211从同步组件230到达原型验证模块210的第一信号传输延迟和触发信号经由线路221从同步组件230到达原型验证模块220的第二信号传输延迟相同，从而避免信号传输延迟不同造成的原型验证系统的操作不同步问题，进一步降低了仿真的失败率，从而提高仿真的效率。
图3A示出了根据本公开的实施例的另一种原型验证系统300的结构示意图。
参考图3A，原型验证系统300可以包括原型验证模块310、原型验证模块320和同步组件330。其中，同步组件330经由线路311和线路321与原型验证模块310和原型验证模块320分别连接。
如图3A所示，原型验证模块310或320可以分别包括多个可编程逻辑器件312(例如，312a和312b)或322(例如，322a和322b)，从而可以适应于更加复杂的DUT设计仿真。
其中，为使得原型验证模块中的可编程逻辑器件同时实现信号的同步，本实施例中还进一步在原型验证模块中设置与可编程逻辑器件分别电连接的同步组件，从而，在到达原型验证模块的信号同步的前提下，同时实现到达可编程逻辑器件的信号同步。
具体地，原型验证模块310可以包括多个可编程逻辑器件312(参见图3A所示312a和312b)和与该多个可编程逻辑器件312分别电连接的同步组件313；并且，原型验证模块320可以包括多个可编程逻辑器件322(参见图3A所示322a和322b)和与该多个可编程逻辑器件322分别电连接的同步组件323。其中，同步组件330经由线路311和线路321分别与同步组件313和同步组件323连接。
原型验证模块310中的同步组件313可以用于实现多个可编程逻辑器件312的信号同步。原型验证模块320中的同步组件323可以用于实现多个可编程逻辑器件322的信号同步。
其中，同步组件313和同步组件323可以为复杂可编程逻辑器件或现场可编程门阵列。
图3B示出原型验证系统300的信号处理流程示意图。原型验证系统300的信号处理流程可以包括如下S20-S24。
S20：可编程逻辑器件312a向同步组件313发出同步请求信号。可以理解的是，可编程逻辑器件312b、322a、322b也可以类似地发送同步请求信号。
S21：同步组件313响应于接收到的该同步请求信号，向同步组件330发送该同步请求信号。
S22：同步组件330响应于来自原型验证模块310的同步请求信号，向同步组件313和同步组件323同时发送触发信号。
S23：同步组件313响应于接收到该触发信号，向多个可编程逻辑器件312同时发送该触发信号。
S24：同步组件323响应于接收到该触发信号，向该多个可编程逻辑器件322同时发送该触发信号。
可以理解的是，在需要原型验证模块310和原型验证模块320同步执行相应的操作时，原型验证模块310或原型验证模块320中的可编程逻辑器件可以发送同步请求信号，而同步组件330响应于来自原型验证模块310或原型验证模块320的同步请求信号，向原型验证模块310和原型验证模块320中的同步组件同时发送触发信号，而原型验证模块310和原型验证模块320中的同步组件则进一步响应于触发信号，向原型验证模块310和原型验证模块320中的可编程逻辑器件发送触发信号，从而消除各原型验证模块中的可编程逻辑器件的响应速度差异，避免了原型验证系统的操作不同步问题，提高了仿真的效率。
为避免原型验证模块中信号传输延迟的差异导致的信号不同步，在本实施例中，进一步使同步组件313与多个可编程逻辑器件312的每一个之间的第三信号传输延迟相同，同步组件323与多个可编程逻辑器件322的每一个之间的第四信号传输延迟相同，且第三信号传输延迟和第四信号传输延迟相同。
在一个可选的示例中，可以设置同步组件313与多个可编程逻辑器件312之间的传输线路为第三线路，任2个第三线路之间的差值小于5％，以使得同步组件313传输至多个可编程逻辑器件312的信号传输延迟相同。
同样的，可以设置同步组件323与可编程逻辑器件322之间的传输线路为第四线路，任2个线路之间的差值小于5％，以使得同步组件323传输至多个可编程逻辑器件322的信号传输延迟相同。
进一步的，还可以使任一第三线路和任一第四线路的长度差值小于任一第三线路的5％，以使得原型验证模块310内部的信号传输延迟和原型验证模块320内部的信号传输延迟相同。
在一个示例场景中，原型验证模块310和原型验证模块320中的可编程逻辑器件需要同步地存储逻辑系统设计的运行时信号。
需要说明的是，上述实施例中以原型验证系统300包括两个原型验证模块为例进行说明，在原型验证系统包括更多原型验证模块的方案中，同样可以基于本实施例中的思想进行相应的设置。
图3C示出了根据本公开的实施例的另一个原型验证系统300’的结构示意图。原型验证系统300’可以包括2个原型验证模块310’和原型验证模块320’，以及与该2个原型验证模块310’和320’分别连接的复杂可编程逻辑器件(下称CPLD)330’。其中，CPLD 330’在此可以用作同步组件。
原型验证模块310’可以包括6个现场可编程逻辑门阵列(下称FPGA)312a’、312b’、312c’、312d’、312e’和312f’，以及分别与该6个FPGA连接的CPLD 313’。其中，在原型验证模块310’中，该6个FPGA可以用作可编程逻辑器件，CPLD 313’可以用作同步组件。
类似地，原型验证模块320’可以包括6个现场可编程逻辑门阵列(下称FPGA)322a’、322b’、322c’、322d’、322e’和322f’，以及分别与该6个FPGA连接的下称CPLD 323’。其中，在原型验证模块320’中，该6个FPGA可以用作可编程逻辑器件，CPLD 323’可以用作同步组件。
在需要进行可编程逻辑器件的同步操作时，任一可编程逻辑器件可向与其同一模块的CPLD发送同步请求信号，该CPLD将同步请求信号发送至同步组件CPLD 330’。相应地，CPLD330’响应该同步请求信号，向与其连接的位于各模块内的CPLD(例如，CPLD 313’和CPLD 323’)发送触发信号，从而使得各模块内的CPLD向与其同一模块的可编程逻辑器件同时发送触发信号。
在本实施例中，针对复杂原型验证系统，通过进一步在原型验证模块中设置同步组件，使同步组件响应于接收到的触发信号，向原型验证模块中的可编程逻辑器件同时发送触发信号，消除了各原型验证模块内的响应速度差异，避免了原型验证系统的操作不同步问题，降低了仿真的失败率，从而提高了仿真的效率。
需要说明的是，本公开的实施例还可以以下方式进一步描述：
1、一种用于验证逻辑系统设计的原型验证系统，包括：
第一原型验证模块和第二原型验证模块；以及
第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接，其中，第一同步组件被配置为：
响应于来自所述第一原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号。
2、根据第1项所述的原型验证系统，其中，所述触发信号经由所述第一线路从所述第一同步组件到达所述第一原型验证模块的第一信号传输延迟和所述触发信号经由所述第二线路从所述第一同步组件到达所述第二原型验证模块的第二信号传输延迟相同。
3、根据第2项所述的原型验证系统，其中，所述第一线路和所述第二线路的长度差值小于所述第一线路的5％。
4、根据第1项所述的原型验证系统，其中，所述第一原型验证模块和所述第二原型验证模块是可编程逻辑器件。
5、根据第1项所述的原型验证系统，其中，
所述第一原型验证模块包括多个第一可编程逻辑器件和与所述多个第一可编程逻辑器件分别电连接的第二同步组件；并且
所述第二原型验证模块包括多个第二可编程逻辑器件和与所述多个第二可编程逻辑器件分别电连接的第三同步组件，其中，
所述第一同步组件经由所述第一线路和所述第二线路分别与所述第二同步组件和所述第三同步组件连接。
6、根据第5项所述的原型验证系统，其中，所述同步请求信号由所述第一可编程逻辑器件发出，
并且，
所述第二同步组件被配置为：
响应于接收到的所述同步请求信号，向所述第一同步组件发送所述同步请求信号；以及
响应于接收到的所述触发信号，向所述多个第一可编程逻辑器件同时发送所述触发信号，
并且，
所述第三同步组件被配置为：
响应于接收到所述触发信号，向所述多个第二可编程逻辑器件同时发送所述触发信号。
7、根据第5项所述的原型验证系统，其中，
所述第二同步组件与所述多个第一可编程逻辑器件的每一个之间的第三信号传输延迟相同，
所述第三同步组件与所述多个第二可编程逻辑器件的每一个之间的第四信号传输延迟相同，且
所述第三信号传输延迟和所述第四信号传输延迟相同。
8、根据第1项所述的原型验证系统，其中，所述触发信号用于使得所述原型验证系统存储所述逻辑系统设计的运行时信号。
9、根据第1项所述的原型验证系统，其中，所述第一同步组件为复杂可编程逻辑器件或现场可编程门阵列。
10、一种仿真平台，包括：
原型验证系统，所述原型验证系统包括：第一原型验证模块和第二原型验证模块；以及，第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接；其中，第一同步组件被配置为：响应于来自所述第一原型验证模块或第二原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号；
与所述原型验证系统通信连接的主机。
为了描述的方便，描述以上装置时以功能分为各种模块分别描述。当然，在实施本公开时可以把各模块的功能在同一个或多个软件和/或硬件中实现。
上述实施例的装置用于实现前述实施例中相应的方法，并且具有相应的方法实施例的有益效果，在此不再赘述。
本实施例的计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本公开的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本公开难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本公开难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本公开的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本公开旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本公开的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种用于验证逻辑系统设计的原型验证系统，包括：
第一原型验证模块和第二原型验证模块；以及
第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接，其中，第一同步组件被配置为：
响应于来自所述第一原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号。
2.根据权利要求1所述的原型验证系统，其中，所述触发信号经由所述第一线路从所述第一同步组件到达所述第一原型验证模块的第一信号传输延迟和所述触发信号经由所述第二线路从所述第一同步组件到达所述第二原型验证模块的第二信号传输延迟相同。
3.根据权利要求2所述的原型验证系统，其中，所述第一线路和所述第二线路的长度差值小于所述第一线路的5％。
4.根据权利要求1所述的原型验证系统，其中，所述第一原型验证模块和所述第二原型验证模块是可编程逻辑器件。
5.根据权利要求1所述的原型验证系统，其中，
所述第一原型验证模块包括多个第一可编程逻辑器件和与所述多个第一可编程逻辑器件分别电连接的第二同步组件；并且
所述第二原型验证模块包括多个第二可编程逻辑器件和与所述多个第二可编程逻辑器件分别电连接的第三同步组件，其中，
所述第一同步组件经由所述第一线路和所述第二线路分别与所述第二同步组件和所述第三同步组件连接。
6.根据权利要求5所述的原型验证系统，其中，所述同步请求信号由所述第一可编程逻辑器件发出，
并且，
所述第二同步组件被配置为：
响应于接收到的所述同步请求信号，向所述第一同步组件发送所述同步请求信号；以及
响应于接收到的所述触发信号，向所述多个第一可编程逻辑器件同时发送所述触发信号，
并且，
所述第三同步组件被配置为：
响应于接收到所述触发信号，向所述多个第二可编程逻辑器件同时发送所述触发信号。
7.根据权利要求5所述的原型验证系统，其中，
所述第二同步组件与所述多个第一可编程逻辑器件的每一个之间的第三信号传输延迟相同，
所述第三同步组件与所述多个第二可编程逻辑器件的每一个之间的第四信号传输延迟相同，且
所述第三信号传输延迟和所述第四信号传输延迟相同。
8.根据权利要求1所述的原型验证系统，其中，所述触发信号用于使得所述原型验证系统存储所述逻辑系统设计的运行时信号。
9.根据权利要求1所述的原型验证系统，其中，所述第一同步组件为复杂可编程逻辑器件或现场可编程门阵列。
10.一种仿真平台，包括：
权利要求1至9任意一项所述的原型验证系统；
与所述原型验证系统通信连接的主机。
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