CN111931445A - 用于调试逻辑系统设计的方法、仿真器及存储介质 - Google Patents

用于调试逻辑系统设计的方法、仿真器及存储介质 Download PDF

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Abstract

本公开提供一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块，所述方法包括：接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及，基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。

Description

用于调试逻辑系统设计的方法、仿真器及存储介质
技术领域
本公开涉及电路技术领域，尤其涉及一种用于调试逻辑系统设计的方法、仿真器及存储介质。
背景技术
仿真器（Emulator）可以原型化（prototype）并且调试一个包括一个或多个模块的逻辑系统设计，所述逻辑系统设计可以是，例如，用于供专门应用的集成电路（ApplicationSpecific Integrated Circuit，简称ASIC）或者片上系统芯片（System-On-Chip，简称SOC）的设计。因此，在仿真器中被测试的逻辑系统设计又可以称为被测试设计（Design UnderTest，简称DUT）。仿真器可以通过一个或多个可配置组件（例如，现场可编程逻辑门阵列（Field Programmable Gate Array ，简称FPGA））来仿真该DUT，包括执行该DUT的各种操作，从而在制造之前就测试并验证DUT的各个模块的功能。
为了实现DUT的一个模块的验证，则需要对该模块进行信号探测（signalprobing）。然而，由于仿真器的逻辑单元和布线资源有限而实现信号探测需要消耗大量的逻辑单元和布线资源，因此对于复杂的DUT进行仿真时，可能由于仿真器的资源不足而出现仿真时间过长、或者仿真失败的情况。
发明内容
有鉴于此，本公开提出了一种用于调试逻辑系统设计的方法、仿真器及存储介质。
本公开的第一方面，提供了一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块。所述方法包括：接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
本公开的第二方面，提供了一种用于调试逻辑系统设计的仿真器，其中，所述逻辑系统设计包括待调试的目标模块，所述仿真器包括：
接口单元，用于连接到主机；
存储器，用于存储一组指令；以及
至少一个处理器，配置为执行该组指令以进行第一方面所述的方法。
本公开的第三方面，提供了一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子装置的一组指令，该组指令用于使所述电子装置执行第一方面所述的方法。
本公开提供的用于调试逻辑系统设计的方法、仿真器及存储介质，由于在运行第一门级网表时获取的是目标模块的输入信号，因此减少了需要探测的信号的数量，使得布线以及仿真更快；在运行第二门级网表时，由于第二门级网表对应于目标模块，减少了仿真的复杂度，释放了布线资源，使得第二门级网表所需的布线和仿真时间也得以减少。这样，在确保能够获取目标模块的完整的运行时信息的前提下，本公开提供的用于调试逻辑系统设计的方法、仿真器及存储介质，能够减少仿真器资源的消耗，并减少复杂设计的仿真调试时间。
附图说明
为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本公开的实施例的一个示例性仿真系统的结构示意图。
图2A 示出了根据本公开的实施例的生成网表的一个示例性流程的示意图。
图2B示出了根据本公开的实施例的与第一门级网表对应的仿真电路的结构示意图。
图2C示出了根据本公开的实施例的与第二门级网表对应的仿真电路的结构示意图。
图3A示出了根据本公开的实施例的一个示例性的电路结构示意图。
图3B示出了根据本公开的实施例的又一个示例性的电路结构示意图。
图4示出了根据本公开的实施例的一种用于调试逻辑系统设计的示例性方法的流程示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“一”或者“一个”并非限定数量，在通常情况下，“一”或者“一个”可以理解为一个或多个。
如上所述，对于复杂的DUT进行仿真时，可能由于仿真器的布线资源不足而出现仿真时间过长、或者仿真失败的情况。伴随着集成电路设计的规模和复杂度的上升，这个问题在近期变得越发严重。
本公开提供的用于调试逻辑系统设计的方法及相关设备，通过接收基于逻辑系统设计产生的第一门级网表和第二门级网表，运行第一门级网表以获得逻辑系统设计的目标模块的输入信号的运行时信息，再基于目标模块的输入信号的运行时信息来运行第二门级网表进而获得目标模块的运行时信息。其中，第一门级网表对应于逻辑系统设计，而第二门级网表对应于目标模块。由于在运行第一门级网表时获取的是目标模块的输入信号，因此减少了需要探测的信号的数量，使得布线以及仿真更快。更进一步，在运行第二门级网表时，由于第二门级网表对应于目标模块，减少了仿真的复杂度，释放了布线资源，使得第二门级网表所需的布线和仿真时间也得以减少。这样，在确保能够获取目标模块的完整的运行时信息的前提下，本公开提供的方法和设备能够减少仿真器资源的消耗，并减少复杂设计的仿真调试时间。
图1示出了根据本公开的实施例的一种仿真系统的示意图。
如图1所示，仿真系统100可以包括仿真器102和主机104。
仿真器102是一种用于仿真被测试设计（DUT）的硬件系统。一个DUT可以包括多个模块。DUT可以是组合逻辑电路、时序逻辑电路、或上述两者的组合。仿真器102可以包括一个或多个可配置电路（例如，FPGA），用于仿真DUT。
仿真器102可以包括接口单元1022，用于与主机104通信地耦接，以进行主机104和仿真器102之间的通信。在一些实施例中，接口单元1022可以包括具有电连接能力的一个或多个接口。例如，接口单元1022可以包括RS232接口、USB接口、LAN口、光纤接口、IEEE1394（火线接口）等。在一些实施例中，接口单元1022可以是无线网络接口。例如，接口单元1022可以是WIFI接口、蓝牙接口等。
仿真器102还可以包括存储器1024，用于存储在仿真过程中DUT产生的信号值。在一些实施例中，仿真过程中DUT产生的信号值可以直接被主机104读取。
主机104可以用于配置仿真器102以仿真一个DUT。该DUT可以是一个完整的逻辑系统设计或一个完整逻辑系统设计的一个或多个目标模块。在一些实施例中，主机104可以是云计算系统中的一个虚拟主机。逻辑系统设计（例如，ASIC或者System-On-Chip）可以由硬件描述语言（例如Verilog、VHDL、System C、或System Verilog）设计。在一些实施例中，逻辑系统设计可以包括一个或多个待调试（debug）的目标模块。
主机104可以从用户接收调试DUT的请求。如上所述，DUT可以包括一个或多个模块。DUT及其模块的描述可以用硬件描述语言来完成。主机104可以基于DUT及其模块的描述来进行综合，以生成，例如，DUT的门级网表。
在现有技术中，通常直接对DUT进行完整的信号探测。在对较为复杂的逻辑系统设计进行仿真和验证时，由于用于仿真DUT的可配置电路（例如，FPGA）的逻辑单元和布线资源有限，仿真和验证可能由于资源不足而产生仿真时间过长或仿真失败的问题。
图2A 示出了根据本公开的实施例的生成网表的一个示例性流程200的示意图。
在一些实施例中，如图2A所示，主机104可以接收逻辑系统设计的描述1042以及调试逻辑系统设计的多个模块中的一个目标模块的请求1044。如上所述，该逻辑系统设计的描述1042可以用硬件描述语言来完成。该请求1044可以是用户通过操作主机104发出的调试该逻辑系统设计中的一个目标模块的请求。可以理解的是，在一些实施例中，用户可能一次性发出调试多个目标模块的请求，主机104根据该调试多个目标模块的请求，生成多个调试单一目标模块的请求，用于顺序地或并行地执行这些调试单一目标模块的请求。
根据上述请求1044，主机104可以根据逻辑系统设计的描述1042，来生成第一门级网表202和第二门级网表204。例如，可以通过主机104上运行的硬件描述语言的编译器来综合逻辑系统设计的描述1042，进而生成对应的门级网表。
因此，门级网表（例如，第一门级网表202和第二门级网表204）也可称为综合后的设计，其中描述了电路结构和连接关系，用于仿真DUT的可配置电路（例如，FPGA）在载入门级网表后可运行相应的电路。第一门级网表202与该逻辑系统设计关联，也就是说，第一门级网表202描述了该逻辑系统设计的电路结构。而第二门级网表204与该目标模块关联，也就是说，第二门级网表204描述了该目标模块的电路结构。
综合产生的第一门级网表202和第二门级网表204可以经由接口单元1022被仿真器102接收。
通过根据门级网表在可配置电路中仿真一个DUT（例如，完整的逻辑系统设计或其中的一个目标模块），仿真器102可以获取该逻辑系统设计的各种信号的运行时信息。运行时信息可以是DUT的门级电路在运行时的输入信号或输出信号的在至少一个时刻的信号值。一个DUT（例如，逻辑系统设计或一个目标模块）的运行时信息可以包括DUT的多个门级电路（例如，全部门级电路）的输入信号或输出信号的运行时信息。运行时信息可以包括某一输入信号或输出信号在整个运行期间或一段期间的信号值。运行时信息可以用，例如，波形图、数据表格、离散的平面坐标点等形式来表达。
仿真器102可以运行第一门级网表202以获得该目标模块的输入信号的运行时信息。如图2A所示，第一门级网表202可以包括第一信号探测电路的网表2022和逻辑系统设计的网表2024。其中，第一信号探测电路可以用于探测目标模块的输入信号的运行时信息。
图2B示出了根据本公开的实施例的与第一门级网表202对应的仿真电路210的结构示意图。在一些实施例中，仿真器102将第一门级网表202载入可配置电路（例如，FPGA）进行运行，从而在可配置电路中形成仿真的电路（例如，图2B的仿真电路210）。
由于第一门级网表202包括完整的逻辑系统设计网表2024，因此与第一门级网表202对应的仿真电路210可以包括逻辑系统设计212。而通过运行逻辑系统设计212可以产生完整的逻辑系统设计的运行时信息，包括目标模块的运行时信息。如图2B所示，仿真电路210还可以包括目标模块214以及第一信号探测电路216。由于仿真电路210包括逻辑系统设计212和目标模块214，并且可以产生完整的逻辑系统设计的运行时信息，因此仿真器102可以通过运行与第一门级网表202对应的仿真电路210来产生目标模块214的输入信号2142。而这些输入信号2142是可探测的。
第一信号探测电路216可以被配置为在运行逻辑系统设计212时探测目标模块214的输入信号2142的运行时信息。该目标模块214的输入信号2142的运行时信息可以被保存到仿真器102的存储器1024或经由接口单元1022保存到主机104。由于第一信号探测电路216被配置为探测目标模块214的输入信号2142的运行时信息，相对于探测整个逻辑系统设计212的运行时信息，探测目标模块214的输入信号2142的运行时信息并不会占用太多仿真器102的布线资源。
基于目标模块的输入信号的运行时信息，仿真器102可以进一步运行第二门级网表204以获得目标模块214的运行时信息。通过运行第二门级网表204，仿真器102可以生成与第二门级网表204对应的仿真电路。
图2C示出了根据本公开的实施例的与第二门级网表204对应的仿真电路220的结构示意图。
由于第二门级网表204包括目标模块网表2044和第二信号探测电路网表2042（如图2A所示），因此运行与第二门级网表204对应的仿真电路220可以产生目标模块的运行时信息并可以由第二信号探测电路探测。如图2C所示，与第二门级网表204对应的仿真电路220可以包括目标模块214和第二信号探测电路222。目标模块214可以进一步包括多个组合逻辑电路2144和多个时序逻辑电路2146。在图2C中，以触发器（FF）来代表时序逻辑电路。可以理解的是，时序逻辑电路并不限于触发器。由于目标模块214的输入信号（例如，图2B的输入信号2142）已经在运行第一门级网表202时获取，因此第二门级网表的仿真电路220可以将输入信号2142作为目标模块214的激励信号并基于输入信号2142获得目标模块214的运行时信息。
如图2C所示，第二信号探测电路222可以至少探测多个时序逻辑电路2146的输出信号的运行时信息。对于目标模块214的多个组合逻辑电路2144而言，其激励信号可以包括来自时序逻辑电路2146的输出信号和目标模块214的输入信号2142。在一些实施例中，激励信号还可以包括目标模块214的内部存储器的输出信号（未示出）的至少一个。
因为目标模块214的内部电路结构是已知的（例如，根据第二门级网表204获取），所以可以至少根据目标模块214的输入信号2142的运行时信息和目标模块214的多个时序逻辑电路2146的输出信号的运行时信息，生成目标模块214的组合逻辑电路2144的输出信号的运行时信息。在一些实施例中，可以根据目标模块214的输入信号2142的运行时信息、目标模块214的多个时序逻辑电路2146的输出信号的运行时信息以及目标模块214的内部存储器的输出信号的运行时信息，生成目标模块214的组合逻辑电路2144的输出信号的运行时信息。
图3A示出了一种示例性的电路结构300。如图3A所示，该电路结构可以包括多个触发器（FF）和多个组合逻辑电路（CL）组件。可理解的是，一个组合逻辑电路组件可以包括至少一个组合逻辑电路。除了触发器的输出信号之外，一个组合逻辑电路组件的输入信号还可以包括其所属目标模块的输入信号或另一组合逻辑电路组件的输出信号。
图3B示出了一个示例性的组合逻辑电路组件的电路结构310。可以理解的是，电路结构300或电路结构310均可以根据电路结构的描述来获取。
如图3B所示，假定每一个门电路的延迟都是“delay”，FF0-FF3的输出信号的值在T0时刻分别是“0”、“1”、“1”、“1”，而FF4的输入信号的值在T0+delay*2时刻是“1”。基于FF0-FF4的输出信号的运行时信息（例如，在T0时刻的信号值）以及已知目标模块的电路结构，可以得出与门312的输入在T0时刻是“01”而其输出在T0+delay时刻是“0”，与门314的输入在T0时刻是“11”而其输出在T0+delay时刻是“1”，或门316的输入在T0+delay时刻是“01”而其输出在T0+delay*2时刻是“1”。由于或门316的输出也就是FF4在下一个时刻的输出，因此可以根据FF0-FF3的输出信号的运行时信息，计算FF4的输出信号的运行时信息。
如以上参考图2C所述，FF4的输出信号可以被第二信号探测电路222探测得到。因此，通过比较计算出的FF4的输出信号以及探测出的FF4的输出信号，还可以对电路结构310进行自验证。
类似地，可以基于触发器的信号的运行时信息和目标模块的组合逻辑电路的结构而全部获取得到目标模块的组合逻辑电路的所有信号的运行时信息。也就是说，包括触发器的信号和组合逻辑电路的信号在内的目标模块的所有信号得到了探测。所获取的目标模块的所有信号的运行时信息可以被保存为一个文件，用于后续对目标模块进行调试工作。
图4示出了根据本公开的实施例的一种用于调试逻辑系统设计的示例性方法400的流程示意图。该逻辑系统设计包括待调试的目标模块，且该目标模块包括多个时序逻辑电路和多个组合逻辑电路。方法400例如可以由图1的仿真器102实施。方法400可以包括如下步骤。
在步骤402，可以接收与所述逻辑系统设计关联的第一门级网表（例如，图2A的第一门级网表202）以及与所述目标模块关联的第二门级网表（例如，图2A的第二门级网表204）。其中，所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述（例如，图2A的描述1042）而生成的。如图2A所示，第一门级网表202和第二门级网表204可以是基于逻辑系统设计的描述（例如图2A所示的逻辑系统设计的描述1042）而生成的。
在一些实施例中，待测的目标模块是根据用户请求（例如，图2A的请求1044）来确定的。
在步骤404，可以运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息。例如，如图2B所示，仿真器102将第一门级网表202载入FPGA进行运行，从而在FPGA中形成仿真的电路（例如，图2B的仿真电路210）。由于第一门级网表202包括完整的逻辑系统设计的门级电路描述（例如，图2A的逻辑系统设计网表2024），因此运行与第一门级网表对应的仿真电路210可以产生完整的逻辑系统设计的运行时信息，包括目标模块的运行时信息。
在一些实施例中，所述第一门级网表包括用于探测所述目标模块的输入信号的运行时信息的第一信号探测电路的门级电路描述（例如，图2A的第一信号探测电路网表2022）。运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息，进一步包括：利用所述第一信号探测电路（例如图2B所示的第一信号探测电路216），在运行所述第一门级网表时探测所述目标模块的输入信号的运行时信息。
在步骤406，基于所述目标模块的输入信号的运行时信息，可以运行所述第二门级网表以获得所述目标模块的运行时信息。如图2C所示，由于第二门级网表204包括目标模块的门级电路描述（例如，图2A的目标模块网表2044），因此运行与第二门级网表对应的仿真电路220可以产生目标模块214的运行时信息。
在一些实施例中，所述运行所述第二门级网表以获得所述目标模块的运行时信息进一步包括：基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路（例如，图2C的时序逻辑电路2146）的输出信号的运行时信息；以及至少根据所述目标模块的输入信号和所述目标模块的多个时序逻辑电路（例如，图2C的时序逻辑电路2146）的输出信号的运行时信息，生成所述目标模块的运行时信息。
在一些实施例中，所述第二门级网表包括用于探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息的第二信号探测电路的门级电路描述（例如，图2A的第二信号探测电路网表2042）。因此，基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息，还可以进一步包括：利用所述第二信号探测电路（例如图2C所示的第二信号探测电路222），在运行所述第二门级网表时探测所述目标模块的多个时序逻辑电路（例如，图2C的时序逻辑电路2146）的输出信号的运行时信息。
在一些实施例中，所述生成所述目标模块的运行时信息进一步包括：根据所述目标模块的多个组合逻辑电路（例如，图2C的组合逻辑电路2144）的激励信号的运行时信息，基于所述目标模块的电路结构，生成所述目标模块的多个组合逻辑电路的输出信号的运行时信息，其中，所述激励信号至少包括所述目标模块的输入信号和所述目标模块的多个时序逻辑电路（例如，图2C的时序逻辑电路2146）的输出信号。在一些实施例中，所述目标模块还包括存储器（例如，图1所示的存储器1024），并且所述激励信号还可以包括所述存储器的输出信号。
在一些实施例中，可以根据所述逻辑系统设计的描述确定所述目标模块的电路结构。例如，根据逻辑系统设计的描述所生成的门级网表可以包括逻辑系统设计内部的门级电路的电路结构，因而也就包括了所述目标模块的电路结构。根据所述激励信号和所述目标模块的电路结构，可以根据图3A-B的描述类似地计算所述目标模块的多个组合逻辑电路的输出信号的运行时信息。
在一些实施例中，所述目标模块的多个时序逻辑电路包括触发器（例如，图2C的时序逻辑电路2146）、寄存器、计数器、或顺序脉冲发生器的至少一种。
在一些实施例中，方法400还可以包括：基于所述目标模块的多个时序逻辑电路的输出信号的运行时信息，至少根据所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，对所述目标模块进行自验证。例如，如图3B所示，可以根据计算出的FF4的输出信号以及探测出的FF4的输出信号来完成自验证。
在步骤408，基于所述目标模块的运行时信息，可以对所述目标模块进行调试。例如，可以根据目标模块的运行时信息找出错误的信号，并根据错误的信号对目标模块的设计进行修改，以消除错误。
上述对本公开特定实施例进行了描述。其他实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。 在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
参考图1所示，所述用于调试逻辑系统设计的仿真器102可以包括：接口单元1022，用于连接到主机104；存储器1024，用于存储一组指令；以及至少一个处理器，被配置为执行该组指令以进行前述的用于调试逻辑系统设计的方法的任一实施例或实施例的排列、组合。
在一些实施例中，所述仿真器102被进一步配置为将所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息发送到所述主机104，以使得所述主机104，根据所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。例如，仿真器102将所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息暂时性地存放在仿真器102的存储器1024（如图1所示）中，并根据指令（例如，来自用户的指令）将所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息发送到所述主机104，以进行进一步的计算。
需要说明的是，本公开的实施例还可以以下方式进一步描述：
1、一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块，所述方法包括：
接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；
运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
2、根据第1项所述的方法，其中，所述目标模块包括多个时序逻辑电路和多个组合逻辑电路，并且所述运行所述第二门级网表以获得所述目标模块的运行时信息进一步包括：
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息；以及
至少根据所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。
3、根据第1项或第2项所述的方法，其中，所述第一门级网表包括用于探测所述目标模块的输入信号的运行时信息的第一信号探测电路的门级电路描述，并且运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息，进一步包括：
利用所述第一信号探测电路，在运行所述第一门级网表时探测所述目标模块的输入信号的运行时信息。
4、根据第1-3项的任一项所述的方法，其中，所述第二门级网表包括用于探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息的第二信号探测电路的门级电路描述，并且基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息，进一步包括：
利用所述第二信号探测电路，在运行所述第二门级网表时探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息。
5、根据第1-4项的任一项所述的方法，其中，所述生成所述目标模块的运行时信息进一步包括：
根据所述目标模块的多个组合逻辑电路的激励信号的运行时信息， 基于所述目标模块的电路结构，生成所述目标模块的多个组合逻辑电路的输出信号的运行时信息，其中，所述激励信号至少包括所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号。
6、根据第1-5项的任一项所述的方法，其中，根据所述逻辑系统设计的描述确定所述目标模块的电路结构。
7、根据第1-6项的任一项所述的方法，其中，所述目标模块还包括存储器，并且所述激励信号还进一步包括所述存储器的输出信号。
8、根据第1-7项的任一项所述的方法，其中，所述目标模块的多个时序逻辑电路包括触发器、寄存器、计数器、或顺序脉冲发生器的至少一种。
9、根据第1-8项的任一项所述的方法，其中，所述目标模块是根据用户请求来确定的。
10、一种用于调试逻辑系统设计的仿真器，其中，所述逻辑系统设计包括待调试的目标模块，所述仿真器包括：
接口单元，用于连接到主机；
存储器，用于存储一组指令；以及
至少一个处理器，被配置为执行该组指令以进行如下方法：
接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；
运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
11、根据第10项所述的仿真器，其中，所述目标模块包括多个时序逻辑电路和多个组合逻辑电路，并且所述至少一个处理器被配置为执行该组指令以进行如下方法：
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息；以及
至少根据所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。
12、根据第10项或第11项所述的仿真器，其中，所述第一门级网表包括用于探测所述目标模块的输入信号的运行时信息的第一信号探测电路的门级电路描述，并且所述至少一个处理器被配置为执行该组指令以进行如下方法：
利用所述第一信号探测电路，在运行所述第一门级网表时探测所述目标模块的输入信号的运行时信息。
13、根据第10-12项的任一项所述的仿真器，其中，所述第二门级网表包括用于探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息的第二信号探测电路的门级电路描述，并且所述至少一个处理器被配置为执行该组指令以进行如下方法：
利用所述第二信号探测电路，在运行所述第二门级网表时探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息。
14、根据第10-13项的任一项所述的仿真器，其中，所述至少一个处理器被配置为执行该组指令以进行如下方法：
根据所述目标模块的多个组合逻辑电路的激励信号的运行时信息， 基于所述目标模块的电路结构，生成所述目标模块的多个组合逻辑电路的输出信号的运行时信息，其中，所述激励信号至少包括所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号。
15、根据第10-14项的任一项所述的仿真器，其中，所述至少一个处理器被配置为执行该组指令以进行如下方法：
根据所述逻辑系统设计的描述确定所述目标模块的电路结构。
16、根据第10-15项的任一项所述的仿真器，其中，所述目标模块还包括存储器，并且所述激励信号还进一步包括所述存储器的输出信号。
17、根据第10-16项的任一项所述的仿真器，其中，所述目标模块的多个时序逻辑电路包括触发器、寄存器、计数器、或顺序脉冲发生器的至少一种。
18、根据第10-17项的任一项所述的仿真器，其中，所述目标模块是根据用户指令来确定的。
19、根据第10-18项的任一项所述的仿真器，其中，
所述仿真器被进一步配置为将所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息发送到所述主机，以使得所述主机，根据所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。
20、一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子装置的一组指令，该组指令用于使所述电子装置执行一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块，所述方法包括：
接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；
运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
为了描述的方便，描述以上装置时以功能分为各种模块分别描述。当然，在实施本公开时可以把各模块的功能在同一个或多个软件和/或硬件中实现。
上述实施例的装置用于实现前述实施例中相应的方法，并且具有相应的方法实施例的有益效果，在此不再赘述。
本实施例的计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存（PRAM）、静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、其他类型的随机存取存储器（RAM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）、快闪记忆体或其他内存技术、只读光盘只读存储器（CD-ROM）、数字多功能光盘（DVD）或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围（包括权利要求）被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本公开的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本公开难以理解，在所提供的附图中可以示出或可以不示出与集成电路（IC）芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本公开难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本公开的平台的（即，这些细节应当完全处于本领域技术人员的理解范围内）。在阐述了具体细节（例如，电路）以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构（例如，动态RAM（DRAM））可以使用所讨论的实施例。
本公开旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本公开的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (12)

1.一种用于调试逻辑系统设计的方法，其中，所述逻辑系统设计包括待调试的目标模块，所述方法包括：
接收与所述逻辑系统设计关联的第一门级网表以及与所述目标模块关联的第二门级网表，其中所述第一门级网表和所述第二门级网表是基于所述逻辑系统设计的描述而生成的；
运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息；以及
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的运行时信息。
2.根据权利要求1所述的方法，其中，所述目标模块包括多个时序逻辑电路和多个组合逻辑电路，并且所述运行所述第二门级网表以获得所述目标模块的运行时信息进一步包括：
基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息；以及
至少根据所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。
3.根据权利要求1或2所述的方法，其中，所述第一门级网表包括用于探测所述目标模块的输入信号的运行时信息的第一信号探测电路的门级电路描述，并且运行所述第一门级网表以获得所述目标模块的输入信号的运行时信息，进一步包括：
利用所述第一信号探测电路，在运行所述第一门级网表时探测所述目标模块的输入信号的运行时信息。
4.根据权利要求2所述的方法，其中，所述第二门级网表包括用于探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息的第二信号探测电路的门级电路描述，并且基于所述目标模块的输入信号的运行时信息，运行所述第二门级网表以获得所述目标模块的多个时序逻辑电路的输出信号的运行时信息，进一步包括：
利用所述第二信号探测电路，在运行所述第二门级网表时探测所述目标模块的多个时序逻辑电路的输出信号的运行时信息。
5.根据权利要求2或4所述的方法，其中，所述生成所述目标模块的运行时信息进一步包括：
根据所述目标模块的多个组合逻辑电路的激励信号的运行时信息， 基于所述目标模块的电路结构，生成所述目标模块的多个组合逻辑电路的输出信号的运行时信息，其中，所述激励信号至少包括所述目标模块的输入信号和所述目标模块的多个时序逻辑电路的输出信号。
6.根据权利要求5所述的方法，其中，根据所述逻辑系统设计的描述确定所述目标模块的电路结构。
7.根据权利要求5所述的方法，其中，所述目标模块还包括存储器，并且所述激励信号还进一步包括所述存储器的输出信号。
8.根据权利要求2或4所述的方法，其中，所述目标模块的多个时序逻辑电路包括触发器、寄存器、计数器、或顺序脉冲发生器的至少一种。
9.根据权利要求1所述的方法，其中，所述目标模块是根据用户请求来确定的。
10.一种用于调试逻辑系统设计的仿真器，其中，所述逻辑系统设计包括待调试的目标模块，所述仿真器包括：
接口单元，用于连接到主机；
存储器，用于存储一组指令；以及
至少一个处理器，配置为执行该组指令以进行如权利要求1至9任意一项所述的方法。
11.根据权利要求10所述的仿真器，其中，
所述仿真器被进一步配置为将所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息发送到所述主机，以使得所述主机，根据所述目标模块的输入信号的运行时信息和所述目标模块的多个时序逻辑电路的输出信号的运行时信息，生成所述目标模块的运行时信息。
12.一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子装置的一组指令，该组指令用于使所述电子装置执行权利要求1至9任一项所述的方法。
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