CN110308381A - 一种fpga输入输出逻辑模块的内建自测方法及系统 - Google Patents

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Abstract

本发明实施例提供一种FPGA输入输出逻辑模块的内建自测方法及系统，通过对FPGA的PAD进行配置，从而使得属于同一IOL的ISERDES与OSERDES在FPGA外部连通，形成串行数据通路，让IOL从TX端口到RX端口可以采用环回方式进行数据传递，进而利用激励产生器产生的一个测试向量同时完成对ISERDES与OSERDES的测试。第一采集模块与第二采集模块中的至少一个可以进行延时处理，因此测试方案复用性强；而且，因为结果分析模块最终可以确定出被测设计是否存在故障，对外部测试设备的要求较低，降低了测试成本。

Description

一种FPGA输入输出逻辑模块的内建自测方法及系统
技术领域
本发明涉及电子技术领域，尤其涉及一种FPGA输入输出逻辑模块的内建自测方法及系统。
背景技术
随着信息与数据科技的发展需求，可编程芯片，特别是现场可编程门阵列(Field-Programmable Gate Array，FPGA)，凭借其编程灵活、系统稳定、资源丰富、集成度高等优点，其应用领域已经从原来的通信领域扩展到航天、消费电子、工业控制、测试测量等广泛的领域，并且还有不断扩大的趋势。IOL(IO Logic，输入输出逻辑)是FPGA对外接口IO模块的逻辑处理单元，其主要通过ISERDES(解串器)将PAD(引脚)输入的数据转换成并行数据供FPGA内部使用，以及通过OSERDES(串化器)将并行数据转换成串行数据输出到PAD上。所以，IOL是否正常直接影响到FPGA的性能。因此，IOL测试工作的重要性就不言而喻。
相关技术中提出了一种测试方案：对ISERDES和OSERDES这两部分电路分别做测试，对ISERDES电路测试时，使用外部测试设备产生特定的测试向量，然后在FPGA内部做确定测试向量经由ISERDES电路后是否正确；对OSERDES电路测试时，使用FPGA内部逻辑产生特定输出数据，用外部测试设备比对输出是否正确。不过，相关的IOL测试方案严重依赖外部测试设备，对外部测试设备要求较高。
发明内容
本发明实施例提供的FPGA输入输出逻辑模块的内建自测方法及系统，主要要解决的技术问题是：相关IOL测试方案当中对外部测试设备要求高，导致测试成本高、测试不方便的问题。
为解决上述技术问题，本发明实施例提供一种FPGA输入输出逻辑模块的内建自测方法，包括：
配置用于对现场可编程门阵列FPGA中输入输出逻辑模块IOL进行测试的IOL测试架构，测试架构中包括被测设计DUT、激励产生器TPG、输出采集模块MON和结果分析模块ORA，MON包括第一采集模块和至少一个第二采集模块；DUT中一个IOL包括解串器ISERDES与串化器OSERDES，同一IOL的ISERDES和OSERDES通过引脚PAD连通形成串行数据通路；TPG用于产生并向DUT中的OSERDES以及第一采集模块输出测试向量，第二采集模块用于采集DUT中ISERDES在测试向量的激励下所产生的测试响应，第一采集模块与第二采集模块将测试向量与测试响应在时序上对其后输入给ORA；ORA用于对第一采集模块采集的测试向量与各第二采集模块采集的测试响应进行比对分析，确定DUT是否存在故障；
对IOL测试架构进行测试配置；
根据IOL测试架构对FPGA进行测试，确定FPGA中是否存在IOL故障。
可选地，根据IOL测试架构对FPGA进行测试之前，还包括：
搭建测试试验台Testbench对IOL测试架构进行仿真测试；
根据仿真结果统计IOL测试架构对FPGA中IOL进行测试的故障覆盖率。
可选地，对IOL测试架构进行测试配置包括对IOL测试架构进行位宽配置，位宽配置包括：
配置DUT中ISERDES和OSERDES采用同样的目标位宽工作；
对TPG进行配置，保证TPG所产生测试向量的位宽为目标位宽；
将MON中第一采集模块与第二采集模块的采样位宽配置为目标位宽；
配置ORA的位宽为目标位宽。
可选地，对IOL测试架构进行测试配置包括对IOL测试架构进行时序配置，时序配置包括：
配置DUT中ISERDES和OSERDES采用同样的目标时钟工作；
配置第一采集模块与第二采集模块中至少一个的延时参数，配置出的延时参数能够保证第一采集模块采集到的测试向量与第二采集模块采集到的测试响应在时序上对齐。
可选地，IOL测试架构中还包括错误定位模块DPC，DPC用于对故障DUT进行故障定位，确定故障所处的IOL；
确定某DUT中存在IOL故障后，FPGA输入输出逻辑模块的内建自测方法还包括：
对DUT进行故障定位，确定故障所处的IOL。
可选地，DPC包括故障扫描链和分析子模块，故障扫描链按预设顺序收集ORA针对DUT中各IOL的故障判决结果，且各个故障判决结果会依次向故障扫描链的输出端口移动，分析子模块对输出端口的输出次数进行计数，并根据输出的数值以及预设顺序确定DUT中对应的IOL是否存在故障。
本发明实施例还提供一种FPGA输入输出逻辑模块的内建自测系统，包括DUT、TPG、MON和ORA，MON包括第一采集模块和至少一个第二采集模块；DUT中一个IOL包括ISERDES与OSERDES，属于同一IOL的ISERDES和OSERDES通过PAD连通形成串行数据通路；TPG用于产生并向DUT中的OSERDES以及第一采集模块输出测试向量，第二采集模块用于采集DUT中ISERDES在测试向量的激励下所产生的测试响应，第一采集模块与第二采集模块将测试向量与测试响应在时序上对其后输入给ORA；ORA用于对第一采集模块采集的测试向量与各第二采集模块采集的测试响应进行比对分析，确定DUT是否存在故障。
可选地，TPG支持多种测试向量的产生。
可选地，ORA中包括异或逻辑子模块与或逻辑子模块，异或逻辑子模块用于对第一采集模块与某第二采集模块的采集结果进行比较，确定第二采集模块对应的IOL是否故障；或逻辑子模块用于将异或逻辑子模块对各IOL的故障判决结果进行或运算，确定DUT是否存在故障。
可选地，测试系统还包括DPC，DPC包括故障扫描链和分析子模块，故障扫描链按预设顺序收集ORA针对DUT中各IOL的故障判决结果，且各个故障判决结果会依次向故障扫描链的输出端口移动，分析子模块对输出端口的输出次数进行计数，并根据输出的数值以及预设顺序确定DUT中对应的IOL是否存在故障。
本发明的有益效果是：
根据本发明实施例提供的FPGA输入输出逻辑模块的内建自测方法及系统，提供了一种用于对FPGA中IOL进行测试的IOL测试架构，该测试架构中包括被测设计、激励产生器、输出采集模块和结果分析模块，输出采集模块包括第一采集模块和至少一个第二采集模块；被测设计中包括至少一组ISERDES与OSERDES，同一组的ISERDES和OSERDES通过PAD连通形成串行数据通路；激励产生器用于产生并向被测设计中的OSERDES以及第一采集模块输出测试向量，第二采集模块用于采集被测设计中ISERDES在测试向量的激励下所产生的测试响应，第一采集模块与第二采集模块将测试向量与测试响应在时序上对其后输入给结果分析模块；结果分析模块用于对第一采集模块采集的测试向量与各第二采集模块采集的测试响应进行比对分析，确定被测设计是否存在故障。测试架构配置完成之后，可以对该IOL测试架构进行测试配置，然后根据IOL测试架构对FPGA进行测试，确定FPGA中是否存在IOL故障。通过对FPGA的PAD进行配置，从而使得属于同一IOL的ISERDES与OSERDES在FPGA外部连通，形成串行数据通路，让IOL从TX(发送)端口到RX(接收)端口可以采用环回方式进行数据传递，进而利用激励产生器产生的一个测试向量同时完成对ISERDES与OSERDES的测试。同时，因为输出采集模块中第一采集模块与第二采集模块能够将测试向量与测试响应对其之后再传输给结果分析模块，因此，第一采集模块与第二采集模块中的至少一个可以进行延时处理，所以，本实施例提供的IOL测试架构在测试上能够复用；而且，因为结果分析模块最终可以确定出被测设计是否存在故障，因此，对于测试人员而言，只需要外部测试设备获取结果分析模块的输出并呈现出来，就可以确定对FPGA中IOL的测试是否通过，所以这种测试方案对外部测试设备的要求较低，降低了测试成本。
附图说明
图1为本发明实施例一中提供的IOL测试架构的一种示意图；
图2为本发明实施例一中提供的测试向量在ISERDES与OSERDES之间传输的一种示意图；
图3为本发明实施例一中提供的激励产生器的一种原理示意图；
图4为本发明实施例一中提供的数据采集模块的一种原理示意图；
图5为本发明实施例一中提供的结果分析模块的一种原理示意图；
图6为本发明实施例一中提供的结果分析模块的另一种原理示意图；
图7为本发明实施例一中提供的FPGA输入输出逻辑模块的内建自测方法的一种流程图；
图8为本发明实施例三中提供的IOL测试架构的一种示意图；
图9为本发明实施例三中提供的FPGA输入输出逻辑模块的内建自测系统的原理示意图；
图10为本发明实施例三中提供的错误定位模块的一种原理示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。
实施例一：
目前国内的FPGA的应用主要是依赖于Xilinx、Altera等几大国际FPGA巨头公司的进口，国内对于FPGA的设计存在设计难度大、研发周期长、以及设计难度大等技术壁垒。特别是在FPGA测试阶段中各模块测试方法方面，国内FPGA领域可以说是一片空白，主要原因为国外巨头公司掌握了该方面的先进技术但并不对外公开，同时国内的相关资料文献和相应的研究较少，使得该方面的技术积累太少，设计技术难度较大，重要的技术无法攻破。为了解决相关技术中IOL测试方案对外部测试设备依赖严重，测试成本高，以及测试不方便的问题，本实施例提供一种新的IOL测试方案。在该IOL测试方案中，提供一种FPGA IOL的内建自测系统，该FPGA IOL的内建自测系统基于IOL测试架构设置，首先请参见图1示出的IOL测试架构的示意图：
IOL测试结构10包括被测设计(Design Under Test，DUT)11、激励产生器(TestPattern Generator，TPG)12、输出采集模块(Monitor，MON)13和结果分析模块(OutputRspond Analysis，ORA)14。可以理解的是，配置出IOL测试结构10不仅包括配置出IOL测试结构10中的各个模块，而且包括配置出给模块之间的连接关系。
其中，被测设计11是指当前被测试的对象，在本实施例中，被测设计11是指FPGA中的IOL。可以理解的是，通常情况下，一个FPGA中可能不只有一个IOL，因此，被测设计11是指FPGA中的各个IOL。通常，一个IOL中包括一个ISERDES和一个OSERDES，ISERDES用于将PDA输出的串行数据转换成并行数据，供FPGA内部使用，而OSERDES则用于将FPGA内部输出的并行数据转换成串行数据输出到PAD上。在本实施例中，一个IOL中的ISERDES和OSERDES将会通过配置从而在FPGA外部实现连通——通过对FPGA的PAD进行配置，从而使得PAD处于IN(输入)与OUT(输出)同时打开的模式，如图2所示，在这种情况下，当将一个并行数据被传输到OSERDES，则OSERDES将会将该数据串化后传输给PAD，而PAD接收到串化后的数据后，将会把数据传输给IOL的ISERDES，让ISERDES对串化数据进行解串，得到并行数据。因此，如果将测试向量传输到OSERDES，则OSERDES与ISERDES之间通过PAD形成的串行数据通路将会将测试向量传输给ISERDES。在IOL正常的情况下，输入给该IOL OSERDES的测试向量与经过ISERDES转化的测试向量应当是一致的。
在本实施例的一些示例当中，被测设计11支持×2、×4、×7、×8、×10等位宽模式，另一方面被测设计11支持直通、latch(锁存器)、寄存器、DDR(Double Data RateSDRAM，双倍速率SDRAM)等模式。
激励产生器12是指能够产生测试向量(也即测试激励)的器件，在本实施例的一些示例当中，激励产生器12支持产生某一种特定的测试向量，但在更多的情况下，为了对FPGA中的IOL进行全面的测试，一个激励产生器12通常可以产生多种测试向量。例如，在本实施例的一些示例当中，激励产生器12支持产生PRBS(Pseudo-Random Binary Sequence，伪随机二进制序列)，COUNTER(计数器)，PULSE(脉冲)以及自定义的激励波形中的至少两种。在一种示例当中，激励产生器12能够产生上述四种测试向量。当然，应当明白的是，虽然激励产生器12可以支持产生多种测试向量，但在同一时刻，激励产生器12可以仅采用一种测试向量对被测设计11进行测试，但在不同时间内，激励产生器12可以分别产生不同的测试向量来对被测设计11进行测试。
图3示出了一种激励产生器12的原理示意图，在图3示出的激励产生器12中，包括PRBS测试向量产生器120a、COUNTER测试向量产生器120b、PULSE测试向量产生器120c以及TBD测试向量产生器120d。这四个测试向量产生器能够分别产生四种不同的测试向量。在图3示出的激励产生器当中，还包括模式选择(Pattern Select)模块121以及被测设计输出选择(DUT Output MUX)模块122以及结果分析输出选择(ORA Output MUX)模块123，其中，模式选择模块121用于选择启动哪一个测试向量产生器进行工作，在本实施例的一些示例当中，模式选择模块121可以通过2-4译码器实现，通过两位二进制输入来选择四个测试向量产生器中的一个进行工作。被测设计输出选择模块122用于选择测试向量向被测设计11输入，而结果分析输出选择模块123用于选择测试向量并输入到结果分析模块14中。应当理解的是，模式选择模块121、被测设计输出选择模块122以及结果分析输出选择模块123选择的测试向量应该是相同的。
从图1中可以看出，激励产生器12所产生的测试向量一方面会输入到被测设计11当中，另一方面会输入给输出采集模块。
输出采集模块13包括第一采集模块131与至少一个第二采集模块132，其中，第一采集模块131用于对激励产生器12产生的测试向量进行采样、采集，而第二采集模块132用于采集被测设计11中ISERDES在激励产生器12所产生的测试向量的激励下所产生的测试响应。
根据前述介绍可知，在一个IOL正常的情况下，输入给被测设计11中OSERDES的测试向量，应当与IOL中ISERDES转换后的测试向量是一致的，在本实施例中，将ISERDES根据测试向量转化出的数据称为“测试响应”。所以，在IOL正常的情况下，针对被测设计11的测试向量与测试响应应当是一致的。由于激励产生器12输出给被测设计11的测试向量与激励产生器12输出给第一采集模块131的测试向量是一致的，因此，如果IOL正常的话，那么输出采集模块13中第一采集模块131与第二采集模块13所采集的测试向量应当是一致的。所以，在本实施例当中，结果分析模块14用于将第一采集模块131所采集到的测试向量与第二采集模块132所采集到的测试响应进行比较以确定测试响应与测试向量是否一致，也即确定对应的IOL是否正常。
可以理解的是，因为测试向量在OSERDES与ISERDES间传输的过程中，会存在一定的时延，因此，在通常情况下，第二采集模块132所采集到的测试响应相对于第一采集模块131所采集到的测试向量存在一定的时延，所以，为了便于结果分析模块14能够正常对测试响应与测试向量进行比对，在本实施例中，第一采集模块131和第二采集模块132会先将测试向量与测试响应在时序上对齐之后再输入给结果分析模块14。
所以，在本实施例中，第一采集模块131与第二采集模块132中的至少一个具有时序调整模块，时序调整模块能够将采集到的数据在时序上与另一采集模块所采集到的数据同步。在本实施例的一些示例当中，第一采集模块131与第二采集模块132的结构相同，均包括数据采样模块以及时序调整模块，如图4所示：
数据采样模块13a用于对测试向量或测试响应进行数据采集，随后将采集到的数据输入到时序调整模块13b当中，让时序调整模块13b对采集到的数据进行时序调整。在本实施例的一些示例当中，可以通过寄存器链来实现时序调整模块13b的功能，例如，如果需要对采集到的数据进行较长的延时，则让采集到的数据多经过几级寄存器，也即参与工作的寄存器链越长；如果需要对采集到的数据进行较短的延时，则将参与工作的寄存器链设置得比较短，让寄存器链中包含较少的寄存器，这样，采集到的数据就可以较为快速地通过时序调整模块13b。
由于本实施例中的输出采集模块13能够对采集到的数据进行延时处理，并且延时时长可以调整，因此，针对不同位宽的数据输出采集模块13可以进行不同的延时，这增强了IOL测试架构10的复用性，也即可以使得IOL测试架构适用于不同的FPGA产品。
结果分析模块14对第一采集模块131输入的测试向量与第二采集模块132输入的测试响应进行比较，以确定二者是否存在差异，如果结果分析模块14确定测试响应与测试向量存在差别，则结果分析模块14可以向外部测试设备输出表征FPGA中IOL不正常的最终判决结果，让外部测试设备呈现该输出给过，从而让测试人员了解FPGA中存在IOL不正常。
所以，在本实施例的一些示例当中，如图5所示：结果分析模块14中包括异或逻辑子模块141，异或逻辑子模块141可以采用异或逻辑门来计算测试响应与测试向量是否相同，从而得到IOL对应的故障判断结果：如果相同，则异或逻辑子模块141将会输出“0”(或低电平)来表征IOL正常，不存在故障；如果不同，则异或逻辑子模块141可以输出“1”(或高电平)来表征IOL不正常，存在故障。
可以理解的是，由于FPGA中可能存在两个或者更多的IOL，因此，对于结果分析模块14而言，其需要确定每一个IOL是否正常，因此，也就需要设置不只一个第二采集模块132。这里假定某个FPGA中包括3个IOL，那么输出采集模块13中应当也设置有3个第二采集模块132，这3个第二采集模块132分别对3个IOL的测试响应进行数据采集。在一些示例当中，针对FPGA中的所有IOL，都可以采用相同的测试向量进行测试，那么在这种情况下，可以仅在输出采集模块13当中设置一个第一采集模块131，这样，结果分析模块14分别将每一个第二采集模块132输入的测试响应同该第一采集模块131所采集到的测试向量进行比对。不过，在本实施例的另外一些示例当中，也可以在输出采集模块13当中设置多个第一采集模块131，结果分析模块14可以将各第二采集模块132输入的测试响应分别同与该第二采集模块对应的第一采集模块131输入的测试向量进行比对。
考虑到FPGA中的IOL可能会有两个及以上，而通过异或逻辑子模块141的一次比较，只能确定一个IOL是否正常，但一个IOL正常不能代表FPGA中所有的IO逻辑处理均是正常的，因此，在本实施例的一些示例当中，结果分析模块14当中还可以包括或逻辑子模块142，或逻辑子模块142可以将各个IOL对应的故障判决结果进行或逻辑运算。假定一个FPGA中包括7个IOL，则异或逻辑子模块141针对这7个IOL会得到7个故障判决结果，这7个判断结果要么是“0”、要么是“1”，在这种情况下，或逻辑子模块142将这7个判断结果进行或运算，只要其中某一个IOL的故障判断结果为“1”，那么或逻辑子模块142的最终判决结果就是“1”，表征FPGA中的IOL存在故障；如果全部IOL的故障判决结果均为“0”，则或逻辑子模块142的最终判决结果才会为“0”，表征整个FPGA中的IOL均是正常的。
在本实施例的一些示例当中，结果分析模块14当中还包括DFF寄存器143，如图图6所示，当异或逻辑子模块141对一个IOL进行故障判决之后，可以将结果输入给DFF寄存器143，DFF寄存器143用于对异或逻辑子模块141输出的故障判决结果进行毛刺过滤，然后再将经过过滤处理的故障判决结果输入给或逻辑子模块142。
本实施例提供的FPGA输入输出逻辑模块的内建自测系统，基于IOL测试架构构建，通过在ISERDES与OSERDES通过PAD实现串行数据通路，从而可以让传输到OSERDES的测试向量通过环回到达ISERDES，并被ISERDES进行解串。因此，通过采集输入给OSERDES的测试向量和ISERDES输出的测试响应，可以利用一个测试向量同时完成针对ISERDES与OSERDES的测试。
另一反面，因为输出采集模块中第一采集模块与第二采集模块能够将测试向量与测试响应对其之后再传输给结果分析模块，因此，第一采集模块与第二采集模块中的至少一个可以进行延时处理，所以，本实施例提供的FPGA输入输出逻辑模块的内建自测系统复用强。
而且，因为结果分析模块最终可以确定出被测设计是否存在故障，因此，外部测试设备只需要获取结果分析模块的输出并呈现即可，对外部测试设备的要求较低，降低了测试成本。
实施例二：
本实施例将结合前述FPGA输入输出逻辑模块的内建自测系统与IOL测试结构提出一种FPGA输入输出逻辑模块的内建自测方法，请在图1-6的基础上结合图7，图7示出的是该FPGA输入输出逻辑模块的内建自测方法的流程图：
S702：配置用于对FPGA中IOL进行测试的IOL测试架构。
对于IOL测试架构10的具体结构，前面已经做了比较详细的介绍，这里不再赘述。
可以理解的是，本实施例中所采用的测试方案是BIST(Built-in Self Test，内建自测)方案，所以，IOL测试架构10是直接在FPGA内部实现的，不需要外部测试设备参与：毫无疑义的是，被测设计IOL是FPGA内部的，而激励产生器12、输出采集模块13以及结果分析模块14也都是在FPGA内部实现的。因此，对于上述IOL测试架构10中的激励产生器12、输出采集模块13、结果分析模块14以及各模块之间的连接关系等可以通过计算机程序实现。所以，配置过程实际上可以看成是基于软硬件结构实现IOL测试架构10的过程。
S704：对IOL测试架构进行测试配置。
应当理解的是，FPGA中构建IOL测试架构10之后，还需要对IOL测试架构进行测试配置，才能使得IOL测试架构能够正常进行测试。首先，毫无疑义的是，需要通过测试配置在被测设计11的OSERDES与ISERDES实现数据串行通路，所以，对IOL测试架构的测试配置包括对PAD工作模式的配置。具体地，需要配置PAD的输入Buffer与输出Buffer同时处于开启状态。
另外，针对IOL测试架构10的测试配置还包括以下两方面中的至少一方面；在通常情况下，测试配置会同时包括下面的第一方面与第二方面：
第一，位宽配置，位宽配置包括：
(1)配置被测设计11中ISERDES和OSERDES采用同样的位宽(假定该位宽为“目标位宽”)工作；
(2)对激励产生器12进行配置，保证激励产生器12所产生测试向量的位宽为目标位宽；
(3)将输出采集模块13中第一采集模块131与第二采集模块132的采样位宽配置为目标位宽；
(4)配置结果分析模块14的位宽为目标位宽。
第二，时序配置，时序配置包括：
(1)配置被测设计11中ISERDES和OSERDES采用同样的目标时钟工作；
(2)配置第一采集模块131与第二采集模块132中至少一个的延时参数，配置出的延时参数能够保证第一采集模块131采集到的测试向量与第二采集模块132采集到的测试响应在时序上对齐。
S706：根据IOL测试架构对FPGA进行测试，确定FPGA中是否存在IOL故障。
完成IOL测试架构10的配置，并在实现针对IOL测试架构10的测试配置之后，可以将IOL测试架构10配置到FPGA中，从而由FPGA根据该IOL测试架构10进行对FPGA中IOL的测试。
为了保证IOL测试架构10正确，以及确定IOL的故障覆盖率(fault coverage)，在通过计算机程序构建出IOL测试架构10并对IOL测试架构10进行配置之后，正式对FPGA进行内建自测之前，还可以先搭建Testbench(测试试验台)对IOL测试架构10进行仿真测试，然后根据仿真结果统计IOL测试架构10对FPGA中IOL进行测试的故障覆盖率。
可选地，可以加入IO Logic netlist(输入输出逻辑网表)或者rtl(RegisterTransfer Level，寄存器传输级)模型对IOL测试架构10搭建Testbench进行仿真，Testbench需要提供时钟、复位、使能以及模式选择(Pattern Select)信号，Testbench会监控PAD的是否有相应的串行数据，输出结果是否判断正确。并在仿真被测设计中的某个IOL中插入错误，看结果分析模块是否能判断出错误。完成功能仿真后，需要统计测试向量的fault coverage。
本实施例提供的FPGA输入输出逻辑模块的内建自测方法，能够在同一测试向量的激励下完成对ISERDES与OSERDES的测试；并且因为在进行输出采集之后，可以通过预先配置的延时参数来保证将测试响应与测试向量同步，因此，该内建自测方法用于各种位宽的FPGA，复用性强。而且，因为该内建自测方法中，需要外部测试设备参与的工作很少，只需要外部测试设备进行结果呈现即可，降低了对外部测试设备的要求，因此也减小了测试成本。
实施例三：
前述实施例中提供的IOL测试架构、FPGA输入输出逻辑模块的内建自测系统及方法，虽然可以判断出一个FPGA中的各个IOL是否故障，但因为结果分析模块给外部测试设备的只是一个整体的最终判决结果，该最终判决结果只能表征FPGA整体是否存在IOL故障。因此，如果FPGA中存在IOL故障，那么测试人员将不能确定该FPGA中到底有多少IOL故障，以及到底是哪些IOL故障。从而导致测试人员需要额外花费大量的时间精力来进行故障定位。
为了进一步解决上述问题，本实施例还提供一种新的IOL测试架构与FPGA输入输出逻辑模块的内建自测系统，请参见图8示出的IOL测试架构80：
IOL测试结构80包括被测设计81、激励产生器82、输出采集模块83、结果分析模块84以及错误定位模块85。
被测设计81是指FPGA中的IOL，在本实施例中，FPGA里同时存在多个IOL。在本实施例中，IOL中的ISERDES和OSERDES将会通过配置从而在FPGA外部实现连通，构建出串行数据通路。
在本实施例的一些示例当中，被测设计81支持×2、×4、×7、×8、×10等位宽模式，另一方面被测设计81支持直通、latch、寄存器、DDR等模式。
在本实施例的一些示例当中，激励产生器82支持产生PRBS，COUNTER，PULSE以及自定义的激励波形四种测试向量。
输出采集模块83包括第一采集模块831与至少一个第二采集模块832，其中，第一采集模块831用于对激励产生器82产生的测试向量进行采样、采集，而第二采集模块832用于采集被测设计81中ISERDES在激励产生器82所产生的测试向量的激励下所产生的测试响应。请进一步结合图9示出的FPGA输入输出逻辑模块的内建自测系统的原理示意图：
在图9当中，被测设计81中包括两个IOL，每个IOL中均包括一个ISERDES与一个OSERDES。对应的，在输出采集模块83当中，也包括两个第二采集模块832，这两个第二采集模块832分别用于对两个IOL中ISERDES的输出进行采集，从而得到两个IOL各自的测试响应。
在本实施例的一些示例当中，第一采集模块831与第二采集模块832的结构相同，均包括数据采样模块以及时序调整模块。数据采样模块用于对测试向量或测试响应进行数据采集，随后将采集到的数据输入到时序调整模块当中，时序调整模块用于通过寄存器链对采集到的数据进行时序调整。
结果分析模块84中包括异或逻辑子模块841与或逻辑子模块842，其中异或逻辑子模块841用于对第一采集模块831输入的测试向量分别与两个第二采集模块832输入的测试响应进行比较，以确定两个测试响应与测试向量是否相同，并将故障判决结果发送给或逻辑子模块842，或如果异或逻辑子模块841确定某一个测试响应与测试向量存在差别，或者两个测试向量均与测试向量存在差别，则或逻辑子模块842根据或运算将会向外部测试设备输出表征FPGA中IOL不正常的最终判决结果，让外部测试设备呈现该最终判决结果，从而让测试人员了解FPGA中存在IOL不正常。如果异或逻辑子模块841确定两个测试响应均与测试向量相同，则或逻辑子模块842根据或运算将会向外部测试设备输出表征FPGA中IOL正常的最终判决结果，让外部测试设备呈现该最终判决结果，从而让测试人员了解FPGA中不存在IOL故障。
错误定位模块85用于对故障的被测设计81进行故障定位，确定故障所处的IOL。可以理解的是，因为错误定位模块85是用于对故障的被测设计81进行故障定位，因此，如果结果分析模块84确定某一FPGA不存在故障的IOL时，则错误定位模块85就可以不用工作。故，在本实施例的一些示例当中，错误定位模块85只会在结果分析模块84输出的总判决结果表征FPGA并非全部IOL均正常的情况下才启动。
在本实施例中，其包括故障扫描链851和分析子模块852，故障扫描链851按预设顺序收集结果分析模块84针对被测设计81中各IOL的故障判决结果，且各个故障判决结果会依次向输出端口移动，分析子模块852对输出端口的输出次数进行计数，并根据输出的数值以及预设顺序确定被测设计中对应的IOL是否存在故障。例如，请参见图10示出的错误定位模块85的一种原理示意图：
在图10示出的错误定位模块85中，故障扫描链851的每个单元由移位寄存器(Reg)和选择器(MUX)两部分构成，除了第一个单元以外，其他每个单元中，MUX的两路输入分别来自于IOLn(即IOLn的故障判决结果)和上一个单元的移位寄存器。第一个单元中MUX的两路输入分别为IOL1的故障判决结果和“0”。在故障扫描链851当中，包括四个单元，也即包括四个移位寄存器，因此可用于收集结果分析模块针对4个IOL的故障判决结果。“Scan enable”是扫描使能信号，当使能扫描信号为低时，故障扫描链851处于扫描状态，MUX会选通针对对应IOL的故障判决结果，也即将各个IOL对应的故障判决结果存储到对应的以为寄存器中：在图10当中，当Scan enable为“0”的时候，第一单元的选择器将会将IOL1-result(即IOL1的故障判决结果)存储到Reg1中；第二单元的选择器将会将IOL2-result(即IOL2的故障判决结果)存储到Reg2中；第三单元的选择器将会将IOL3-result(即IOL3的故障判决结果)存储到Reg3中；第四单元的选择器将会将IOL4-result(即IOL4的故障判决结果)存储到Reg4中。
当使能扫描信号为高时，故障扫描链851处于移位输出状态，在该状态下，各移位寄存器中存储的结果将依次向着故障扫描链851的输出端口移动，因为在图10当中Reg4更靠近输出端口，Reg3次之，Reg1离输出端口最远，因此，在移位输出状态，将按照IOL4-result、IOL3-result、IOL2-result、IOL1-result的顺序依次输出四个像素点IOL的故障判决结果。毫无疑义的是，故障扫描链851输出各IOL故障判决结果的顺序依据收集故障判决结果的选择器确定，所以，当测试人员确定出应当由故障扫描链851上的哪一个选择器和移位寄存器来对一个IOL的故障判决结果进行收集，则该IOL故障判决结果的输出次序就已经确定了。
而分析子模块852是通过对输出端口的输出次数进行计数，并根据输出的数值以及预设顺序确定被测设计中对应的IOL是否存在故障。例如，分析子模块852确定输出端口第3次输出的数值是“1”，则说明IOL2的故障判决结果表征该IOL2存在故障。因为按照图10中示出的输出次序，输出端口第3次输出的数值是IOL2的故障判决结果。同样地，如果输出端口第1次输出的数值为“0”，则表征输出IOL4不存在故障。很明显，上述预设顺序就是测试人员预设的各个IOL故障判决结果从输出端口的输出顺序。
所以，在本实施例提供的FPGA输入输出逻辑模块的内建自测方法中，如果确定某被测设计81中存在IOL故障后，还会启动错误定位模块85对该被测设计81进行故障定位，确定故障所处的IOL。
本实施例提供的测试架构以及FPGA输入输出逻辑模块的内建自测系统、方法，相对于相关技术中提供的测试方案，具有以下几方面的优点：
1)可以通过一个测试向量中同时完成针对ISERDES和OSERDES测试；
2)对外部测试设备要求很低，只需呈现最终判决结果即可；
3)测试方案复用性较好，对不同规模的FPGA芯片，只需改变例化DUT的个数即可；
4)由于采用芯片内部比较，内部有时序调整模块，避免出现时序问题。
显然，本领域的技术人员应该明白，上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在计算机存储介质(ROM/RAM、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FPGA输入输出逻辑模块的内建自测方法，其特征在于，包括：
配置用于对现场可编程门阵列FPGA中输入输出逻辑模块IOL进行测试的IOL测试架构，所述测试架构中包括被测设计DUT、激励产生器TPG、输出采集模块MON和结果分析模块ORA，所述MON包括第一采集模块和至少一个第二采集模块；所述DUT中一个IOL包括解串器ISERDES与串化器OSERDES，同一IOL的ISERDES和OSERDES通过引脚PAD连通形成串行数据通路；所述TPG用于产生并向所述DUT中的OSERDES以及所述第一采集模块输出测试向量，所述第二采集模块用于采集所述DUT中ISERDES在所述测试向量的激励下所产生的测试响应，所述第一采集模块与所述第二采集模块将所述测试向量与所述测试响应在时序上对其后输入给所述ORA；所述ORA用于对所述第一采集模块采集的测试向量与各所述第二采集模块采集的测试响应进行比对分析，确定所述DUT是否存在故障；
对所述IOL测试架构进行测试配置；
根据所述IOL测试架构对FPGA进行测试，确定所述FPGA中是否存在IOL故障。
2.如权利要求1所述的FPGA输入输出逻辑模块的内建自测方法，其特征在于，所述根据所述IOL测试架构对FPGA进行测试之前，还包括：
搭建测试试验台Testbench对所述IOL测试架构进行仿真测试；
根据仿真结果统计所述IOL测试架构对FPGA中IOL进行测试的故障覆盖率。
3.如权利要求1所述的FPGA输入输出逻辑模块的内建自测方法，其特征在于，所述对所述IOL测试架构进行测试配置包括对所述IOL测试架构进行位宽配置，所述位宽配置包括：
配置所述DUT中ISERDES和OSERDES采用同样的目标位宽工作；
对所述TPG进行配置，保证所述TPG所产生测试向量的位宽为所述目标位宽；
将所述MON中第一采集模块与第二采集模块的采样位宽配置为所述目标位宽；
配置所述ORA的位宽为所述目标位宽。
4.如权利要求1所述的FPGA输入输出逻辑模块的内建自测方法，其特征在于，所述对所述IOL测试架构进行测试配置包括对所述IOL测试架构进行时序配置，所述时序配置包括：
配置所述DUT中ISERDES和OSERDES采用同样的目标时钟工作；
配置所述第一采集模块与所述第二采集模块中至少一个的延时参数，配置出的所述延时参数能够保证所述第一采集模块采集到的测试向量与所述第二采集模块采集到的测试响应在时序上对齐。
5.如权利要求1-4任一项所述的FPGA输入输出逻辑模块的内建自测方法，其特征在于，所述IOL测试架构中还包括错误定位模块DPC，所述DPC用于对故障DUT进行故障定位，确定故障所处的IOL；
确定某DUT中存在IOL故障后，所述FPGA输入输出逻辑模块的内建自测方法还包括：
对所述DUT进行故障定位，确定故障所处的IOL。
6.如权利要求5所述的FPGA输入输出逻辑模块的内建自测方法，其特征在于，所述DPC包括故障扫描链和分析子模块，所述故障扫描链按预设顺序收集所述ORA针对所述DUT中各IOL的故障判决结果，且各个故障判决结果会依次向所述故障扫描链的输出端口移动，所述分析子模块对所述输出端口的输出次数进行计数，并根据输出的数值以及所述预设顺序确定所述DUT中对应的IOL是否存在故障。
7.一种FPGA输入输出逻辑模块的内建自测系统，其特征在于，包括DUT、TPG、MON和ORA，所述MON包括第一采集模块和至少一个第二采集模块；所述DUT中一个IOL包括ISERDES与OSERDES，属于同一IOL的ISERDES和OSERDES通过PAD连通形成串行数据通路；所述TPG用于产生并向所述DUT中的OSERDES以及所述第一采集模块输出测试向量，所述第二采集模块用于采集所述DUT中ISERDES在所述测试向量的激励下所产生的测试响应，所述第一采集模块与所述第二采集模块将所述测试向量与所述测试响应在时序上对其后输入给所述ORA；所述ORA用于对所述第一采集模块采集的测试向量与各所述第二采集模块采集的测试响应进行比对分析，确定所述DUT是否存在故障。
8.如权利要求7所述的FPGA输入输出逻辑模块的内建自测系统，其特征在于，所述TPG支持多种测试向量的产生。
9.如权利要求7所述的FPGA输入输出逻辑模块的内建自测系统，其特征在于，所述ORA中包括异或逻辑子模块与或逻辑子模块，所述异或逻辑子模块用于对第一采集模块与某第二采集模块的采集结果进行比较，确定所述第二采集模块对应的IOL是否故障；所述或逻辑子模块用于将所述异或逻辑子模块对各IOL的故障判决结果进行或运算，确定所述DUT是否存在故障。
10.如权利要求7-9任一项所述的FPGA输入输出逻辑模块的内建自测系统，其特征在于，所述测试系统还包括DPC，所述DPC包括故障扫描链和分析子模块，所述故障扫描链按预设顺序收集所述ORA针对所述DUT中各IOL的故障判决结果，且各个故障判决结果会依次向所述故障扫描链的输出端口移动，所述分析子模块对所述输出端口的输出次数进行计数，并根据输出的数值以及所述预设顺序确定所述DUT中对应的IOL是否存在故障。
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