CN103792487A

CN103792487A - 一种测试fpga的装置与方法

Info

Publication number: CN103792487A
Application number: CN201210427357.9A
Authority: CN
Inventors: 王飞; 杨海钢
Original assignee: Institute of Electronics of CAS
Current assignee: Institute of Electronics of CAS
Priority date: 2012-10-31
Filing date: 2012-10-31
Publication date: 2014-05-14
Anticipated expiration: 2032-10-31
Also published as: CN103792487B

Abstract

本发明提供了一种测试FPGA的装置与方法。该测试FPGA的装置位于FPGA芯片内，包括：自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；地址生成器，用于在地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并使该地址对应的FPGA配置阵列处于相应的读写状态；数据生成器，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址，首先从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的测试配置数据，然后将新产生的测试配置数据重新写回至FPGA配置阵列的该地址。本发明减少了从芯片外部串行加载测试配置的次数，提升了测试效率，降低了测试成本。

Description

一种测试FPGA的装置与方法

技术领域

本发明涉及现场可编程门阵列(Field programmable Gate Array，简称FPGA)设计领域，特别涉及一种测试FPGA的装置与方法。

背景技术

FPGA的生成测试一般由多个测试阶段(test session)组成，一个测试阶段FPGA测试可大致分为3个步骤：1、加载测试配置；2、加载激励；3、观测测试响应。测试配置加载的目的在于，将其配置成特定的电路结构，以方便测试。测试配置码为一串二进制编码，其长度可达数千万至数亿位，通过串行下载至FPGA的配置位阵列中，从而完成一次测试配置加载。随后，施加测试激励以获得测试响应。通过将获得的测试响应与期望的测试响应进行比较，判断FPGA是否存在故障。

随着FPGA规模不断提升、FPGA的功能日趋复杂，测试配置码的体积不断增大。从而导致，测试配置的加载时间增加，测试配置次数增多。在上述过程中，加载测试配置所占用的时间约占整个测试时间的90％～98％，因此，缩短测试配置加载时间，对缩短测试总时间具有重要意义。

由于配置位的数量迅速增长，单纯提高配置速度，难以满足现代FPGA的测试要求。特别是，FPGA中IO端口的数量相对于FPGA内部逻辑规模不断减小，FPGA的可观察性和可控制性呈下降趋势，导致依靠优化测试配置，压缩测试配置次数的方法，在优化空间上受到了越来越多的局限。为此，在FPGA设计过程中，往往采用可测试性设计手段，以提高测试效率。

目前典型的可测试性设计手段有两类。第一类方法的基本思想是改变FPGA内部逻辑和互连结构，使其满足一定的可测试性规则，降低FPGA的复杂度。但是该类方法需要满足苛刻的设计约束，对FPGA性能产生较大影响。第二类方法是在FPGA设计过程中插入内建自测试电路，该电路主要包括激励产生电路和响应分析电路，测试激励不必通过IO从外部施加，测试响应也不必通过IO引出观察，从而缓解了FPGA中IO端口数量相对于FPGA内部逻辑规模不断减小造成的影响。该类方法对结构较为规整的FPGA较为有效，但随着FPGA阵列规模的日益复杂，这类方法所带来的优化效果受到很大影响。

申请人发现现有技术存在如下技术缺陷：加载测试配置带来的开销非常大，从而影响了测试效率，提高了测试成本。

发明内容

(一)要解决的技术问题

为解决上述的一个或多个问题，本发明提供了一种测试FPGA的装置与方法，以减小测试配置加载的开销。

(二)技术方案

根据本发明的一个方面，提供了一种测试FPGA的装置，该测试FPGA的装置位于FPGA芯片内，包括：自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；地址生成器，用于在地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并在生成每一个地址后，使该地址对应的FPGA配置阵列处于相应的读写状态；数据生成器，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址。

根据本发明的另一个方面，还提供了一种测试FPGA的方法，其基于上述的测试FPGA的装置，包括：步骤A，从片外加载测试码至配置阵列，随后施加一组测试激励，观察测试响应，若得到正确响应，则启动自测试控制器；步骤B，自测试控制器收到启动命令后，重置地址生成器，使地址值为最低地址-1，并配置数据生成器，使数据生成器可以利用步骤A中所采用的测试配置通过变换和叠加产生新的激励；步骤C，地址生成器被重置后，接收自测试控制器发出的地址加1指令，并判断当前地址是否已超过最高地址，若未超过最高地址则进入步骤D，否则进入步骤E；步骤D，自测试控制器生成回读使能信号，并将该回读使能发送至数据生成器；数据生成器在回读使能信号的作用下，对于由地址生成器提供的地址，从中读取回配置数据，然后对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址中；步骤E，自测试控制器发出测试配置变换完成信号，等待外部的测试设备施加测试激励观察测试响应；步骤F，在确认测试响应与期望响应一致后，向自测试控制器发出继续指令，自测试控制器判断当前的测试配置是否仍可以通过数据生成器的变换产生出新的测试配置，若可以进入步骤A，否则进入步骤G；步骤G，若所有测试配置已经加载完成，则结束，否则向自测试控制器发出重置指令并返回步骤A。

(三)有益效果

从上述技术方案可以看出，本发明测试FPGA的装置与方法具有以下有益效果：

(1)位于FPGA芯片内，将FPGA配置存储器中的测试配置变换成为另一组有效的测试配置，从而减少了从芯片外部串行加载测试配置的次数，提升了测试效率，降低了测试成本；

(2)不需要在FPGA阵列中插入任何逻辑，从而该测试FPGA的装置不会对现有FPGA阵列的功能和性能产生影响，并且，该测试FPGA的装置对用户完全透明，不影响产品的应用；

(3)具有较小的面积开销且不占用核心芯片面积，在降低测试成本的同时对生成成本的影响很小。

附图说明

图1为根据本发明实施例的测试FPGA的装置的结构示意图；

图2为图1所示测试FPGA的装置中地址生成器的结构示意图；

图3为图1所示测试FPGA的装置中数据生成器的结构示意图；

图4为图3所示数据生成器中配置块Conf.CLB的结构示意图；

图5为配置块Conf.CLB中sw_cell的寄存器链片段与交换矩阵单元配置位对应关系的示意图；

图6根据本发明实施例的测试FPGA的装置中自测试控制器的控制流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明的测试FPGA的装置及方法，通过利用数据生成器和地址生成器中的反馈和叠加装置，将FPGA配置存储器中的测试配置变换成为另一组有效的测试配置，以减少从芯片外部串行加载测试配置的次数，提升测试效率，降低测试成本。

在本发明的一个示例性实施例中，提出了一种测试FPGA的装置。如图1所示，该测试FPGA的装置包括：数据生成器12、地址生成器14和自测试控制器13。其中，自测试控制器13，用于按照预设时序生成地址生成信号和回读使能信号。地址生成器14，用于在地址生成信号的驱动下，生成遍历FPGA配置阵列11的地址。数据生成器12，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址从FPGA配置阵列11读取配置数据，对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列11的该地址。以下分别对以上部件进行详细说明。

地址生成器14，用于在所述地址生成信号的驱动下，生成遍历FPGA配置阵列的地址。一般情况下，地址生成器可通过对地址进行递增或者递减操作来生成遍历FPGA配置阵列的地址。需要说明，地址递增或递减操作方式，取决于配置阵列地址的编码方式，如采用线性地址，则地址生成器可以使用传统的累加器进行地址的递增，在此无需冗述。

如地址生成器14采用独热码地址时，对于n位地址的FPGA配置阵列，该地址生成器14可采用n+1位的移位寄存器链，其中，第1个寄存器包含1位有效位。如图2所示。

对于该n+1位移位寄存器链中的第i个移位寄存器(i＝1、2、……、n、n+1)：

(1)其时钟端均连接至共同的时钟端。当进行地址增加时，在共同的时钟端施加上升沿时钟信号(clk)，移位寄存器链进行循环右移，在循环右移过程中，寄存器1至寄存器n所连接的读写通依次打开；

(2)其复位端连接至共同的复位端。地址复位时，在共同的复位端施加地址复位信号addr_reset，此时除第n+1个移位寄存器的状态为1外，其余移位寄存器状态为0，寄存器1至寄存器n所连接的读写通道关闭；

(3)当i≠n+1时，其输出端连接到两部分：第一部分为第i+1个移位寄存器的输入端，第二部分为共同的传输门或传输管的控制端，该控制端用于打开或者关闭读写通道；当i＝n+1时，其输出端连接至第1个移位寄存器的输入端。

数据生成器12，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址从FPGA配置阵列11读取配置数据，对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列11的该地址。

需要说明的是，数据生成器12的数据源不仅仅包括从FPGA配置阵列11回读的当前测试配置数据，还包括从片外移位输入的测试配置数据。

数据生成器的结构如图3所示。数据生成器中包含M个基本配置块(Conf.CLB)31。其中，M为FPGA配置阵列11中CLB(Configurable LogicBlock，可配置逻辑块)的个数。其中，CLB是构成FPGA的最小基本单元之一，由CLB组成的阵列占据了FPGA中绝大部分面积。

每个CLB对应一个唯一的Conf.CLB，Conf.CLB包含了每个CLB所需要的配置信息。各个Conf.CLB构成链表型结构，每个基本配置块的结构完全相同，一次可以提供一个配置地址下全部CLB包含的配置值。

对于该M个基本配置块的第j个基本配置块(j＝1、2、……、M)，每个基本配置块包含一组寄存器，该组寄存器可以把所存储的值写入对应的配置阵列中的配置位，也可以从对应配置位读取配置值并写回到改组寄存器：

(1)其时钟端均连接至共同的时钟端clock；

(2)其复位端连接至共同的复位端；

(3)当j≠M时，其输出端(shift_data_ut)连接至第j+1个配置块的输入端(shift_data_in)。

(4)read_back_data用于接收配置回读数据；

(5)en_read_back用于选择是否将配置回读数据read_back_data作为Config.CLB的数据输入；

(6)load信号用于选择是否将shift_data_in信号作为Config.CLB的数据输入；

(7)en_sw、en_cb、en_lut...enXdevice分别用于使能Config.CLB内所对应的不同类的移位寄存器链片段。例如，en_sw用于使能switch box所对应的移位寄存器链片段，en_cb用于使能connection box所对应的移位寄存器链片段，en_lut用于使能lut所对应的移位寄存器链片段。

进一步的，每个配置块Conf.CLB的结构如图4所示。Conf.CLB中的移位寄存器链被分割为不同的片段，每个片段中的寄存器与CLB中某个器件实例的配置位相对应。例如，在图4中，移位寄存器链包含三段，sw_cell所对应的移位寄存器链片段31，cb_cell所对应的移位寄存器链片段32和一个4输入LUT表所对应的移位寄存器链片段33，这三类器件为典型的CLB中包含的器件。

请参考图3及图4，read_back_data用于接收配置回读数据与各自对应的回读总线17相连接，en_read_back为多路选择器38(MUX)的选择端，回读的数据在该信号为1的情况下可以写入各个寄存器34。在en_read_back为0的情况下，34的输入来自另一MUX的输出36。该MUX在load信号的控制下选择shift_data_in或来自各移位寄存器链片段中对应寄存器的逻辑计算值。例如：cb_cell 32对应的MUX 311的输入端为反相器39的输出。lut_cell 33中的MUX 313的对应输入端为寄存器314和315异或结果。需要说明的是本发明并不局限于这两类逻辑门，凡是可以形成期望配置序列的反馈结构都可以添加到反馈通路上。en_sw、en_cb、en_lut...enXdevice起到门控时钟的作用，例如当en_sw为低时，与门317的输出为0，时钟clock的传播被阻止，通过这种方式，可以单独的控制Config.CLB的各个寄存器链片段。

图5为配置块Conf.CLB中sw_cell的寄存器链片段与交换矩阵单元配置位对应关系的示意图。图5所示的典型交换矩阵单元中，包含6个配置位(41～46)，分别控制4个方向(N，E，S，W)的数据交换。配置位(41～46)一一对应移位寄存器链31中的寄存器1～6。寄存器1(34)的逻辑值可以写入配置位41，配置位41的逻辑状态也可写入寄存器1(34)。类似的，可以构成寄存器链cb_cell 32、lut_cell 33等。每个寄存器链片段拥有各自的使能信号。如sw_cell的时钟使能信号为en_sw；cb_cell的时钟使能信号为en_cb；lut_cell的时钟使能信号en_lut。需要说明的是，一类器件共用一个使能信号，因FPGA具有高度的重复性，器件的种类较少，使能信号不会给设计带来过大的开销。

自测试控制器，用于调度数据生成器和地址生成器协同工作，向数据生成器和地址生成器提供控制信号，使其按照约定步骤工作。为了后续说明，首先将该自测试控制器涉及的各种信号进行列表如下：

一、片外输入的控制信号包括：

主复位信号：用于本发明测试FPGA的装置的整体复位。

主时钟信号：用于为本发明测试FPGA的装置提供同步时钟。

控制器使能信号：暂停/继续自测试控制器的内部状态机。

片外加载使能信号：该信号有效时，测试配置或测试地址可以从片外写入。

向片外输出的状态信号包括：

测试激励请求信号：当该信号有效时，可以向待测芯片施加测试激励。该信号表示一组测试加载完成。

测试配置请求信号：该信号有效时，可以从片外写入新的测试配置。该信号表示当前测试配置不能通过移位和叠加变换成为新的有效测试配置。

二、向地址生成器14输出的控制信号包括：复位信号、地址生成器的主时钟，地址增/减信号，部分信号说明如下：

地址复位信号(addr reset)：置读/写通道为关闭状态。

地址增信号：对当前地址递增1。

三、向数据生成器12输出的控制信号包括：数据生成器主时钟、回读使能信号、加载使能信号和一组基本单元使能信号。部分信号说明如下：

回读使能信号(en_read_back)：该信号有效时，配置阵列中的数据可以写回至数据生成器。

加载使能信号(load)：该信号有效时，片外输入的测试配置可以写入至数据生成器。

基本单元使能信号：该信号有效时，时钟信号可以传播至所对应的寄存器链的片段，如交换矩阵单元(sw_cell)、连接矩阵单元(cb_cell)、查找表(lut_cell)等。

本发明还提供一种测试配置生成方法，包括图6所述步骤。

步骤A，从片外加载测试码至配置阵列，随后施加一组测试激励，观察测试响应，若得到正确响应则，则启动自测试控制器；

步骤B，所述自测试控制器收到启动命令后，重置地址生成器，使地址值为最低地址-1，并配置数据生成器，使数据生成器可以利用步骤A中所采用的测试配置通过变换和叠加产生新的激励。

步骤C，所述地址生成器被重置后，接收自测试控制器发出的地址加1指令，并判断当前地址是否已超过最高地址，若未超过最高地址则进入步骤D，否则进入步骤E；

步骤D，所述自测试控制器生成回读使能信号，并将该回读使能发送至所述数据生成器；数据生成器在所述回读使能信号的作用下，对于由所述地址生成器提供的地址，从中读取回配置数据，然后对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址中

步骤E，自测试控制器发出测试配置变换完成信号，等待外部的测试设备施加测试激励观察测试响应。此时，测试设备可以向待测FPGA施加激励并观察响应。

步骤F，在确认测试响应与期望响应一致后，向自测试控制器发出继续指令，自测试控制器判断当前的测试配置是否仍可以通过数据生成器的变换产生出新的测试配置，若可以进入步骤A，否则进入步骤G。

步骤G，若所有测试配置已经加载完成，则结束，否则向自测试控制器发出重置指令并返回步骤A。

为执行步骤A，需使图3电路构成寄存器链，因此将load信号置位1，使能所有寄存器链片段：置en_sw、en_cb、en_lut...为有效状态，并禁止回读en_read_back＝0，在这种情况下，测试配置的加载过程与传统配置加载过程基本一致，过程不在冗述。

为执行步骤B，需要对地址生成器进行初始化。具体操作为。置位地址复位信号(addr_rest)，此时地址生成器中，除第n+1位寄存器外，其余寄存器均为0。n位的地址输出均为0。读写通道关闭。

步骤C包括地址增1操作，可行的一种实施方式为，循环右移1次，此时寄存器链中的逻辑状态由0000...1变换为1...0000。成为最低地址。

为实现步骤D，需完成如下三个子步骤

步骤D1：从配置阵列中读取当前地址所指向的配置数据，并读入数据生成器

步骤D2：数据生成器对回读数据进行叠加和变换形成一组新的测试激励

步骤D3：将新产生的测试激励写入当前地址所指向的配置阵列的地址中。

其中，步骤D1可以从配置阵列11中的配置位的逻辑值，逐地址回读至数据生成器12，包含如下子步骤：

步骤D11：置图2中的地址复位信号addr reset，此时除n+1个移位寄存器的状态为1外，其余移位寄存器状态为0，读写通道关闭。

步骤D12：由自测试控制器发送x个上升沿至图2的时钟端clk，此时移位寄存器中的1移位到第x个寄存器，指定配置地址的读写通道打开。

步骤D13：由自测试控制器向FPGA配置阵列发送读使能信号，将图3中回读使能信号(en_read_back)信号置位1，并使能所有寄存器链片段：置en_sw、en_cb、en_lut...en Xdevice为有效，上述动作完成后，自测试控制器向图3中的时钟信号clock发送一个上升沿，回读数据从read_back_data写入数据生成器的寄存器中。

其中，步骤D2对Config.CLB中存储的测试配置数据进行变换，将原有测试配置数据变换为新的测试配置，包括如下步骤：

步骤D21：将加载使能信号(load)置0，回读使能信号(en_read_back)置0，使得各器件对应的寄存器链片段各自构成反馈环。

步骤D22：置相应的en_Xdevice为1，使能一类器件，并等待相应的时钟周期。例如，置en_sw＝1使能sw_cell_41，此时其余器件处于禁用状态。假设当前sw_cell_41中的触发器1～6中存储的逻辑状态为100_000，而目标状态010_000，此时，需等待一个clock时钟周期，经过移位和反馈达到目标状态。对于图4所示的交换矩阵基本单元，100_000对应为W与S间的数据通路打开，010_000对应为W与N间的数据通路打开，因此，不需重新加载整个移位寄存器链，就可以实现配置的更新。需要说明的是，器件使能信号并非要满足独热特性，如果两组变换不相互影响，可以同时进行。

步骤D23：判断是否全部器件的变换已经完成，若否，则返回步骤D22，若是，则进入步骤D24。假设，当前时刻lut_cell 33尚未进过变换，则返回S42，并仅使能en_lut信号，经若干周期后，新测试配置生成。需要说明的是，在lut_cell 33在反馈路径上插入了异或门，从而可以实现了15种状态的遍历。不同的器件可以根据各自的配置位特点，设计相应的反馈叠加通路，并不局限于图3所示的反馈通路设计方案。

步骤D24：禁用所有使能信号，置en_sw、en_cb、en_lut...en_Xdevice为0，所有数据保持在移位寄存器。由地址生成器产生目标地址，将当前数据链中的配置数据写入配置阵列中。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种测试FPGA的装置，其特征在于，位于FPGA芯片内，包括：一数据生成器、一地址生成器、一自测试控制器；其中，

自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；

地址生成器，与被测试FPGA配置阵列相连接，用于在所述地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并使该地址对应的FPGA配置阵列处于相应的读写状态；

数据生成器，与被测试FPGA配置阵列相连接，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址，从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的测试配置数据，然后将新产生的测试配置数据重新写回至FPGA配置阵列的该地址。

2.根据权利要求1所述的装置，其特征在于：

所述地址生成器，用于在所述地址生成信号的驱动下，通过对地址进行递增或者递减操作来生成遍历FPGA配置阵列的地址。

3.根据权利要求2所述的装置，其特征在于，对于n位地址的FPGA配置阵列，该地址生成器为n+1位的移位寄存器链；

对于该n+1位移位寄存器链中的第i个移位寄存器，其中，i＝1、2、……、n、n+1：

其时钟端均连接至共同的时钟端；

其复位端连接至共同的复位端；

其输出端：当i≠n+1时，连接到两部分：第一部分为第i+1个移位寄存器的输入端，第二部分为共同的传输门或传输管的控制端，该控制端用于打开或者关闭读写通道；当i＝n+1时，其输出端连接至第1个移位寄存器的输入端。

4.根据权利要求1所述的装置，其特征在于，所述数据生成器包括一条或多条带有反馈的移位寄存器链，每个带有反馈的移位寄存器链由多个带有反馈的移位寄存器片段组成。

5.根据权利要求4所述的装置，其特征在于，

FPGA配置阵列中的配置位可与带有反馈的移位寄存器链中的某个寄存器连接，形成逻辑通路；

所述的带有反馈的移位寄存器片段，用于将内部存储的配置数据通过叠加和反馈转换成新的配置数据。

6.根据权利要求5所述的装置，其特征在于，所述带有反馈的移位寄存器片段内包含的寄存器与所述FPGA配置阵列中的一段形成一对多的对应关系。

7.根据权利要求5所述的装置，其特征在于：所述的寄存器片段的初始数据是由该装置之外写入的。

8.一种测试FPGA的方法，其特征在于，基于权利要求1所述的测试FPGA的装置，包括：

步骤A，从片外加载测试码至配置阵列，随后施加一组测试激励，观察测试响应，若得到正确响应，则启动自测试控制器；

步骤B，所述自测试控制器收到启动命令后，重置地址生成器，使地址值为最低地址-1，并配置数据生成器，使数据生成器可以利用步骤A中所采用的测试配置通过变换和叠加产生新的激励；

步骤D，所述自测试控制器生成回读使能信号，并将该回读使能发送至所述数据生成器；数据生成器在所述回读使能信号的作用下，对于由所述地址生成器提供的地址，从中读取回配置数据，然后对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址中；

步骤E，自测试控制器发出测试配置变换完成信号，等待外部的测试设备施加测试激励观察测试响应；

步骤F，在确认测试响应与期望响应一致后，向自测试控制器发出继续指令，自测试控制器判断当前的测试配置是否仍可以通过数据生成器的变换产生出新的测试配置，若可以进入步骤A，否则进入步骤G；

9.根据权利要求8所述的方法，其特征在于，所述步骤B包括：

所述地址生成器在所述地址生成信号的驱动下，通过对地址进行递增或者递减操作来生成遍历FPGA配置阵列的地址。

10.根据权利要求8或9所述的方法，其特征在于，所述数据生成器中一条或多条带有反馈的移位寄存器片段，用于将内部存储的配置数据通过叠加和反馈转换成新的配置数据。