CN114113989A

CN114113989A - 一种dft测试装置、测试系统以及测试方法

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Publication number: CN114113989A
Application number: CN202210090568.1A
Authority: CN
Inventors: 李仲勋; 刘彬斌
Original assignee: Chengdu Aich Technology Co Ltd
Current assignee: Chengdu Aich Technology Co Ltd
Priority date: 2022-01-26
Filing date: 2022-01-26
Publication date: 2022-03-01
Anticipated expiration: 2042-01-26
Also published as: CN114113989B

Abstract

本发明公开一种提供一种DFT测试装置、测试系统以及测试方法，涉及数字电路技术领域，能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。所述DFT测试装置包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器。输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。

Description

一种DFT测试装置、测试系统以及测试方法

技术领域

本发明涉及数字电路领域，尤其涉及一种DFT测试装置、测试系统以及测试方法。

背景技术

目前，随着集成电路的高速发展，芯片集成度越来越高，导致逻辑规模和工作模式也越来越复杂，基于芯片级的可测试性设计(Design for test，缩写为DFT)就越来越重要。

在现有的DFT测试方案中，业界通过对时钟门控（Clock Gating）的测试使能端（Test Enable，缩写为TE）的处理，能够在不损失测试覆盖率的前提下，提高测试效率，减少测试时间。但是，在对规模较大的芯片进行测试时，在捕获阶段，所有的时钟门控都打开，待测逻辑电路中的寄存器会因为时钟翻转，产生比较大的功耗，进而导致IR压降较大，影响DFT测试的可靠性。

发明内容

本发明的目的在于提供一种DFT测试装置、测试系统及测试方法，用于芯片测试，能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。

第一方面，本发明提供一种DFT测试装置，用于对芯片的待测逻辑电路进行测试。该DFT测试装置包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器。输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。

多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。

与现有技术相比，本发明提供的DFT测试装置中，输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。基于此，在捕获阶段，输入寄存单元向独热码发生器提供输入信号，独热码发生器根据输入信号生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器的第一输入端。由于独热码的编码特性，在多个独热码控制信号中有且仅有一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。外部扫描使能信号端向多个第一数据选择器的选择端输入第一扫描使能信号，此时，第一扫描使能信号为第二控制信号，多个第一数据选择器在扫描使能信号的作用下，将多个独热码控制信号输入至多个时钟门控器测试使能端。外部功能逻辑信号端分别向多个时钟门控器的使能端提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器对应连接的时钟门控器打开，以实现对待测逻辑电路的测试。因此，本发明提供的DFT测试装置在捕获阶段，可以控制时钟门控器正常打开，或者关闭，满足对待测逻辑电路的测试需求，不会损失测试覆盖率。

此外，在捕获阶段，当功能逻辑信号为第二控制信号时，本发明提供的DFT测试装置能够通过独热码发生器控制时钟门控器的打开数量，减少测试过程中寄存器产生的时钟翻转次数，降低测试翻转率，进而减少功耗。

由上可知，本发明提供的DFT测试装置能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。

第二方面，本发明还提供一种测试系统，包括第一方面提供的DFT测试装置。

与现有技术相比，本发明提供的测试系统的有益效果与上述技术方案所述DFT测试装置的有益效果相同，此处不做赘述。

第三方面，本发明还提供一种DFT测试方法，应用于第一方面提供的DFT测试装置。该DFT测试方法包括：在捕获阶段，控制输入寄存单元向独热码发生器提供输入信号。响应于输入信号，控制独热码发生器生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器的第一输入端，其中，多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。控制外部扫描使能信号端向多个第一数据选择器的选择端以及第二输入端输入第一扫描使能信号。响应于第一扫描使能信号，多个第一数据选择器将多个独热码控制信号输入至多个时钟门控器测试使能端。控制外部功能逻辑信号端分别向多个时钟门控器提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器对应连接的时钟门控器打开。

与现有技术相比，本发明提供的DFT测试方法的有益效果与上述技术方案所述DFT测试装置的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术中DFT测试装置的连接电路图；

图2为本发明实施例提供的DFT测试装置的连接示意图；

图3为本发明实施例提供的扫描寄存模块的电路示意图；

图4为本发明实施例提供的DFT测试方法的流程图。

附图标记：

11-功能逻辑信号端， 12-扫描输入信号端，

13-扫描使能信号端， CLK-时钟信号端，

20-扫描寄存器， 30-数据选择器，

40-时钟门控单元， 50-待测逻辑单元，

21-输入寄存单元， 22-独热码发生器，

31-第一数据选择器， 41-时钟门控器，

51-待测逻辑电路， 211-第二数据选择器，

212-D触发器。

具体实施方式

为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项（个）”或其类似表达，是指的这些项中的任意组合，包括单项（个）或复数项（个）的任意组合。例如，a，b或c中的至少一项（个），可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。

图1示例出现有技术中DFT测试装置的一种连接电路图。如图1所示，现有的DFT测试装置中，功能逻辑信号端11与时钟门控单元40的使能端（E端）电连接。扫描寄存器20的扫描输入端（SI端）与扫描输入信号端12电连接，扫描寄存器20的扫描使能端与扫描使能信号端13电连接，扫描寄存器20的时钟输入端（CP端）与时钟信号端CLK电连接。数据选择器30的第一输入端（I0端）直接与扫描寄存器20的输出端（Q端）连接，数据选择器30的第二输入端（I1端）与选择端S均与扫描使能信号端13连接，数据选择器30的输出端与时钟门控单元40的测试使能端（TE端）电连接。时钟门控单元40的输出端（Q端）与待测逻辑单元50中的时钟输入端电连接，用于向待测逻辑单元50提供时钟信号。

在移位阶段，扫描使能信号端13向扫描寄存器20和数据选择器30提供信号1，数据选择器30输出信号1，时钟门控单元40打开，向待测逻辑单元50提供时钟信号。在捕获阶段，扫描使能信号端13向扫描寄存器20和数据选择器30提供信号0，数据选择器30输出该扫描寄存器20的输出信号，功能逻辑信号端11向时钟门控单元40提供功能逻辑信号。在数据选择器30的输出信号和功能逻辑信号的共同控制下，时钟门控单元40打开或关闭。

在具体实施中，现有的DFT测试装置虽然在不影响测试覆盖率的前提下减少了测试时间，但是，当芯片规模更大时，相应的时钟门控单元40的数量也会增多，所有的时钟门控单元40的测试使能端（TE端）的信号都来自同一个扫描寄存器20。因此，在捕获阶段，当该扫描寄存器20的输出信号为信号1时，所有连接在该扫描寄存器20上的数据选择器30都会输出信号1，进而控制所有的时钟门控单元40全部打开。但此举会导致待测逻辑单元50中的全部串链寄存器产生时钟翻转，造成更大的功耗。当捕获阶段的时钟频率较高时，也会导致测试翻转率高，功耗大，造成IR压降大，最终影响测试的可靠性。

针对上述问题，本发明实施例提供一种DFT测试装置，用于芯片测试，能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。

图2示例出本发明实施例提供的一种DFT测试装置。该DFT测试装置包括：输入寄存单元21、独热码发生器22、多个第一数据选择器31以及多个时钟门控器41。输入寄存单元21的输出端与独热码发生器22的输入端电连接，独热码发生器22的多个输出端分别与多个第一数据选择器31的第一输入端一一对应电连接。

多个第一数据选择器31的选择端，以及多个第一数据选择器31的第二输入端均与外部扫描使能信号端13电连接，多个第一数据选择器31的输出端与多个时钟门控器41的测试使能端电连接。多个时钟门控器41的使能端均与同一外部功能逻辑信号端11电连接。

在具体实施过程中，在捕获阶段，输入寄存单元21用于向独热码发生器22提供输入信号。独热码发生器22用于根据输入信号生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器31的第一输入端，其中，多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。外部扫描使能信号端13用于向多个第一数据选择器31的选择端以及第二输入端输入第一扫描使能信号，多个第一数据选择器31在第一扫描使能信号的作用下，将多个独热码控制信号输入至多个时钟门控器41测试使能端。外部功能逻辑信号端11用于分别向多个时钟门控器41的使能端提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器31对应连接的时钟门控器41打开。

与现有技术相比，本发明实施例提供的DFT测试装置中，输入寄存单元21的输出端与独热码发生器22的输入端电连接，独热码发生器22的多个输出端分别与多个第一数据选择器31的第一输入端一一对应电连接。多个第一数据选择器31的选择端，以及多个第一数据选择器31的第二输入端均与外部扫描使能信号端13电连接，多个第一数据选择器31的输出端与多个时钟门控器41的测试使能端电连接。多个时钟门控器41的使能端均与同一外部功能逻辑信号端11电连接。基于此，在捕获阶段，输入寄存单元21向独热码发生器22提供输入信号，独热码发生器22根据输入信号生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器31的第一输入端。由于独热码的编码特性，在多个独热码控制信号中有且仅有一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。外部扫描使能信号端13向多个第一数据选择器31的选择端输入第一扫描使能信号，此时，第一扫描使能信号为第二控制信号，多个第一数据选择器31在第一扫描使能信号的作用下，将多个独热码控制信号输入至多个时钟门控器41测试使能端。外部功能逻辑信号端11分别向多个时钟门控器41的使能端提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器31对应连接的时钟门控器41打开，以实现对待测逻辑电路51的测试。因此，本发明实施例提供的DFT测试装置在捕获阶段，可以控制时钟门控器41正常打开，或者关闭，满足对待测逻辑电路51的测试需求，不会损失测试覆盖率。

此外，在捕获阶段，当功能逻辑信号为第二控制信号时，本发明实施例提供的DFT测试装置能够通过独热码发生器22控制时钟门控器41的打开数量，减少测试过程中待测逻辑电路51中的串链寄存器产生的时钟翻转次数，降低测试翻转率，进而减少功耗。

由上可知，本发明实施例提供的DFT测试装置能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。

上述时钟门控器41具有3个输入端：使能端（E端）、测试使能端（TE端）和时钟输入端（CP端），以及一个输出端（Q端）。时钟门控器41的时钟输入端（CP端）与时钟信号端CLK电连接。时钟门控器41在使能端（E端）和测试使能端（TE端）的共同控制下，打开或者关闭。当时钟门控器41打开时，时钟门控器41的输出端（Q端）将时钟信号输出至待测逻辑电路51中的时钟输入端，为待测逻辑电路51提供时钟信号。当时钟门控器41关闭时，时钟门控器41的输出端（Q端）不会向待测逻辑电路51输出时钟信号，以减少测试功耗。

在上述实施例中，在捕获阶段，当上述独热码控制信号或功能逻辑信号为第一控制信号时，时钟门控器41打开。当独热码控制信号和功能逻辑信号均为第二控制信号时，时钟门控器41关闭。第一控制信号与第二控制信号为电位相反的数字信号。

具体的，第一控制信号为信号1，第二控制信号为信号0。在捕获阶段，当上述独热码控制信号为信号1，或者功能逻辑信号为信号1，时钟门控器41打开。当独热码控制信号和功能逻辑信号同时为信号0时，时钟门控器41关闭。因此，当功能逻辑信号为信号0时，时钟门控器41打开或者关闭，取决于独热码控制信号。此时，独热码控制信号为信号1时，时钟门控器41打开，独热码控制信号为信号0时，时钟门控器41关闭。此外，基于独热码的编码特性，独热码发生器22根据输入信号，输出多个独热码控制信号，在多个独热码控制信号中有且仅有一个信号1，其它独热码控制信号均为信号0，故可以通过独热码控制信号控制时钟门控器41的打开数量，继而减少DFT测试功耗。

在实际中，上述实施例中的第一数据选择器31为二选一数据选择器。二选一数据选择器具有两个输入端、一个选择端（S端）以及一个输出端（Q端）。当选择端（S端）的输入信号为信号0时，则选择输出第一输入端（I0端）的输出信号，即输出信号与第一输入端（I0端）的输入信号一致；当选择端（S端）的输入信号为信号1时，则选择输出第二输入端（I1端）的输入信号，即输出信号与第二输出端（I1端）的输入信号一致。

在一种可能的实现方式中，在移位阶段，外部扫描使能信号端13用于向多个第一数据选择器31的选择端（S端）以及第二输入端（I1端）输入第二扫描使能信号，多个第一数据选择器31在第二扫描使能信号的作用下，将第二扫描使能信号输入至所述多个时钟门控器41测试使能端（TE端）。

示例性的，在移位阶段，外部扫描使能信号为信号1，即，第二扫描使能信号为信号1。此时，第一数据选择器31的选择端（S端）接收到的信号也为信号1，因此，选择输出第二输入端（I1端）接收的输入信号。由于第二输入端（I1端）的接收信号也为外部扫描使能信号，因此，第二输入端（I1端）的接收信号也为信号1，输出端（Q端）的输出信号也为信号1，此时时钟门控器41的测试使能端（TE端）接收到第一数据选择器31输出的信号1，时钟门控器41一定能够全部打开，以便对待测逻辑电路51提供时钟信号。

在捕获阶段，外部扫描使能信号为信号0，即第一扫描使能信号为信号0。此时，第一数据选择器31的选择端（S端）接收到的信号也为信号0，因此，第一数据选择器31选择输出第一输入端（I0端）接收的输入信号。由于第一输入端（I0端）的接收信号为独热码控制信号，因此，第一数据选择器31输出的信号也为独热码控制信号，时钟门控器41的测试使能端（TE端）接收到第一数据选择器31输出的独热码控制信号。当外部功能逻辑信号为信号0时，时钟门控器41打开或者关闭，取决于独热码控制信号。即独热码控制信号为信号1时，时钟门控器41打开，独热码控制信号为信号0时，时钟门控器41关闭，以在满足待测逻辑电路51测试需求的同时，控制时钟门控器41的打开数量，从而控制测试功耗。

在一种可能的实现方式中，时钟门控器41的个数为X，第一数据选择器31的个数为Y；其中，X≥Y，且X与Y均为正整数。

当X=Y时，第一数据选择器31与时钟门控器41一一对应连接。

当X＞Y时，第一数据选择器31与多个时钟门控器41对应连接。

示例性的，时钟门控器41的数量可以与第一数据选择器31的数量一致，也可以不一致。当时钟门控器41的数量与第一数据选择器31的数量一致时，每个第一数据选择的输出端（Q端）均与一个时钟门控器41的测试使能端（TE端）对应连接。例如，当X=Y=8时，8个第一数据选择器31与8个时钟门控器41一一对应连接。当时钟门控器41的数量与第一数据选择器31的数量不一致时，即时钟门控器41的数量大于第一数据选择器31的数量时，第一数据选择器31可以同时与多个时钟门控器41对应连接。例如，当X=8时，Y=6，则可以有4个第一数据选择器31与4个时钟门控器41一一对应连接，其余2个第一数据选择器31同时连接2个时钟门控器41。也可以有5个第一数据选择器31与5个时钟门控器41一一对应连接，其余1个第一数据选择器31连接3个时钟门控器41。本发明实施例对此不作具体限定。

在实际应用中，可以根据具体的需求设置X与Y的数量。从控制测试功耗的方面考虑，优选X与Y的数量一致，即每个第一数据选择器31仅控制一个时钟门控器41，使得时钟翻转时，有且仅有1个时钟门控器41打开。从控制测试成本的方面考虑，需要设置较少的第一数据选择器31，则可以选择X大于Y，即每个第一数据选择器31能够同时控制2个或者3个时钟门控器41，使得时钟翻转时，仅能够有1个第一数据选择器31连接的2个或者3个时钟门控器41打开。本发明实施例对此不作具体限定。

在一些实施例中，独热码发生器22具有N个输入端，以及2^N个输出端；其中，N为正整数；且2^N-1＜Y≤2^N。

示例性的，当N=3时，独热码发生器22具有3个输入端以及8个输出端。此时，第一数据选择器31的数量可以是5、6、7或者8。当第一数据选择器31的数量为8时，8个第一数据选择的第一输入端（I0端）与独热码发生器22的8个输出端一一对应连接；当第一数据选择器31的数量为5、6或者7时，独热码发生器22的8个输出端中可以有数量为3、2或者1的输出端空置。

示例性的，当N=4时，独热码发生器22具有4个输入端以及16个输出端。此时，第一数据选择器31的数量可以是9、10、11、12、13、14、15或者16。当第一数据选择器31的数量为16时，16个第一数据选择的第一输入端（I0端）与独热码发生器22的16个输出端一一对应连接；当第一数据选择器31的数量为9、10、11、12、13、14或者15时，独热码发生器22的16个输出端中可以有数量为7、6、5、4、3、2或者1的输出端空置。

在一种可能的实现方式中，输入寄存单元21包括多个串链寄存器，独热码发生器22的输入端的数量等于串链寄存器的数量，每个串链寄存器的输出端（Q端）与独热码发生器22的输入端一一对应连接。

示例性的，输入寄存单元21中的串链寄存器的数量与独热码发生器22的输入端数量一致。当串链寄存器的数量与独热码发生器22的输入端数量均为3时，3个串链寄存器与3个独热码发生器22的输入端一一对应连接。独热码发生器22的3个输入端接收到3个串链寄存器的输出信号，根据该输出信号，独热码发生器22输出相应的独热码控制信号。例如，3个串链寄存器的输出信号为“000”时，独热码发生器22输出的控制信号为“10000000”，3个串链寄存器的输出信号为“001”时，独热码发生器22输出的独热码控制信号为“01000000”， 3个串链寄存器的输出信号为“010”时，独热码发生器22输出的独热码控制信号为“00100000”，依次类推，当3个串链寄存器的输出信号为“111”时，独热码发生器22输出的独热码控制信号为“00000001”。本发明实施例对此不作具体限定。

在一些实施例中，多个串链寄存器均串链在同一条扫描链；或，多个串链寄存器串链在不同的扫描链上。

示例性的，如图2所示，多个串链寄存器可以为串链在不同扫描链上的串链寄存器。例如，当串链寄存器的数量为3时，扫描链的数量也为3；或者，当串链寄存器的数量为4时，扫描链的数量也为4。即每个串链寄存器分别串链在1条扫描链上。

示例性的，多个串链寄存器可以为串链在同一条扫描链上的串链寄存器。例如，当串链寄存器的数量为3或者4时，扫描链的数量也可以为1。即每个串链寄存器均串链在1条扫描链上。

在一些实施例中，如图3所示，串链寄存器包括第二数据选择器211和D触发器212。第二数据选择器211的第一输入端与D触发器212的输出端电连接，第二数据选择器211的第二输入端与外部扫描输入信号端12电连接，第二数据选择器211的选择端与外部扫描使能信号端13电连接，第二数据选择器211的输出端与D触发器212的数据输入端电连接，D触发器212的时钟输入端与外部时钟信号端CLK电连接。第二数据选择器211用于在外部扫描使能信号端13提供的扫描使能信号的作用下，将D触发器212的输出信号或扫描输入信号传输至D触发器212的输入端。

在具体实施中，第二数据选择器211的第一输入端与D触发器212的输出端电连接，第二数据选择器211的第二输入端与扫描输入信号端12电连接，第二数据选择器211的选择端与扫描使能信号端13电连接，第二数据选择器211的输出端与D触发器212的数据输入端电连接， D触发器212的时钟输入端与时钟信号端CLK电连接。

第二数据选择器211用于在扫描使能信号的作用下，将扫描输入信号或D触发器212的输出信号，传输至D触发器212的输入端。

示例性的，第二数据选择器211的工作原理和上述第一数据选择器31的工作原理是一致的。即当第二数据选择器211选择端为信号1时，第二数据选择器211选择输出第二输入端的输入信号。当第二数据选择器211的选择端为信号0时，第二数据选择器211选择输出第一输入端的输入信号。而第二数据选择器211的第二输入端的输入信号是可设置的，因此，当第二数据选择器211的选择端为信号1时，可以根据实际需要对第二输入端的输入信号进行赋值。

D触发器212为边沿触发器，即不论触发器原来的状态如何，在时钟信号变换的边沿，D触发器212的输入信号输入至D触发器212中。例如：D触发器212的输入信号为信号0，在时钟信号由信号0跳变为信号1时，D触发器212的输出信号为信号0。D触发器212的输入信号为信号1，时钟信号保持信号0或者保持信号1时，D触发器212的输出信号仍然是上一次时钟信号跳变时输入至D触发器212中的信号0。只有当时钟信号再次由信号0跳变为信号1时，D触发器212的输入信号才会再次输入至D触发器212中。可以理解的是，此处举例的D触发器212为上升沿触发器，即在时钟信号由信号0跳变为信号1时，才会将输入信号传输至D触发器212中。当使用的D触发器212为下降沿触发器时，则在时钟信号由信号1跳变为信号0时，才会将输入信号传输至D触发器212中。基于此，还可以通过时钟信号的跳变，从而控制D触发器212的输出信号。本发明实施例提供的D触发器212可以是上升沿触发器，也可以是下降沿触发器，本发明实施例对此不作限定。

本发明实施例还提供一种测试系统，包括上述实施例中提供的DFT测试装置。

与现有技术相比，本发明实施例提供的测试系统的有益效果与上述技术方案所述DFT测试装置的有益效果相同，此处不做赘述。

图4示例出本发明实施例提供的一种DFT测试方法，应用于上述实施例中提供的DFT测试装置。该DFT测试方法包括：

在捕获阶段，执行步骤S101~S105，具体包括：

S101：控制输入寄存单元向独热码发生器提供输入信号。

S102：响应于输入信号，独热码发生器生成多个独热码控制信号，将多个独热码控制信号输入至多个第一数据选择器的第一输入端。

其中，多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。

S103：控制外部扫描使能信号端向多个第一数据选择器的选择端以及第二输入端输入第一扫描使能信号。

S104：响应于第一扫描使能信号，多个第一数据选择器将多个独热码控制信号输入至多个时钟门控器测试使能端。

S105：控制外部功能逻辑信号端分别向多个时钟门控器提供功能逻辑信号。

当功能逻辑信号为第二控制信号时，至多一个第一数据选择器对应连接的时钟门控器打开。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”（comprising）一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims

1.一种DFT测试装置，用于对芯片的待测逻辑电路进行测试，其特征在于，包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器；

所述输入寄存单元的输出端与所述独热码发生器的输入端电连接，所述独热码发生器的多个输出端分别与所述多个第一数据选择器的第一输入端一一对应电连接；

所述多个第一数据选择器的选择端，以及所述多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，所述多个第一数据选择器的输出端与所述多个时钟门控器的测试使能端电连接；

所述多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。

2.根据权利要求1所述的DFT测试装置，其特征在于，所述时钟门控器的个数为X，所述第一数据选择器的个数为Y；其中，X≥Y，且X与Y均为正整数；

当X=Y时，所述第一数据选择器与所述时钟门控器一一对应连接；

当X＞Y时，所述第一数据选择器与多个所述时钟门控器对应连接。

3.根据权利要求2所述的DFT测试装置，其特征在于，所述独热码发生器具有N个输入端，以及2^N个输出端；其中，N为正整数；且2^N-1＜Y≤2^N。

4.根据权利要求1所述的DFT测试装置，其特征在于，所述输入寄存单元包括多个串链寄存器，所述独热码发生器的输入端的数量等于所述串链寄存器的数量，每个所述串链寄存器的输出端与所述独热码发生器的输入端一一对应连接。

5.根据权利要求4所述的DFT测试装置，其特征在于，所述多个串链寄存器均串链在同一条扫描链；或，所述多个串链寄存器串链在不同的扫描链上。

6.根据权利要求4所述的DFT测试装置，其特征在于，所述串链寄存器包括第二数据选择器和D触发器，其中：

所述第二数据选择器的第一输入端与所述D触发器的输出端电连接，所述第二数据选择器的第二输入端与外部扫描输入信号端电连接，所述第二数据选择器的选择端与所述外部扫描使能信号端电连接，所述第二数据选择器的输出端与所述D触发器的数据输入端电连接；所述D触发器的时钟输入端与外部时钟信号端电连接；

所述第二数据选择器用于在所述外部扫描使能信号端提供的扫描使能信号的作用下，将所述D触发器的输出信号或所述扫描输入信号传输至所述D触发器的输入端。

7.根据权利要求1-6任一项所述的DFT测试装置，其特征在于，在移位阶段，所述外部扫描使能信号端用于向所述多个第一数据选择器的选择端以及第二输入端输入第二扫描使能信号，所述多个第一数据选择器在所述第二扫描使能信号的作用下，将所述第二扫描使能信号输入至所述多个时钟门控器测试使能端。

8.根据权利要求1-6任一项所述的DFT测试装置，其特征在于，在所述捕获阶段，当所述独热码控制信号或所述功能逻辑信号为第一控制信号时，所述时钟门控器打开；当所述独热码控制信号和所述功能逻辑信号均为第二控制信号时，所述时钟门控器关闭；

所述第一控制信号与所述第二控制信号为电位相反的数字信号。

9.一种测试系统，其特征在于，包括权利要求1-8任一项所述DFT测试装置。

10.一种DFT测试方法，其特征在于，应用于权利要求1-8任一项所述DFT测试装置，所述DFT测试方法包括：

在捕获阶段，控制输入寄存单元向独热码发生器提供输入信号；

响应于所述输入信号，所述独热码发生器生成多个独热码控制信号，并将所述多个独热码控制信号输入至多个第一数据选择器的第一输入端，其中，所述多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号；

控制外部扫描使能信号端向所述多个第一数据选择器的选择端以及第二输入端输入扫描使能信号；

响应于所述扫描使能信号，所述多个第一数据选择器将所述多个独热码控制信号输入至多个时钟门控器测试使能端；

控制外部功能逻辑信号端分别向所述多个时钟门控器提供功能逻辑信号；当所述功能逻辑信号为第二控制信号时，至多一个所述第一数据选择器对应连接的所述时钟门控器打开。