CN106055306B - 存储器件及操作方法 - Google Patents

存储器件及操作方法 Download PDF

Info

Publication number
CN106055306B
CN106055306B CN201510616617.0A CN201510616617A CN106055306B CN 106055306 B CN106055306 B CN 106055306B CN 201510616617 A CN201510616617 A CN 201510616617A CN 106055306 B CN106055306 B CN 106055306B
Authority
CN
China
Prior art keywords
control signal
latch
phase
signal
memory module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510616617.0A
Other languages
English (en)
Other versions
CN106055306A (zh
Inventor
刘逸群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106055306A publication Critical patent/CN106055306A/zh
Application granted granted Critical
Publication of CN106055306B publication Critical patent/CN106055306B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明公开了存储器件及其操作方法。公开的器件，包括第一存储器模块和第二存储器模块。将第一存储器模块配置为根据第一控制信号的第一相位输出数据信号。第二存储器模块连接至第一存储器模块，并且第二存储器模块包括锁存器和非竞争锁存器。将锁存器配置为根据第二控制信号的第二相位保持接收的数据信号。非竞争锁存器根据第一控制信号和第二控制信号这两者的第二相位，将数据信号从第一存储器模块传输至锁存器。

Description

存储器件及操作方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及存储器件及其操作方法。
背景技术
流水线寄存器或先进先出(FIFO)存储器件是具有串联连接的多个锁存器的数据储存器件。FIFO存储器件允许数据信息以数据写入速率写入数据储存位置。还通过存储器件顺序地传输数据，并且以数据读取速率将数据从数据储存位置中读出。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种器件，包括：第一存储器模块，被配置为根据第一控制信号的第一相位输出数据信号；以及第二存储器模块，连接至所述第一存储器模块，并且所述第二存储器模块包括：锁存器，被配置为根据第二控制信号的第二相位保持接收的数据信号；和非竞争锁存器，被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位，将所述数据信号从所述第一存储器模块传输至所述锁存器。
在该器件中，所述第一存储器模块包括：第一锁存器，被配置为根据所述第一控制信号的第一相位接收并保持输入数据信号并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及第二锁存器，被配置为根据所述第一控制信号的第二相位从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号并且根据所述第一控制信号的第一相位输出所述输入数据信号。
该器件还包括：多路复用器，连接至所述第一存储器模块，将所述多路复用器配置为将所述数据信号或输入信号传输至所述第一存储器模块。
在该器件中，所述非竞争锁存器包括：第一传输门，连接至所述第一存储器模块并且被配置为根据所述第一控制信号的第二相位而导通；第二传输门，串联连接至所述第一传输门并且被配置为根据所述第二控制信号的第二相位而导通；反相器，连接在所述第二传输门与所述锁存器之间；以及保持器电路，连接在所述反相器的两个端部之间。
在该器件中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，所述第一传输门和所述第二传输门中的至少一个是禁用的，并且所述保持器电路保持与先前周期相对应的数据信号。
在该器件中，所述非竞争锁存器包括：三态反相器，连接至所述第一存储器模块并且被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位而导通；反相器，连接在所述三态反相器与所述锁存器之间；以及保持器电路，连接在所述反相器的两个端部之间。
在该器件中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器，并且所述保持器电路保持与先前周期相对应的数据信号。
根据本发明的另一方面，提供了一种器件，包括：多个存储器模块，串联连接并且具有与第一控制信号和第二控制信号分别相对应的第一组存储器模块和第二组存储器模块，所述多个存储器模块包括：第一存储器模块，位于所述第一组存储器模块中并且被配置为根据所述第一控制信号的第一相位输出数据信号；以及第二存储器模块，位于所述第二组存储器模块中，所述第二存储器模块连接至所述第一存储器模块，并且所述第二存储器模块包括：锁存器，被配置为根据所述第二控制信号的第二相位保持接收的数据信号；和非竞争锁存器，根据所述第一控制信号和所述第二控制信号这两者的第二相位，将所述数据信号从所述第一存储器模块传输至所述锁存器。
在该器件中，所述第一存储器模块包括：第一锁存器，被配置为根据所述第一控制信号的第一相位接收并保持输入数据信号并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及第二锁存器，被配置为根据所述第一控制信号的第二相位从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号并且根据所述第一控制信号的第一相位输出所述输入数据信号。
该器件还包括：多路复用器，连接至所述第一组存储器模块的输入端，以将所述数据信号或输入信号传输至所述第一组存储器模块。
在该器件中，所述非竞争锁存器包括：第一传输门，连接至所述第一存储器模块并且被配置为根据所述第一控制信号的第二相位而导通；第二传输门，串联连接至所述第一传输门并且被配置为根据所述第二控制信号的第二相位而导通；反相器，连接在所述第二传输门与所述锁存器之间；以及保持器电路，连接在所述反相器的两个端部之间。
在该器件中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，所述第一传输门和所述第二传输门中的至少一个被禁用，并且所述保持器电路保持与先前周期相对应的数据信号。
在该器件中，所述非竞争锁存器包括：三态反相器，连接至所述第一存储器模块并且被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位而导通；反相器，连接在所述三态反相器与所述锁存器之间；以及保持器电路，连接在所述反相器的两个端部之间。
在该器件中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器，并且所述保持器电路保持与先前周期对应的数据信号。
根据本发明的又一方面，提供了一种方法，包括：根据第一控制信号的第一相位，通过第一存储器模块输出数据信号；根据所述第一控制信号和第二控制信号这两者的第二相位，通过连接至所述第一存储器模块的第二存储器模块中的非竞争锁存器将所述数据信号从所述第一存储器模块传输至所述第二存储器模块中的锁存器；以及根据所述第二控制信号的第二相位，通过所述锁存器保持所述数据信号。
在该方法中，所述第一存储器模块包括第一锁存器和第二锁存器，并且所述方法还包括：根据所述第一控制信号的第一相位通过所述第一锁存器接收并保持输入数据信号，并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及根据所述第一控制信号处的第二相位，通过所述第二锁存器从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号，并且根据所述第一控制信号的第一相位输出所述输入数据信号。
在该方法中，所述非竞争锁存器包括第一传输门、第二传输门、反相器和保持器电路，所述方法还包括：根据所述第一控制信号的第二相位使所述第一传输门导通；根据所述第二控制信号的第二相位使串联连接至所述第一传输门的第二传输门导通；关断所述保持器电路；以及将所述数据信号从所述第一存储器模块通过所述第一传输门、所述第二传输门和所述反相器传输至所述锁存器。
该方法还包括：当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述第一传输门和所述第二传输门中的至少一个；以及通过所述保持器电路保持与先前周期相对应的数据信号。
在该方法中，所述非竞争锁存器包括三态反相器、反相器和保持器电路，所述方法还包括：根据所述第一控制信号和所述第二控制信号这两者的第二相位使所述三态反相器导通；关断所述保持器电路；以及将所述数据信号从所述第一存储器模块通过所述三态反相器和所述反相器传输至所述锁存器。
该方法还包括：当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器；以及通过所述保持器电路保持与先前周期相对应的数据信号。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的存储器件的框图。
图2是根据本发明的一些实施例的图1中的非竞争锁存器(derace latch，也称为非冲突锁存器)的示例性电路图。
图3是根据本发明的一些其他实施例的图1中的非竞争锁存器的另一示例性电路图。
图4A是根据本发明的一些实施例的图2或图3中所示的非竞争锁存器的控制信号的波形和操作状态的示图。
图4B是根据本发明的一些其他实施例的图2或图3中所示的非竞争锁存器的控制信号的波形和操作状态的另一示图。
图5是示出了根据本发明的一些实施例的图1中所示的存储器件的操作方法的流程图。
图6是根据本发明的各个实施例的另一存储器件的框图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
该说明书中使用的术语通常具有其在本领域以及在每一术语所使用的特定上下文环境中的一般含义。该说明书中的实例(包括本文所讨论的任何术语的实例)的使用仅是示例性的，并且绝非限制本发明或任何典型术语的范围以及含义。同样地，本发明不限于该说明书中给出的各个实施例。
应该理解，尽管在本文中术语“第一”、“第二”等可以用于描述各个元件，但是不应该通过这些术语来限制这些元件。这些术语用于将一个元件与另一元件区分开。例如，在不背离实施例的范围的条件下，第一元件可以称为第二元件，并且类似地，第二元件可以称为第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何一个以及所有的组合。
如本文所使用的，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应该理解为开放式的，即，表示包括但不限制。
在整个说明书中，参考“一个实施例”或“实施例”表示结合该实施例所描述的特别的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，在整个说明书的多个地方中的短语“在一个实施例中”或“在实施例中”的使用没有必要均指的是相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式结合特别的部件、结构、实施方式或特征。
图1是根据本发明的各个实施例的存储器件100的框图。
在一些实施例中，存储器件100是用于顺序地传输数据信号D或扫描输入信号SI的流水线寄存器。在一些实施例中，为了对存储器件100执行测试而传输扫描输入信号SI。例如，存储器件100包括存储器模块110和存储器模块120。存储器模块120连接至存储器模块110。
在一些实施例中，存储器件100包括连接至存储器模块110的多路复用器130，以传输数据信号D或扫描输入信号SI。例如，多路复用器130选择数据信号D并且将数据信号D传输至存储器模块110，随后传输至存储器模块120。在一些实施例中，如果多路复用器130选择扫描输入信号SI，则以与数据信号D类似的方式，将扫描输入信号SI从多路复用器130通过存储器模块110传输至存储器模块120。
在一些实施例中，存储器模块110是触发器模块或锁存器模块。存储器模块110包括锁存器140和锁存器150。将锁存器140和锁存器150配置为根据控制信号CP1进行操作。
例如，锁存器140与锁存器150串联连接。在操作中，当锁存器140接收输入信号(诸如数据信号D)时，将锁存器140配置为根据具有第一相位的控制信号CP1，保持输入数据信号D。此外，将锁存器140配置为根据具有第二相位的控制信号CP1，输出输入数据信号D。
在一些实施例中，控制信号CP1的第一相位是高状态相位，并且控制信号CP1的第二相位是低状态相位。
而且，根据锁存器140的操作，将锁存器150配置为根据具有第二相位的控制信号CP1，从锁存器140接收并保持输入数据信号D。此外，将锁存器150配置为根据具有第一相位的控制信号CP1，输出输入数据信号D。
在一些实施例中，存储器模块120是触发器模块或锁存器模块。存储器模块120包括非竞争锁存器160和锁存器170。将锁存器170配置为根据控制信号CP2进行操作。将非竞争锁存器160配置为根据控制信号CP1和控制信号CP2这两者进行操作。
例如，非竞争锁存器160串联连接在锁存器150与锁存器170之间。
当控制信号CP1和控制信号CP2都处于第二相位时，非竞争锁存器160将数据信号传输至锁存器170。
将锁存器170配置为根据具有第二相位的控制信号CP2保持从非竞争锁存器160传输的数据信号D。此外，将锁存器170配置为根据具有第一相位的控制信号CP2，输出数据信号D。
图2是根据本发明的各个实施例的图1中的非竞争锁存器160的示例性电路图。
参考图2，非竞争锁存器160包括传输门200、传输门210、反相器220和保持器电路230。
示例性地，传输门200连接至图1中所示的锁存器150。传输门210串联连接至传输门200。反相器220连接在传输门210与图1中所示的锁存器170之间。保持器电路230连接在反相器220的两个端部之间。
传输门200根据具有第二相位的控制信号CP1而导通。传输门210根据具有第二相位的控制信号CP2而导通。因此，通过传输门200和传输门210将数据信号D传输至反相器220。然后反相器220接收数据信号D并且生成数据信号D的反相信号。
为了说明的目的，给出了图2中所示的传输门200和传输门210的具体电路。传输门200和传输门210的各种电路在本发明的预期范围内。
在一些实施例中，将附加的反相器(未示出)添加在图1所示的非竞争锁存器160与锁存器170之间。因此，附加的反相器接收来自非竞争锁存器160的数据信号D的反相信号，并且将没有反相的数据信号D输出至锁存器170。
如图2中所示，在一些实施例中，通过控制信号CP1和控制信号CP1的反相信号(下文中的/CP1)控制传输门200，并且通过控制信号CP2和控制信号CP2的反相信号(下文中的/CP2)控制传输门210。为了传递数据信号D，通过控制信号CP1和/CP1使能传输门200，并且通过控制信号CP2和/CP2使能传输门210。
例如，控制信号CP1和控制信号CP2的第二相位是低状态相位。根据控制信号CP1和CP2，使能传输门200和传输门210，以传递数据信号D。然后反相器220输出对应的数据信号D。保持器电路230根据反相器220的输出而被关断。因此，当控制信号CP1和控制信号CP2都处于低状态相位时，非竞争锁存器160输出对应的数据信号D。
相反，当控制信号CP1或控制信号CP2未处于低状态相位时，传输门200和传输门210中的至少一个被禁用。因此，保持器电路230保持与非竞争锁存器160的先前周期的操作相对应的数据信号D。
换句话说，当控制信号CP1或控制信号CP2未处于低状态相位时，图1中所示的非竞争锁存器160不会将从锁存器150传输的新数据信号D传输至锁存器170。
在一些实施例中，如图2所示，保持器电路230包括六个晶体管T1至T6。晶体管T2和T3并联连接，然后与晶体管T1串联连接。晶体管T4和T5并联连接，然后与晶体管T2和T3串联连接，并且与晶体管T6串联连接。例如，通过反相器220的输出来控制晶体管T1和T6。通过控制信号CP1和/CP1来分别控制晶体管T3和T5。通过控制信号CP2和/CP2来分别控制晶体管T2和T4。在又一实施例中，晶体管T1至T3是p型晶体管，并且晶体管T4至T6是n型晶体管。
例如，在传输门200根据高状态相位的控制信号CP1而被禁用并且传输门210根据低状态相位的控制信号CP2而被使能的条件下，输入保持器电路230和反相器220的数据信号D是低状态信号。在这种条件下，反相器220根据数据信号D而输出高状态信号。
通过反相器220的输出，晶体管T1截止，并且晶体管T6导通。而且，通过控制信号CP1和/CP1分别使晶体管T3和T5截止，并且通过控制信号CP2和/CP2分别使晶体管T2和T4导通。因此，反相器220的输入保持为通过晶体管T2和T4拉低。结果，反相器220的输入端处的数据信号D维持低状态，这表示保持器电路230保持数据信号D。
为了说明的目的，给出了图2所示的保持器电路230的具体电路。保持器电路230的各种电路在本发明的预期范围内。
图3是根据本发明的一些其他实施例的图1中的非竞争锁存器160的另一示例性电路图。与图2相比，代替图2中的传输门200和传输门210，图3中的非竞争锁存器160包括三态反相器300。
示例性地，三态反相器300连接至图1中的锁存器150。反相器220连接在三态反相器300与图1中所示的锁存器170之间。
三态反相器300根据均处于低状态相位的控制信号CP1和控制信号CP2而导通。因此，将数据信号D的反相信号通过三态反相器300传输至反相器220。反相器220从三态反相器300接收数据信号D的反相信号，然后输出对应的数据信号D。因此，当控制信号CP1和控制信号CP2都处于低状态相位时，非竞争锁存器160传输数据信号D。
图3中的反相器220和保持器电路230的电路和操作与图2所示的电路和操作类似，因此本文中没有对其进行进一步详细说明。
在一些实施例中，三态反相器300包括六个晶体管P1至P3和M1至M3。晶体管P1至P3串联连接。晶体管M1至M3串联连接。通过数据信号D来控制晶体管P1和M3。通过控制信号CP1和/CP1来分别控制晶体管P2和M2。通过控制信号CP2和/CP2来分别控制晶体管P3和M1。在又一实施例中，晶体管P1至P3是p型晶体管，并且晶体管M1至M3是n型晶体管。
例如，控制信号CP1和控制信号CP2都处于低状态相位，并且数据信号D是高状态相位。因此，通过数据信号D晶体管P1截止，并且通过数据信号D使晶体管M3导通。通过控制信号CP1和/CP1分别使晶体管P2和M2导通。通过控制信号CP2和/CP2分别使晶体管P3和M1导通。结果，由于晶体管P1截止以及晶体管M1至M3导通，所以三态反相器300输出数据信号D的反相信号，该数据信号D的反相信号是低状态信号。
相反，当控制信号CP1或控制信号CP2未处于低状态相位时，三态反相器300被禁用。例如，当控制信号CP1和控制信号CP2中的至少一个未处于低状态相位时，晶体管P1至P3中的至少一个和晶体管M1至M3中的至少一个截止，使得新数据信号D不能通过三态反相器300进行传输。因此，如以上所述，保持器电路230保持与D锁存器160的先前周期的操作相对应的数据信号D。
换句话说，当控制信号CP1或控制信号CP2未处于第二相位时，如图1中所示的，非竞争锁存器160不会将从锁存器150传输的新数据信号D传输至锁存器170。
为了说明的目的，给出了图2中所示的传输门200和210以及图3中所示的三态反相器300。代替传输门200和210以及三态反相器300的用于传递数据信号D的各种电路在本发明的预期范围内。
图4A是根据本发明的一些实施例的控制信号CP1和CP2的波形以及图1中的非竞争锁存器160的操作状态的示图。下文将参考图4A描述图1中的非竞争锁存器160的操作。
在图4A中，控制信号CP1的波形超前于控制信号CP2的波形。例如，时间t1对应于控制信号CP1的上升沿，而时间t2对应于控制信号CP2的上升沿。这表明时间t1早于时间t2，因此控制信号CP1的波形超前于控制信号CP2的波形。
例如，当控制信号CP1和控制信号CP2都处于低状态相位时，使能非竞争锁存器160。非竞争锁存器160使能的持续时间段被示出为白色框430、440和450。因此，使能的非竞争锁存器160将数据信号D从存储器模块110传输至锁存器170。
另一方面，当控制信号CP1或控制信号CP2未处于低状态相位(如，处于高状态相位)时，非竞争锁存器160被禁用。非竞争锁存器160禁用的持续时间段被示出为黑色框410和420。因此，禁用的非竞争锁存器160停止将数据信号D从存储器模块110传输至锁存器170。
参考图1，在其他方法中，代替非竞争锁存器160，存储器模块120包括与锁存器140相同的锁存器，其中将这种锁存器配置为根据控制信号CP2进行操作。在这种条件下，在这种锁存器导通之前，通过锁存器150输出数据信号D。因此，当锁存器150输出数据信号D时，锁存器170不能通过这样的锁存器接收数据信号D。结果，数据信号D的传输由此无法与锁存器170的接收密切配合(align)。
与以上所讨论的方法相比，通过使用本发明所示的非竞争锁存器160，当分别对应于存储器模块110和120的控制信号CP1和CP2都处于相同的相位时，允许锁存器170通过非竞争锁存器160从存储器模块110接收数据信号D。因此，传输数据信号D的存储器模块110能够与接收数据信号D的存储器模块120密切配合。结果，与以上所述的其他方法相比，存储器模块120未丢失数据信号D。
图4B是根据本发明的一些其他实施例的控制信号CP1和CP2的波形以及图1中的非竞争锁存器160的操作状态的另一示图。
与图4A相比，在图4B中，控制信号CP1的波形滞后于控制信号CP2的波形。例如，时间t1对应于控制信号CP2的上升沿，而时间t2对应于控制信号CP1的上升沿。这表明，时间t1早于时间t2，因此控制信号CP1的波形滞后于控制信号CP2的波形。
例如，当控制信号CP1和控制信号CP2都处于低状态相位时，使能非竞争锁存器160。非竞争锁存器160使能的持续时间段被示出为白色框430、440和450所示。因此，使能的非竞争锁存器160将数据信号D从存储器模块110传输至锁存器170。
另一方面，当控制信号CP1或控制信号CP2未处于低状态相位时，禁用非竞争锁存器160。非竞争锁存器160禁用的持续时间段被示出为黑色框410和420。因此，禁用的非竞争锁存器160停止将数据信号D从存储器模块110传输至锁存器170。
参考图1，在其他方法中，代替非竞争锁存器160，存储器模块120包括与锁存器140相同的锁存器，其中将这种锁存器配置为根据控制信号CP2进行操作。在这种条件下，这种锁存器导通之后，通过锁存器150来输出数据信号D。因此，当锁存器150输出数据信号D时，锁存器170通过这种锁存器接收错误的数据信号D。结果，数据信号D的传输由此无法与锁存器170的接收密切配合。
与以上所讨论的方法相比，通过使用本发明所示的非竞争锁存器160，当控制信号CP1和CP2都处于相同的相位时，允许锁存器170通过非竞争锁存器160从存储器模块110接收数据信号D。因此，传输数据信号D的存储器模块110能够与接收数据信号D的存储器模块120密切配合。结果，与以上所讨论的其他方法相比，存储器模块120能够接收需要的数据信号D。
在其他方法中，代替非竞争锁存器160，不仅存储器模块120包括与锁存器140相同的锁存器，而且保持缓冲器(hold buffer)插入存储器模块110与存储器模块120之间，以实现数据配合机制。与以上所讨论的方法相比，通过使用本发明所示的非竞争锁存器160，因为不需要附加的保持缓冲器，所以存储器模块120具有更小的面积、消耗更低的功率以及使用更少的布线资源。
图5是示出根据本发明的一些实施例的图1中的存储器件100的操作的方法500的流程图。
参考图5中的方法500和图1中的存储器件100，在操作505中，根据第一相位的控制信号CP1，通过存储器模块110输出数据信号D。例如，当控制信号CP1处于如图4A或图4B中所示的高状态相位时，通过锁存器140和锁存器150来传递数据信号D，并且输出至非竞争锁存器160。
在操作510中，根据控制信号CP1和控制信号CP2都处于第二相位，通过非竞争锁存器160将数据信号D传输至锁存器170。例如，当控制信号CP1和CP2处于如图4A或图4B中所示的低状态相位时，通过非竞争锁存器160传递数据信号D并且输出至锁存器170。
在操作515中，根据具有第二相位的控制信号CP2，通过锁存器170保持数据信号D。此外，例如，随后当控制信号CP2从低状态相位转变为高状态相位时，通过锁存器170将数据信号D输出至另一存储器件或其他功能电路。
图6是根据本发明的各个实施例的另一存储器件600的框图。与图1相比较，图6中的存储器件600包括两个以上的存储器模块，并且这些存储器模块包括与图1中的存储器模块110和存储器模块120类似的两个存储器模块。
在一些实施例中，存储器件600是用于顺序地传输数据信号D或扫描输入信号SI的先进先出(FIFO)器件，并且生成输出数据Q1至Qm。存储器件600包括存储器模块610至660。为了说明的目的，给出了图6中所示的存储器模块的数量。图6中所示的存储器模块的各种数量在本发明的预期范围内。为了简洁，在图6中示出了介于存储器模块620与630之间的两个存储器模块650和660。
例如，存储器模块610与存储器模块620连接在一起。存储器模块630与存储器模块640连接在一起。在一些实施例中，存储器模块650和660连接在存储器模块620与存储器模块630之间。例如，存储器模块610至660中的每一个都生成输出数据Q1至Qm中的一个。
在一些实施例中，将存储器模块610至660划分为多组。每一组存储器模块都根据控制信号CP1、CP2、…、CPn-1和CPn中的至少一个对应的控制信号进行操作。
例如，在图6中，包括存储器模块610的组根据控制信号CP1进行操作。包括存储器模块620和650的组根据控制信号CP1和CP2进行操作。包括存储器模块660和630的组根据控制信号CPn-1进行操作。包括存储器模块640的组根据控制信号CPn-1和CPn进行操作。
存储器模块610包括锁存器605和锁存器615。将锁存器605和锁存器615配置为根据控制信号CP1进行操作。
例如，锁存器605与锁存器615串联连接。在操作中，当锁存器605接收数据信号D时，锁存器605根据具有第一相位的控制信号CP1保持输入数据信号D。此外，锁存器605根据具有第二相位(与第一相位相反)的控制信号CP1输出输入数据信号D。
而且，根据锁存器605的操作，锁存器615根据具有第二相位的控制信号CP1接收并保持来自锁存器605的输入数据信号D。此外，锁存器615根据具有第一相位的控制信号CP1而输出输入数据信号D。
存储器模块620包括非竞争锁存器625和锁存器635。将锁存器635配置为根据控制信号CP2进行操作。将非竞争锁存器625配置为根据控制信号CP1和控制信号CP2进行操作。
在一些实施例中，非竞争锁存器625与图1中所示的非竞争锁存器160相同。因此，非竞争锁存器625的操作与图1中的非竞争锁存器160的操作类似。换句话说，当控制信号CP1和控制信号CP2都处于第二相位时，使能非竞争锁存器625，并且当控制信号CP1或控制信号CP2未处于第二相位时，禁用非竞争锁存器625。
将锁存器635配置为根据具有第二相位的控制信号CP2保持从非竞争锁存器625传输的数据信号D。此外，将锁存器635配置为根据具有第一相位的控制信号CP2输出数据信号D。
结果，由于非竞争锁存器625的操作，存储器模块610与620之间的数据信号D的传输密切配合。
存储器模块630包括锁存器645和锁存器655。将锁存器645和锁存器655配置为根据控制信号CPn-1进行操作。
例如，锁存器645和锁存器655串联连接。在操作中，当锁存器645接收数据信号D时，锁存器645根据具有第一相位的控制信号CPn-1保持输入数据信号D。此外，锁存器645根据具有第二相位的控制信号CPn-1输出输入数据信号D。
而且，根据锁存器645的操作，锁存器655根据具有第二相位的控制信号CPn-1而接收并保持来自锁存器645的输入数据信号D。此外，锁存器655根据具有第一相位的控制信号CPn-1而输出输入数据信号D。
存储器模块640包括非竞争锁存器665和锁存器675。将锁存器675配置为根据控制信号CPn进行操作。将非竞争锁存器665配置为根据控制信号CPn-1和控制信号CPn这两者进行操作。
在一些实施例中，非竞争锁存器665与图1中所示的非竞争锁存器160相同。因此，非竞争锁存器665的操作与图1中的非竞争锁存器160的操作类似。换句话说，当控制信号CPn-1和控制信号CPn都处于第二相位时，使能非竞争锁存器665。当控制信号CPn-1或控制信号CPn未处于第二相位时，禁用非竞争锁存器665。
将锁存器675配置为根据具有第二相位的控制信号CPn而保持接收的数据信号D，从非竞争锁存器665传输该数据信号D。此外，将锁存器675配置为根据具有第一相位的控制信号CPn而输出数据信号D。
结果，由于非竞争锁存器665的操作，存储器模块630与640之间的数据信号D的传输密切配合。
如上所述，存储器件600包括与多个控制信号相对应的多个存储器模块。通过使用与应用于存储器件100的方法相同的方法，两组存储器模块之间的数据信号D的传输和接收密切配合。因此，能够维持存储器件600的数据信号D的传输和接收的密切配合。
为了说明的目的，给出了图1和图6中所示的存储器模块和对应的控制信号的数量。存储器模块和对应的控制信号的各种数量在本发明的预期范围内。
为了说明的目的，给出了图2和图3中所示的非竞争锁存器的配置。非竞争锁存器的各种配置都在本发明所考虑的范围内。
在一些实施例中，公开了一种器件，包括第一存储器模块和第二存储器模块。将第一存储器模块配置为根据第一相位的第一控制信号而输出数据信号。第二存储器模块连接至第一存储器模块，第二存储器模块包括锁存器和非竞争锁存器。将锁存器配置为根据第二控制信号的第二相位而保持接收的数据信号。非竞争锁存器根据第一控制信号和第二控制信号都处于第二相位而将来自第一存储器模块的数据信号传输至锁存器。
还公开了一种器件，包括串联连接的多个存储器模块，该多个存储器模块具有与第一和第二控制信号分别相对应的第一组存储器模块和第二组存储器模块。第一组存储器模块和第二组存储器模块包括第一存储器模块和第二存储器模块。第一存储器模块位于第一组存储器模块中，并且将第一存储器模块配置为根据第一控制信号的第一相位而输出数据信号。第二存储器模块位于第二组存储器模块中，第二存储器模块连接至第一存储器模块，并且第二存储器模块包括锁存器和非竞争锁存器。将锁存器配置为根据第二控制信号的第二相位而保持接收的数据信号。非竞争锁存器根据第一控制信号和第二控制信号都处于第二相位而传输来自第一存储器模块的数据信号。
还公开了一种方法，包括以下列出的步骤。根据第一控制信号的第一相位，通过第一存储器模块输出数据信号。根据第一控制信号和第二控制信号都处于第二相位，通过连接至第一存储器模块的第二存储器模块中的非竞争锁存器将数据信号从第一存储器模块传输至第二存储器模块中的锁存器。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种存储器件，包括：
第一存储器模块，被配置为根据第一控制信号的第一相位输出数据信号；以及
第二存储器模块，连接至所述第一存储器模块，并且所述第二存储器模块包括：
锁存器，被配置为根据第二控制信号的第二相位保持接收的数据信号；和
非竞争锁存器，被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位，将所述数据信号从所述第一存储器模块传输至所述锁存器。
2.根据权利要求1所述的存储器件，其中，所述第一存储器模块包括：
第一锁存器，被配置为根据所述第一控制信号的第一相位接收并保持输入数据信号并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及
第二锁存器，被配置为根据所述第一控制信号的第二相位从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号并且根据所述第一控制信号的第一相位输出所述输入数据信号。
3.根据权利要求1所述的存储器件，还包括：
多路复用器，连接至所述第一存储器模块，将所述多路复用器配置为将所述数据信号或输入信号传输至所述第一存储器模块。
4.根据权利要求1所述的存储器件，其中，所述非竞争锁存器包括：
第一传输门，连接至所述第一存储器模块并且被配置为根据所述第一控制信号的第二相位而导通；
第二传输门，串联连接至所述第一传输门并且被配置为根据所述第二控制信号的第二相位而导通；
反相器，连接在所述第二传输门与所述锁存器之间；以及
保持器电路，连接在所述反相器的两个端部之间。
5.根据权利要求4所述的存储器件，其中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，所述第一传输门和所述第二传输门中的至少一个是禁用的，并且所述保持器电路保持与先前周期相对应的数据信号。
6.根据权利要求1所述的存储器件，其中，所述非竞争锁存器包括：
三态反相器，连接至所述第一存储器模块并且被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位而导通；
反相器，连接在所述三态反相器与所述锁存器之间；以及
保持器电路，连接在所述反相器的两个端部之间。
7.根据权利要求6所述的存储器件，其中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器，并且所述保持器电路保持与先前周期相对应的数据信号。
8.一种存储器件，包括：
多个存储器模块，串联连接并且具有与第一控制信号和第二控制信号分别相对应的第一组存储器模块和第二组存储器模块，所述多个存储器模块包括：
第一存储器模块，位于所述第一组存储器模块中并且被配置为根据所述第一控制信号的第一相位输出数据信号；以及
第二存储器模块，位于所述第二组存储器模块中，所述第二存储器模块连接至所述第一存储器模块，并且所述第二存储器模块包括：
锁存器，被配置为根据所述第二控制信号的第二相位保持接收的数据信号；和
非竞争锁存器，根据所述第一控制信号和所述第二控制信号这两者的第二相位，将所述数据信号从所述第一存储器模块传输至所述锁存器。
9.根据权利要求8所述的存储器件，其中，所述第一存储器模块包括：
第一锁存器，被配置为根据所述第一控制信号的第一相位接收并保持输入数据信号并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及
第二锁存器，被配置为根据所述第一控制信号的第二相位从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号并且根据所述第一控制信号的第一相位输出所述输入数据信号。
10.根据权利要求8所述的存储器件，还包括：多路复用器，连接至所述第一组存储器模块的输入端，以将所述数据信号或输入信号传输至所述第一组存储器模块。
11.根据权利要求8所述的存储器件，其中，所述非竞争锁存器包括：
第一传输门，连接至所述第一存储器模块并且被配置为根据所述第一控制信号的第二相位而导通；
第二传输门，串联连接至所述第一传输门并且被配置为根据所述第二控制信号的第二相位而导通；
反相器，连接在所述第二传输门与所述锁存器之间；以及
保持器电路，连接在所述反相器的两个端部之间。
12.根据权利要求11所述的存储器件，其中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，所述第一传输门和所述第二传输门中的至少一个被禁用，并且所述保持器电路保持与先前周期相对应的数据信号。
13.根据权利要求8所述的存储器件，其中，所述非竞争锁存器包括：
三态反相器，连接至所述第一存储器模块并且被配置为根据所述第一控制信号和所述第二控制信号这两者的第二相位而导通；
反相器，连接在所述三态反相器与所述锁存器之间；以及
保持器电路，连接在所述反相器的两个端部之间。
14.根据权利要求13所述的存储器件，其中，当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器，并且所述保持器电路保持与先前周期对应的数据信号。
15.一种操作存储器件的方法，包括：
根据第一控制信号的第一相位，通过第一存储器模块输出数据信号；
根据所述第一控制信号和第二控制信号这两者的第二相位，通过连接至所述第一存储器模块的第二存储器模块中的非竞争锁存器将所述数据信号从所述第一存储器模块传输至所述第二存储器模块中的锁存器；以及
根据所述第二控制信号的第二相位，通过所述锁存器保持所述数据信号。
16.根据权利要求15所述的操作存储器件的方法，其中，所述第一存储器模块包括第一锁存器和第二锁存器，并且所述方法还包括：
根据所述第一控制信号的第一相位通过所述第一锁存器接收并保持输入数据信号，并且根据所述第一控制信号的第二相位输出所述输入数据信号；以及
根据所述第一控制信号处的第二相位，通过所述第二锁存器从所述第一锁存器接收所述输入数据信号并保持所述输入数据信号，并且根据所述第一控制信号的第一相位输出所述输入数据信号。
17.根据权利要求15所述的操作存储器件的方法，其中，所述非竞争锁存器包括第一传输门、第二传输门、反相器和保持器电路，所述方法还包括：
根据所述第一控制信号的第二相位使所述第一传输门导通；
根据所述第二控制信号的第二相位使串联连接至所述第一传输门的第二传输门导通；
关断所述保持器电路；以及
将所述数据信号从所述第一存储器模块通过所述第一传输门、所述第二传输门和所述反相器传输至所述锁存器。
18.根据权利要求17所述的操作存储器件的方法，还包括：
当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述第一传输门和所述第二传输门中的至少一个；以及
通过所述保持器电路保持与先前周期相对应的数据信号。
19.根据权利要求15所述的操作存储器件的方法，其中，所述非竞争锁存器包括三态反相器、反相器和保持器电路，所述方法还包括：
根据所述第一控制信号和所述第二控制信号这两者的第二相位使所述三态反相器导通；
关断所述保持器电路；以及
将所述数据信号从所述第一存储器模块通过所述三态反相器和所述反相器传输至所述锁存器。
20.根据权利要求19所述的操作存储器件的方法，还包括：
当所述第一控制信号或所述第二控制信号未处于所述第二相位时，禁用所述三态反相器；以及
通过所述保持器电路保持与先前周期相对应的数据信号。
CN201510616617.0A 2015-04-16 2015-09-24 存储器件及操作方法 Active CN106055306B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/688,919 US9336841B1 (en) 2015-04-16 2015-04-16 Pipeline register with data alignment therein
US14/688,919 2015-04-16

Publications (2)

Publication Number Publication Date
CN106055306A CN106055306A (zh) 2016-10-26
CN106055306B true CN106055306B (zh) 2019-07-16

Family

ID=55860060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510616617.0A Active CN106055306B (zh) 2015-04-16 2015-09-24 存储器件及操作方法

Country Status (3)

Country Link
US (1) US9336841B1 (zh)
CN (1) CN106055306B (zh)
TW (1) TWI567754B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10262723B2 (en) * 2017-05-25 2019-04-16 Samsung Electronics Co., Ltd. System and method for improving scan hold-time violation and low voltage operation in sequential circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065765A (ko) * 1999-12-30 2001-07-11 박종섭 램버스 디램
CN1856814A (zh) * 2003-07-24 2006-11-01 佩利康有限公司 电致发光的显示器的控制
CN102055463A (zh) * 2010-12-08 2011-05-11 北京大学 限制竞争ram锁存器
CN102403042A (zh) * 2010-09-07 2012-04-04 英飞凌科技股份有限公司 基于锁存器的存储器设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534796A (en) * 1995-04-21 1996-07-09 Intergraph Corporation Self-clocking pipeline register
JPH10302471A (ja) * 1997-02-28 1998-11-13 Mitsubishi Electric Corp 半導体記憶装置
KR20050027118A (ko) * 2002-07-22 2005-03-17 가부시끼가이샤 르네사스 테크놀로지 반도체 집적회로 장치 데이터 처리 시스템 및 메모리시스템
US6879186B2 (en) * 2003-06-30 2005-04-12 Intel Corporation Pseudo-dynamic latch deracer
US7373572B2 (en) * 2005-01-26 2008-05-13 Intel Corporation System pulse latch and shadow pulse latch coupled to output joining circuit
US8094504B2 (en) * 2008-01-04 2012-01-10 Integrated Device Technology Inc. Buffered DRAM
WO2011004532A1 (ja) * 2009-07-08 2011-01-13 日本電気株式会社 パイプライン回路、半導体装置およびパイプライン制御方法
EP4154900B1 (en) * 2009-07-29 2024-08-28 Kai Pharmaceuticals, Inc. Therapeutic agents for reducing parathyroid hormone levels
KR101095736B1 (ko) * 2010-06-24 2011-12-21 주식회사 하이닉스반도체 비휘발성 메모리 장치
US8791729B2 (en) * 2012-06-11 2014-07-29 Cisco Technology, Inc. Multi-phase frequency divider having one or more delay latches

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065765A (ko) * 1999-12-30 2001-07-11 박종섭 램버스 디램
CN1856814A (zh) * 2003-07-24 2006-11-01 佩利康有限公司 电致发光的显示器的控制
CN102403042A (zh) * 2010-09-07 2012-04-04 英飞凌科技股份有限公司 基于锁存器的存储器设备
CN102055463A (zh) * 2010-12-08 2011-05-11 北京大学 限制竞争ram锁存器

Also Published As

Publication number Publication date
TW201638943A (zh) 2016-11-01
TWI567754B (zh) 2017-01-21
US9336841B1 (en) 2016-05-10
CN106055306A (zh) 2016-10-26

Similar Documents

Publication Publication Date Title
CA3076923C (en) Rql phase-mode flip-flop
US8717078B2 (en) Sequential latching device with elements to increase hold times on the diagnostic data path
CN115542139A (zh) 用于fpga的测试和配置的系统和方法
CN114113989B (zh) 一种dft测试装置、测试系统以及测试方法
EP2849079A1 (en) Universal SPI (Serial Peripheral Interface)
TW201825921A (zh) 掃描鏈路
US20190313938A1 (en) Circuit for meeting setup and hold times of a control signal with respect to a clock
CN105247377A (zh) 用于触发器盘区域和功率优化的电路和布局技术
CN106055306B (zh) 存储器件及操作方法
US7512024B2 (en) High-speed memory device easily testable by low-speed automatic test equipment and input/output pin control method thereof
US20140298126A1 (en) Latch circuit, scan test circuit and latch circuit control method
CN208953667U (zh) 芯片与芯片测试系统
CN101751115B (zh) 一种解决dsp与低速输出设备数据传输匹配的方法
US20050062501A1 (en) Data transfer apparatus for serial data transfer in system LSI
CN106155972B (zh) 控制系统及其控制方法
US6304506B1 (en) Energy-saving device for memory circuit
US9934170B2 (en) Circuit for controlling access to memory using arbiter
US10481203B2 (en) Granular dynamic test systems and methods
CN109884516B (zh) 异步复位触发器验证电路以及集成电路验证装置
Romoth et al. Optimizing inter-FPGA communication by automatic channel adaptation
US20070300096A1 (en) Late Data Launch for a Double Data Rate Elastic Interface
CN102354525B (zh) 应用于一存储器电路内多个存储区块的栓锁系统
JP3542027B2 (ja) バーンインストレス回路を備えた半導体装置および半導体装置へのバーンインストレス印加方法
KR100665918B1 (ko) 번인 테스트 시스템을 위한 선로 인터페이스 장치
JP2006221348A (ja) シリアルデータ転送装置およびシリアル転送システム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant