TW201638943A - 記憶體裝置及其運作方法 - Google Patents

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Abstract

一種裝置，包含：第一記憶體模組以及第二記憶體模組。第一記憶體模組配置以根據第一控制訊號的第一相位輸出資料訊號。第二記憶體模組連接於第一記憶體模組並包含：栓鎖器以及去競逐栓鎖器。栓鎖器配置以根據第二控制訊號的第二相位保持所接收資料訊號。去競逐栓鎖器配置以根據第一控訊號以及第二控制訊號的第二相位，自第記憶體模組傳送資料訊號至栓鎖器。

Description

記憶體裝置及其運作方法
本發明是有關於一種記憶體技術，且特別是有關於一種記憶體裝置及其運作方法。
管路暫存器(pipeline register)或先進先出(first-in-first-out；FIFO)記憶體裝置是具有多個串聯的栓鎖器的資料儲存裝置。先進先出記憶體裝置可允許資料訊息以一個資料寫入速度寫入至資料儲存位置中。資料可進一步循序在記憶體裝置中傳送，並以一個資料讀取速度由資料儲存位置讀出。
本發明之一態樣在於提供一種裝置，包含：第一記憶體模組以及第二記憶體模組。第一記憶體模組配置以根據第一控制訊號的第一相位輸出資料訊號。第二記憶體模組連接於第一記憶體模組並包含：栓鎖器(latch)以及去競逐(derace)栓鎖器。栓鎖器配置以根據第二控制訊號的第二相位保持(hold)所接收資料訊號。去競逐栓鎖器 配置以根據第一控訊號以及第二控制訊號的第二相位，自第記憶體模組傳送資料訊號至栓鎖器。
本發明之另一態樣在於提供一種裝置，包含：複數個相串聯的記憶體模組。記憶體模組包含對應第一控制訊號的第一群組的記憶體模組以及對應第二控制訊號的第二群組的記憶體模組。記憶體模組包含第一記憶體模組以及第二記憶體模組。第一記憶體模組位於第一群組中，配置以根據第一控制訊號的第一相位輸出資料訊號。第二記憶體模組位於第二群組中，連接於第一記憶體模組並包含：栓鎖器以及去競逐栓鎖器。栓鎖器配置以根據第二控制訊號的第二相位保持所接收資料訊號。去競逐栓鎖器配置以根據第一控訊號以及第二控制訊號的第二相位，自第一記憶體模組傳送資料訊號至栓鎖器。
本發明之又一態樣在於提供一種方法，包含：由第一記憶體模組根據第一控制訊號的第一相位輸出資料訊號；由第二記憶體模組中，連接於第一記憶體模組的去競逐栓鎖器根據第一控訊號以及第二控制訊號的第二相位，自第一記憶體模組傳送資料訊號至第二記憶體模組之栓鎖器；以及由栓鎖器根據第二控制訊號的第二相位保持資料訊號。
應用本發明之優點在於藉由記憶體模組中的去競逐栓鎖器的設計，使記憶體模組間資料訊號的傳送與接收同步，而輕易地達到上述之目的。
100‧‧‧記憶體裝置
110、120‧‧‧記憶體模組
130‧‧‧多工器
140、150、170‧‧‧栓鎖器
160‧‧‧去競逐栓鎖器
200、210‧‧‧傳輸閘
220‧‧‧反相器
230‧‧‧保持電路
300‧‧‧三態反相器
430、440、450‧‧‧白色區塊
410、420‧‧‧黑色區塊
505、510、515‧‧‧步驟
600‧‧‧記憶體裝置
610-660‧‧‧記憶體模組
605、615、635、645、655、625、665‧‧‧去競逐栓鎖器
675‧‧‧栓鎖器
第1圖為本揭示內容的不同實施例中，一個記憶體裝置的方塊圖；第2圖為本揭示內容的不同實施例中，第1圖中的去競逐栓鎖器的電路圖；第3圖為本揭示內容的不同實施例中，第1圖中的去競逐栓鎖器的另一電路圖；第4A圖為本揭示內容的不同實施例中，第1圖中的控制訊號的波形與去競逐栓鎖器的運作情形的示意圖；第4B圖為本揭示內容的不同實施例中，第1圖中的控制訊號的波形與去競逐栓鎖器的運作情形的另一示意圖；第5圖為本揭示內容的不同實施例中，第1圖中的記憶體裝置的運作方法的流程圖；以及第6圖為本揭示內容的不同實施例中，一個記憶體裝置的方塊圖。
以下揭示內容提供不同的實施例或範例，以實現本發明之不同特徵。以下將以各元件及其組合的特別範例簡單地描述本發明。當然，這些範例並非用以限制本發明。舉例來說，如描述第一元件形成於第二元件上，則可包含第一及第二元件直接接觸的實施例，或包含在第一及第二元件間形成額外的元件而使第一及第二元件並不直接接觸的實 施例。此外，本揭示內容可能會在不同的範例中覆述元件標號及/或字母。此些覆述內容是為了簡化及清楚解釋本發明的特徵，而非表示此些實施例及/或結構間有關係。
本說明書中使用的術語在本公開的上下文中以及在使用每個術語的特定上下文中通常具有它們在本領域中的普通含義。包括文中描述的任何術語的示例的說明書中各處的示例的使用僅是示例性的，而不是限制本公開或任何示例性術語的範圍和含義。類似地，本公開不局限於此說明書中給出的各實施例。
將理解的是，雖然用語「第一」、「第二」等可在本文用來描述各種元件，但是這些元件不應當由這些用語限制。這些用語僅用來使一個元件與另一個區別開。例如，第一元件可稱為第二元件，並且類似地，第二元件可稱為第一元件，而不脫離示例實施例的範圍。如本文使用，用語「和/或」包括一個或多個相關聯的所列物件的任何和所有組合。
如本文中所使用，應將術語「包括」、「包含」、「具有」、「含有」、「涉及」等理解為開放式的，即，意味著包含但不限於。
在本說明書通篇中對「一個實施例」、「一實施例」或「一實例」的提及意指結合所述實施例所描述的特定特徵、結構或特性包含於本發明的至少一個實施例中。因此，在本說明書通篇中各個地方的用語「在一個實施例中」或「在一實施例中」的出現未必全部指代同一實施例。此外， 所述特定特徵、結構或特性可以任何適合方式組合於一個或一個以上實施例中。
第1圖為本揭示內容的不同實施例中，一個記憶體裝置100的方塊圖。
在部分實施例中，記憶體裝置100為管路暫存器，配置以序列式地傳送資料訊號D或是掃描訊號SI。在部分實施例中，掃描訊號SI是為了對記憶體裝置100進行測試而傳送。如圖所示，記憶體裝置100包含記憶體模組110及記憶體模組120。記憶體模組120連接於記憶體模組110。
在部分實施例中，記憶體裝置100包含多工器130，連接於記憶體模組110，以傳送資料訊號D或是掃描訊號SI。如圖所示，多工器130選擇資料訊號D以傳送至記憶體模組110，並再接著傳送至記憶體模組120。在部分實施例中，當掃描訊號SI被多工器130選擇時，是以與資料訊號D類似的方式傳送，以由多工器130透過記憶體模組110傳送至記憶體模組120。
在部分實施例中，記憶體模組110為正反器(flip-flop)模組或是栓鎖器模組。記憶體模組110包含栓鎖器140以及栓鎖器150。栓鎖器140以及栓鎖器150配置以根據控制訊號CP1運作。
如圖所示，栓鎖器140及栓鎖器150為串聯。在運作時，當栓鎖器140接收到輸入訊號，例如資料訊號D時，栓鎖器140配置以根據具有第一相位的控制訊號CP1保持 輸入的資料訊號D。進一步地，栓鎖器140配置以根據具有第二相位的控制訊號CP1輸出資料訊號D。
在部分實施例中，控制訊號CP1的第一相位為高態相位，且控制訊號CP1的第二相位為低態相位。
進一步地，隨著栓鎖器140的運作，栓鎖器150配置以根據具有第二相位的控制訊號CP1自栓鎖器140接收輸入的資料訊號D，並保持輸入的資料訊號D。進一步地，栓鎖器150配置以根據具有第一相位的控制訊號CP1輸出資料訊號D。
在部分實施例中，記憶體模組120為正反器模組或是栓鎖器模組。記憶體模組120包含去競逐栓鎖器160以及栓鎖器170。栓鎖器170配置以根據控制訊號CP2運作。去競逐栓鎖器160配置以根據控制訊號CP1及控制訊號CP2運作。
如圖所示，去競逐栓鎖器160串聯於栓鎖器150以及栓鎖器170間。
去競逐栓鎖器160在控制訊號CP1及控制訊號CP2均為第二相位時，傳送資料訊號到栓鎖器170。
栓鎖器170配置以根據具有第二相位的控制訊號CP2自去競逐栓鎖器160接收輸入的資料訊號D，並保持輸入的資料訊號D。進一步地，栓鎖器170配置以根據具有第一相位的控制訊號CP2輸出資料訊號D。
第2圖為本揭示內容的不同實施例中，第1圖中的去競逐栓鎖器160的電路圖。
如第2圖所示，去競逐栓鎖器160包括傳輸閘200、傳輸閘210、反相器220以及保持電路230。
如圖所示，傳輸閘200連接於第1圖所繪示的栓鎖器150。傳輸閘210與傳輸閘200串聯。反相器220連接於傳輸閘210以及第1圖所繪示的栓鎖器170間。保持電路230連接於反相器220的兩端間。
傳輸閘200配置以根據控制訊號CP1的第二相位導通。傳輸閘210配置以根據控制訊號CP2的第二相位導通。因此，資料訊號D透過傳輸閘200以及傳輸閘210傳送至反相器220。反相器220接著接收資料訊號D，並產生資料訊號D的反轉態。
第2圖所繪示的傳輸閘200以及傳輸閘210僅是為了敘述的目的而示出。不同的傳輸閘200以及傳輸閘210的電路均為本揭示內容的範圍。
於部分實施例中，可在第1圖中的去競逐栓鎖器160及栓鎖器170間加入額外的反相器(未繪示)。因此，額外的反相器將自去競逐栓鎖器160接收到反轉的資料訊號D，並輸出未反轉的資料訊號D到栓鎖器170。
如第2圖所示，在部分實施例中，傳輸閘200是由控制訊號CP1以及反轉的控制訊號CP1(在此表示為/CP1)所控制。傳輸閘210是由控制訊號CP2以及反轉的控制訊號CP2(在此表示為/CP2)所控制。為了使資料訊號D通過，傳輸閘200由控制訊號CP1及/CP1致能，傳輸閘210由控制訊號CP2及/CP2致能。
如圖所示，控制訊號CP1及控制訊號CP2的第二相位為低態相位。傳輸閘200及傳輸閘210根據控制訊號CP1及控制訊號CP2被致能以傳送資料訊號D。反相器220接著輸出對應的資料訊號D。保持電路230根據反相器220的輸出關閉。因此，去競逐栓鎖器160在控制訊號CP1及控制訊號CP2均為低態相位時，輸出對應的資料訊號D。
相反地，當控制訊號CP1或控制訊號CP2不為低態相位時，傳輸閘200及傳輸閘210至少其中之一被抑能。因此，保持電路230保持對應去競逐栓鎖器160在前一時序運作時的資料訊號D。
換句話說，當控制訊號CP1或控制訊號CP2不為低態相位時，去競逐栓鎖器160不將新的資料訊號D由第1圖所示的栓鎖器150傳送到栓鎖器170。
在部分實施例中，如第2圖所示，保持電路230包含六個電晶體T1-T6。電晶體T2及T3在並聯後，進一步與電晶體T1串聯。電晶體T4及T5在並聯後，進一步與電晶體T2及T3串聯，並再與電晶體T6串聯。如圖所示，電晶體T1及T6由反相器220的輸出所控制。電晶體T3及T5分別由控制訊號CP1及/CP1控制。電晶體T2及T4分別由控制訊號CP2及/CP2控制。在進一步的實施例中，電晶體T1-T3是P型電晶體，電晶體T4-T6是N型電晶體。
如圖所示，在傳輸閘200由具有高態相位的控制訊號CP1抑能，且傳輸閘210由具有低態相位的控制訊號CP2致能的情形下，輸入至保持電路230以及反相器220的 資料訊號D為低態訊號。在此情形下，反相器220根據資料訊號D輸出高態訊號。
藉由反相器220的輸出，電晶體T1關閉，且電晶體T6打開。更進一步地，電晶體T3及T5分別由控制訊號CP1及/CP1關閉，且電晶體T2及T4分別由控制訊號CP2及/CP2打開。因此，反相器220的輸入由電晶體T2及電晶體T4持續拉低。因此，反相器220輸入端的資料訊號D維持在低態，亦即保持電路230保持住資料訊號D。
第2圖所繪示的保持電路230的詳細電路僅是為了敘述的目的而示出。不同的保持電路230的電路均為本揭示內容的範圍。
第3圖為本揭示內容的不同實施例中，第1圖中的去競逐栓鎖器160的另一電路圖。
與第2圖相較，第3圖的去競逐栓鎖器160包括三態反相器300取代第2圖的傳輸閘200與傳輸閘210。
如圖所示，三態反相器300連接至第1圖的栓鎖器150。反相器220連接於第1圖所示的三態反相器300以及栓鎖器170。
三態反相器300配置以根據控制訊號CP1及控制訊號CP2的低態相位導通。因此，資料訊號D的反轉將透過三態反相器300傳送至反相器220。反相器220自三態反相器300接收資料訊號D的反轉，並進一步輸出對應的資料訊號D。因此，去競逐栓鎖器160在當控制訊號CP1及控制訊號CP2均為低態相位時傳送資料訊號D。
第3圖中的反相器220以及保持電路230的電路和運作與第2圖所繪示的相似，因此不在此贅述。
在部分實施例中，三態反相器300包含六個電晶體P1-P3及M1-M3。電晶體P1-P3相串聯，電晶體M1-M3相串聯。電晶體P1與M3由資料訊號D所控制。電晶體P2及M2分別由控制訊號CP1及/CP1所控制。電晶體P3及M1分別由控制訊號CP2及/CP2所控制。在進一步的實施例中，電晶體P1-P3是P型電晶體，電晶體M1-M3是N型電晶體。
如圖所示，控制訊號CP1及控制訊號CP2均在低態相位，且資料訊號D為高態訊號。因此，電晶體P1是由資料訊號D關閉，且電晶體M3由資料訊號D打開。電晶體P2及M2分別由控制訊號CP1及/CP1打開。電晶體P3及M1分別由控制訊號CP2及/CP2打開。因此，三態反相器300由於電晶體P1的關閉以及電晶體M1-M3的打開而輸出資料訊號D的反轉，亦即低態訊號。
相反地，當控制訊號CP1或控制訊號CP2不為低態相位時三態反相器300被抑能。如圖所示，當控制訊號CP1或控制訊號CP2至少其中之一不為低態相位時，電晶體P1-P3至少其中之一以及電晶體M1-M3至少其中之一被關閉，而使新的資料訊號D無法透過三態反相器300傳送。因此，保持電路230保持對應去競逐栓鎖器160在前一時序運作時的資料訊號D。
換句話說，當控制訊號CP1或控制訊號CP2不為第二相位時，去競逐栓鎖器160不將新的資料訊號D由第1圖所示的栓鎖器150傳送到栓鎖器170。
第2圖所繪示的傳輸閘200及210以及第3圖所繪示的三態反相器300僅是為了敘述的目的而示出。多種可取代傳輸閘200及210以及三態反相器300以傳送資料訊號D的電路均為本揭示內容的範圍。
第4A圖為本揭示內容的不同實施例中，第1圖中的控制訊號CP1及CP2的波形與去競逐栓鎖器160的運作情形的示意圖。以下將參照第4A圖詳細說明第1圖中的去競逐栓鎖器160的運作。
在第4A圖中，控制訊號CP1的波形領先於控制訊號CP2的波形。如圖所示，時間t1對應於控制訊號CP1的正緣(rising edge)，而時間t2對應於控制訊號CP2的正緣。需注意的是，時間t1早於時間t2，因此控制訊號CP1的波形領先於控制訊號CP2的波形。
如圖所示，去競逐栓鎖器160在控制訊號CP1及CP2均在低態相位時致能。在去競逐栓鎖器160致能的時間區段是繪示為白色區塊430、440及450。因此，致能的去競逐栓鎖器160自記憶體模組110傳送資料訊號D至栓鎖器170。
另一方面，去競逐栓鎖器160在控制訊號CP1或控制訊號CP2不在低態相位，例如在高態相位時抑能。在去競逐栓鎖器160抑能的時間區段是繪示為黑色區塊410及420。因 此，抑能的去競逐栓鎖器160停止自記憶體模組110傳送資料訊號D至栓鎖器170。
參照第1圖，在其他技術中，記憶體模組120包含類似栓鎖器140的栓鎖器，而非去競逐栓鎖器160，且這樣的栓鎖器是配置以根據控制訊號CP2運作。在這樣的情形下，栓鎖器150在這樣的栓鎖器導通前，就已經輸出資料訊號D。所以，當栓鎖器150輸出資料訊號D時，栓鎖器170無法透過這樣的栓鎖器接收到資訊訊號D。因此，資料訊號D的傳輸並無法與栓鎖器170的接收同步。
與上述的方法相較，藉由使用本揭示內容所述的去競逐栓鎖器160，栓鎖器170可在分別對應於記憶體模組110及120的控制訊號CP1及CP2在相同相位時，從記憶體模組110透過去競逐栓鎖器160接收資料訊號D。因此，記憶體模組110對資料訊號D的傳送可與記憶體模組120對資料訊號D的接收同步。所以，記憶體模組120與其他上述的技術相較，不會漏失資料訊號D。
第4B圖為本揭示內容的不同實施例中，第1圖中的控制訊號CP1及CP2的波形與去競逐栓鎖器160的運作情形的另一示意圖。以下將參照第4B圖詳細說明第1圖中的去競逐栓鎖器160的運作。
與第4A圖相較，在第4B圖中，控制訊號CP1的波形落後於控制訊號CP2的波形。如圖所示，時間t1對應於控制訊號CP2的正緣，而時間t2對應於控制訊號CP1的正緣。需注 意的是，時間t1早於時間t2，因此控制訊號CP1的波形落後於控制訊號CP2的波形。
如圖所示，去競逐栓鎖器160在控制訊號CP1及CP2均在低態相位時致能。在去競逐栓鎖器160致能的時間區段是繪示為白色區塊430、440及450。因此，致能的去競逐栓鎖器160自記憶體模組110傳送資料訊號D至栓鎖器170。
另一方面，去競逐栓鎖器160在控制訊號CP1或控制訊號CP2不在低態相位，例如在高態相位時抑能。在去競逐栓鎖器160抑能的時間區段是繪示為黑色區塊410及420。因此，抑能的去競逐栓鎖器160停止自記憶體模組110傳送資料訊號D至栓鎖器170。
參照第1圖，在其他技術中，記憶體模組120包含類似栓鎖器140的栓鎖器，而非去競逐栓鎖器160，且這樣的栓鎖器是配置以根據控制訊號CP2運作。在這樣的情形下，栓鎖器150在這樣的栓鎖器導通後，才輸出資料訊號D。所以，栓鎖器170將在栓鎖器150輸出資料訊號D時，透過這樣的栓鎖器接收到錯誤的資訊訊號D。因此，資料訊號D的傳輸並無法與栓鎖器170的接收同步。
與上述的方法相較，藉由使用本揭示內容所述的去競逐栓鎖器160，栓鎖器170可在分別對應於記憶體模組110及120的控制訊號CP1及CP2在相同相位時，從記憶體模組110透過去競逐栓鎖器160接收資料訊號D。因此，記憶體模組110對資料訊號D的傳送可與記憶體模組120對資料訊號D的接收同步。
在其他技術中，不僅記憶體模組120包含類似栓鎖器140的栓鎖器而非去競逐栓鎖器160，更包含插入於記憶體模組110及記憶體模組120間的保持緩衝器(hold buffer)，以達到資料同步的機制。與上述的方法相比，藉由使用本揭示內容所述的去競逐栓鎖器160，由於不需要額外的保持緩衝器，記憶體模組120可具有較小的面積，消耗較少的電力，並使用較少的繞線資源。
第5圖為本揭示內容的不同實施例中，第1圖中的記憶體裝置100的運作方法的流程圖。
同時參照第5圖的方法500及第1圖的記憶體裝置100，在步驟505中，由記憶體模組110根據控制訊號CP1的第一相位輸出資料訊號D。如圖所示，資料訊號D在控制訊號CP1位於如第4A圖或第4B圖所繪示的高態相位時，透過栓鎖器140以及栓鎖器150輸出至去競逐栓鎖器160。
在步驟510中，由去競逐栓鎖器160根據控制訊號CP1及控制訊號CP2的第二相位傳送資料訊號D至栓鎖器170。如圖所示，資料訊號D在控制訊號CP1及控制訊號CP2位於如第4A圖或第4B圖所繪示的低態相位時，透過去競逐栓鎖器160輸出至去栓鎖器170。
在步驟515中，由栓鎖器170根據控制訊號C P2的第二相位保持資料訊號D。更進一步地，如圖所示，在控制訊號CP2由低態相位轉換至高態相位時，栓鎖器170接著輸出資料訊號D至另一記憶體裝置或是功能電路。
第6圖為本揭示內容的不同實施例中，一個記憶體裝置600的方塊圖。相較於第1圖，第6圖的記憶體裝置600包含多於兩個的記憶體模組，且這些記憶體模組包含兩個類似於第1圖的記憶體模組110及記憶體模組120的記憶體模組。
在部分實施例中，記憶體裝置600為先進先出記憶體裝置，以序列式地傳送資料訊號D或是掃描訊號SI，並產生輸出資料Q1-Qm。記憶體裝置600包含記憶體模組610-660。第6圖中所繪示的記憶體模組的數目僅是為了敘述的目的而示出。不同的記憶體模組的數目均為本揭示內容的範圍。為求簡單，在第6圖中是繪示兩個記憶體模組650及660於記憶體模組630及640間。
如圖所示，記憶體模組610及記憶體模組620相連接。記憶體模組630及記憶體模組640相連接。在部分實施例中，記憶體模組650及660連接於記憶體模組620及630間。如圖所示，各個記憶體模組610-660產生產生輸出資料Q1-Qm其中之一。
在部分實施例中，記憶體模組610-660分成數個群組。各群組的記憶體模組根據控制訊號CP1、CP2、...、CPn-1及CPn中的至少其中一個對應的控制訊號運作。
如第6圖所示，一個包含記憶體模組610的群組根據控制訊號CP1運作。一個包含記憶體模組620及650的群組根據控制訊號CP1及CP2運作。一個包含記憶體模組660及630的群組根據控制訊號CPn-1運作。一個包含記憶體模組640的群組根據控制訊號CPn-1及CPn運作。
記憶體模組610包含栓鎖器605及栓鎖器615。栓鎖器605及栓鎖器615配置以根據控制訊號CP1運作。
如圖所示，栓鎖器605及栓鎖器615相串聯。運作時，當栓鎖器605接收到資料訊號D，栓鎖器605根據具有第一相位的控制訊號CP1保持輸入的資料訊號D。進一步地，栓鎖器605根據具有與第一相位相反的第二相位的控制訊號CP1輸出資料訊號D。
更進一步地，隨著栓鎖器605的運作，栓鎖器615根據具有第二相位的控制訊號CP1自栓鎖器605接收並保持資料訊號D。進一步地，栓鎖器615根據具有第一相位的控制訊號CP1輸出資料訊號D。
記憶體模組620包含去競逐栓鎖器625以及栓鎖器635。栓鎖器635配置以根據控制訊號CP2運作。去競逐栓鎖器625配置以根據控制訊號CP1及控制訊號CP2運作。
在部分實施例中，去競逐栓鎖器625與第1圖所繪示的去競逐栓鎖器160相同。因此，去競逐栓鎖器625的運作與第1圖所繪示的去競逐栓鎖器160相似。換句話說，當控制訊號CP1及控制訊號CP2均位於第二相位時，去競逐栓鎖器625被致能，且當控制訊號CP1或控制訊號CP2不位於第二相位時，去競逐栓鎖器625被抑能。
栓鎖器635配置以根據具有第二相位的控制訊號CP2保持自栓鎖器605所接收的資料訊號D。進一步地，栓鎖器635根據具有第一相位的控制訊號CP2輸出資料訊號D。
因此，記憶體模組610以及620間的資料訊號D的傳輸由於去競逐栓鎖器625的運作而同步。
記憶體模組630包含栓鎖器645及栓鎖器655。栓鎖器645及栓鎖器655配置以根據控制訊號CPn-1運作。
如圖所示，栓鎖器645及栓鎖器655相串聯。運作時，當栓鎖器645接收到資料訊號D，栓鎖器645根據具有第一相位的控制訊號CPn-1保持輸入的資料訊號D。進一步地，栓鎖器645根據具有與第一相位相反的第二相位的控制訊號CPn-1輸出資料訊號D。
更進一步地，隨著栓鎖器645的運作，栓鎖器655根據具有第二相位的控制訊號CPn-1自栓鎖器645接收並保持資料訊號D。進一步地，栓鎖器655根據具有第一相位的控制訊號CPn-1輸出資料訊號D。
記憶體模組640包含去競逐栓鎖器665以及栓鎖器675。栓鎖器665配置以根據控制訊號CPn運作。去競逐栓鎖器665配置以根據控制訊號CPn-1及控制訊號CPn運作。
在部分實施例中，去競逐栓鎖器665與第1圖所繪示的去競逐栓鎖器160相同。因此，去競逐栓鎖器665的運作與第1圖所繪示的去競逐栓鎖器160相似。換句話說，當控制訊號CPn-1及控制訊號CPn均位於第二相位時，去競逐栓鎖器665被致能，且當控制訊號CPn-1或控制訊號CPn不位於第二相位時，去競逐栓鎖器665被抑能。
栓鎖器675配置以根據具有第二相位的控制訊號CPn保持自栓鎖器665所接收的資料訊號D。進一步地，栓鎖器675根據具有第一相位的控制訊號CPn輸出資料訊號D。
因此，記憶體模組630以及640間的資料訊號D的傳輸由於去競逐栓鎖器665的運作而同步。
如上所述，記憶體裝置600包含對應至多個控制訊號的複數個記憶體模組。在兩個群組間，資料訊號D的傳送與接收可由應用於記憶體裝置100的相同方法而同步。因此，資料訊號D在記憶體裝置600中的傳送與接收可維持同步。
第1圖及第6圖所繪示的記憶體模組和對應的控制訊號的數目僅是為了敘述的目的而示出。多種記憶體模組和對應的控制訊號的數目均為本揭示內容的範圍。
第2圖及第3圖所繪示的去競逐栓鎖器的結構僅是為了敘述的目的而示出。多種去競逐栓鎖器的結構均為本揭示內容的範圍。
本發明之一態樣在於提供一種裝置，包含：第一記憶體模組以及第二記憶體模組。第一記憶體模組配置以根據第一控制訊號的第一相位輸出資料訊號。第二記憶體模組連接於第一記憶體模組並包含：栓鎖器(latch)以及去競逐(derace)栓鎖器。栓鎖器配置以根據第二控制訊號的第二相位保持(hold)所接收資料訊號。去競逐栓鎖器 配置以根據第一控訊號以及第二控制訊號的第二相位，自第記憶體模組傳送資料訊號至栓鎖器。
本發明之另一態樣在於提供一種裝置，包含：複數個相串聯的記憶體模組。記憶體模組包含對應第一控制訊號的第一群組的記憶體模組以及對應第二控制訊號的第二群組的記憶體模組。記憶體模組包含第一記憶體模組以及第二記憶體模組。第一記憶體模組位於第一群組中，配置以根據第一控制訊號的第一相位輸出資料訊號。第二記憶體模組位於第二群組中，連接於第一記憶體模組並包含：栓鎖器以及去競逐栓鎖器。栓鎖器配置以根據第二控制訊號的第二相位保持所接收資料訊號。去競逐栓鎖器配置以根據第一控訊號以及第二控制訊號的第二相位，自第一記憶體模組傳送資料訊號至栓鎖器。
本發明之又一態樣在於提供一種方法，包含：由第一記憶體模組根據第一控制訊號的第一相位輸出資料訊號；由第二記憶體模組中，連接於第一記憶體模組的去競逐栓鎖器根據第一控訊號以及第二控制訊號的第二相位，自第一記憶體模組傳送資料訊號至第二記憶體模組之栓鎖器；以及由栓鎖器根據第二控制訊號的第二相位保持資料訊號。
100‧‧‧記憶體裝置
110、120‧‧‧記憶體模組
130‧‧‧多工器
140、150、170‧‧‧栓鎖器
160‧‧‧去競逐栓鎖器

Claims (10)

  1. 一種記憶體裝置，包含：一第一記憶體模組，配置以根據一第一控制訊號的一第一相位輸出一資料訊號；一第二記憶體模組，連接於該第一記憶體模組並包含：一栓鎖器(latch)，配置以根據一第二控制訊號的一第二相位保持(hold)一所接收資料訊號；以及一去競逐(derace)栓鎖器，配置以根據該第一控訊號以及該第二控制訊號的該第二相位，自該第一記憶體模組傳送該資料訊號至該栓鎖器。
  2. 如請求項1所述之記憶體裝置，其中該第一記憶體模組包含：一第一栓鎖器，配置以根據該第一控制訊號的該第一相位接收並保持一輸入資料訊號，並根據該第一控制訊號的該第二相位輸出該輸入資料訊號；以及一第二栓鎖器，配置以根據該第一控制訊號的該第二相位自該第一栓鎖器接收並保持該輸入資料訊號，以及根據該第一控制訊號的該第一相位輸出該輸入資料訊號；且該記憶體裝置更包含一多工器，連接於該第一記憶體模組，該多工器配置以傳送該資料訊號或一輸入訊號至該第一記憶體模組。
  3. 如請求項1所述之記憶體裝置，其中該去競逐栓鎖器包含：一第一傳輸閘，連接於該第一記憶體模組，並配置以根據該第一控制訊號的該第二相位導通；一第二傳輸閘，與該第一傳輸閘串聯，並配置以根據該第二控制訊號的該第二相位導通；一反相器，連接於該第二傳輸閘以及該栓鎖器間；以及一保持電路，連接於該反相器的兩端間，其中當該第一控制訊號或該第二控制訊號不為該第二相位時，該第一傳輸閘及該第二傳輸閘至少其中之一被抑能，且該保持電路根據前一時序保持該資料訊號。
  4. 如請求項1所述之記憶體裝置，其中該去競逐栓鎖器包含：一三態(tri-state)反相器，連接於該第一記憶體模組，並配置以根據該第一控制訊號及第二控制訊號的該第二相位導通；一反相器，連接於該三態反相器以及該栓鎖器間；以及一保持電路，連接於該反相器的兩端間，其中當該第一控制訊號或該第二控制訊號不為該第二相位時，該三態 反相器被抑能，且該保持電路根據前一時序保持該資料訊號。
  5. 一種記憶體裝置，包含：複數個相串聯的記憶體模組，包含對應一第一控制訊號的一第一群組的該等記憶體模組以及對應一第二控制訊號的一第二群組的該等記憶體模組，該等記憶體模組包含：位於該第一群組中的一第一記憶體模組，配置以根據該第一控制訊號的一第一相位輸出一資料訊號；位於該第二群組中的一第二記憶體模組，連接於該第一記憶體模組並包含：一栓鎖器，配置以根據該第二控制訊號的一第二相位保持一所接收資料訊號；以及一去競逐栓鎖器，配置以根據該第一控訊號以及該第二控制訊號的該第二相位，自該第一記憶體模組傳送該資料訊號至該栓鎖器。
  6. 如請求項5所述之記憶體裝置，其中該去競逐栓鎖器包含：一第一傳輸閘，連接於該第一記憶體模組，並配置以根據該第一控制訊號的該第二相位導通；一第二傳輸閘，與該第一傳輸閘串聯，並配置以根據該第二控制訊號的該第二相位導通； 一反相器，連接於該第二傳輸閘以及該栓鎖器間；以及一保持電路，連接於該反相器的兩端間，其中當該第一控制訊號或該第二控制訊號不為該第二相位時，該第一傳輸閘及該第二傳輸閘至少其中之一被抑能，且該保持電路根據前一時序保持該資料訊號。
  7. 如請求項5所述之記憶體裝置，其中該去競逐栓鎖器包含：一三態反相器，連接於該第一記憶體模組，並配置以根據該第一控制訊號及第二控制訊號的該第二相位導通；一反相器，連接於該三態反相器以及該栓鎖器間；以及一保持電路，連接於該反相器的兩端間，其中當該第一控制訊號或該第二控制訊號不為該第二相位時，該三態反相器被抑能，且該保持電路根據前一時序保持該資料訊號。
  8. 一種記憶體裝置運作方法，包含：由一第一記憶體模組根據一第一控制訊號的一第一相位輸出一資料訊號；由一第二記憶體模組中，連接於該第一記憶體模組的一去競逐栓鎖器根據該第一控訊號以及一第二控制訊號 的一第二相位，自該第一記憶體模組傳送該資料訊號至該第二記憶體模組之一栓鎖器；以及由該栓鎖器根據該第二控制訊號的該第二相位保持該資料訊號。
  9. 如請求項8所述之記憶體裝置運作方法，其中該去競逐栓鎖器包含一第一傳輸閘、一第二傳輸閘、一反相器以及一保持電路，該方法更包含：使該第一傳輸閘根據該第一控制訊號的該第二相位導通；使與該第一傳輸閘串聯之該第二傳輸閘根據該第二控制訊號的該第二相位導通；關閉該保持電路；將該資料訊號由該第一記憶體模組透過該第一傳輸閘、該第二傳輸閘以及該反相器傳送至該栓鎖器；其中當該第一控制訊號或該第二控制訊號不為該第二相位時，使該第一傳輸閘及該第二傳輸閘至少其中之一被抑能；以及使該保持電路根據前一時序保持該資料訊號。
  10. 如請求項8所述之記憶體裝置運作方法，其中該去競逐栓鎖器包含一三態反相器、一反相器以及一保持電路，該方法更包含： 使該三態反相器根據該第一控制訊號及第二控制訊號的該第二相位導通；關閉該保持電路；將該資料訊號由該第一記憶體模組透過該三態反相器以及該反相器傳送至該栓鎖器；其中當該第一控制訊號或該第二控制訊號不為該第二相位時，使該三態反相器被抑能；使該保持電路根據前一時序保持該資料訊號。
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