JPH10302471A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10302471A JPH10302471A JP9112570A JP11257097A JPH10302471A JP H10302471 A JPH10302471 A JP H10302471A JP 9112570 A JP9112570 A JP 9112570A JP 11257097 A JP11257097 A JP 11257097A JP H10302471 A JPH10302471 A JP H10302471A
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- cell array
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 バンド幅の広いエンベディドＤＲＡＭを提供
する。 【解決手段】 ダイナミックメモリセルアレイ１００と
スタティックメモリセルアレイ２００との間にデータ転
送パイプラインレジスタ群ＤＴＲを設け、データ転送バ
ス群ＤＴＢとデータ転送パイプラインレジスタ群ＤＴＲ
とを単方向読出バスＧＢＲおよび単方向書込バスＧＢＷ
で接続し、データ転送パイプラインレジスタ群ＤＴＲと
スタティックメモリセルアレイ２００とを単方向書込バ
スＳＷおよび単方向読出バスＳＲで接続した。
する。 【解決手段】 ダイナミックメモリセルアレイ１００と
スタティックメモリセルアレイ２００との間にデータ転
送パイプラインレジスタ群ＤＴＲを設け、データ転送バ
ス群ＤＴＢとデータ転送パイプラインレジスタ群ＤＴＲ
とを単方向読出バスＧＢＲおよび単方向書込バスＧＢＷ
で接続し、データ転送パイプラインレジスタ群ＤＴＲと
スタティックメモリセルアレイ２００とを単方向書込バ
スＳＷおよび単方向読出バスＳＲで接続した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、さらに詳しくは、ハイバンド幅を有するエンベディ
ド（Enbedded）ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）に関する。
し、さらに詳しくは、ハイバンド幅を有するエンベディ
ド（Enbedded）ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）に関する。
【０００２】
【従来の技術】近年、ＣＰＵを中心にコンピュータシス
テムの動作速度などの性能が大幅に向上していることか
ら、ＤＲＡＭに対してもバンド幅の向上が強く要求され
ている。一般に、バンド幅は次の式（１）により定義さ
れる。
テムの動作速度などの性能が大幅に向上していることか
ら、ＤＲＡＭに対してもバンド幅の向上が強く要求され
ている。一般に、バンド幅は次の式（１）により定義さ
れる。
【０００３】 バンド幅＝データバスの配線数×データバスの動作周波数 …（１） したがって、バンド幅を大きくするためには、データバ
スの配線数（バス幅）を増やすか、または優れた特性の
トランジスタが製造可能なプロセス技術によってチップ
を製造してデータバスの動作周波数を上げるかする必要
がある。しかしながら、いずれの手法も高価であり、実
現は容易ではない。性能の向上は、常にパフォーマンス
／コストが指標となるからである。
スの配線数（バス幅）を増やすか、または優れた特性の
トランジスタが製造可能なプロセス技術によってチップ
を製造してデータバスの動作周波数を上げるかする必要
がある。しかしながら、いずれの手法も高価であり、実
現は容易ではない。性能の向上は、常にパフォーマンス
／コストが指標となるからである。
【０００４】一方、マイクロプロセッサなどにおいて
は、パイプラインレジスタを中継点として設けることに
よりデータバスの動作周波数を上げるという手法がしば
しば行なわれている。しかしながら、ＤＲＡＭにおいて
は、メモリセルのデータ信号、およびそれをセンスアン
プで増幅したデータ信号のいずれも非常に微弱であるた
め、一般にセンスアンプの入出力データバスには双方向
でかつ相補型のものが採用されている。
は、パイプラインレジスタを中継点として設けることに
よりデータバスの動作周波数を上げるという手法がしば
しば行なわれている。しかしながら、ＤＲＡＭにおいて
は、メモリセルのデータ信号、およびそれをセンスアン
プで増幅したデータ信号のいずれも非常に微弱であるた
め、一般にセンスアンプの入出力データバスには双方向
でかつ相補型のものが採用されている。
【０００５】図１２を参照して、従来の典型的なエンベ
ディドＤＲＡＭは、４つのバンク♯１〜♯４に分割され
たダイナミックメモリセルアレイ（ＤＭＣＡ）１００
と、バンク♯１〜♯４に対応して設けられた行デコーダ
１０１（＃１）〜１０１（＃４）と、バンク♯１〜♯４
に対応して設けられた列デコーダ１０２（＃１）〜１０
２（＃４）と、バンク♯１〜♯４に対応して設けられた
センスアンプ群ＳＡ（＃１）〜ＳＡ（＃４）と、キャッ
シュメモリとしてのスタティックメモリセルアレイ（Ｓ
ＭＣＡ）２００と、センスアンプ群ＳＡ（＃１）〜ＳＡ
（＃４）とスタティックメモリセルアレイ２００との間
に接続された双方向読出／書込バス１０３０（＃１）〜
１０３０（＃４）と、スタティックメモリセルアレイ２
００と外部ピン（図示せず）との間に接続された双方向
読出／書込バス２０００とを備える。
ディドＤＲＡＭは、４つのバンク♯１〜♯４に分割され
たダイナミックメモリセルアレイ（ＤＭＣＡ）１００
と、バンク♯１〜♯４に対応して設けられた行デコーダ
１０１（＃１）〜１０１（＃４）と、バンク♯１〜♯４
に対応して設けられた列デコーダ１０２（＃１）〜１０
２（＃４）と、バンク♯１〜♯４に対応して設けられた
センスアンプ群ＳＡ（＃１）〜ＳＡ（＃４）と、キャッ
シュメモリとしてのスタティックメモリセルアレイ（Ｓ
ＭＣＡ）２００と、センスアンプ群ＳＡ（＃１）〜ＳＡ
（＃４）とスタティックメモリセルアレイ２００との間
に接続された双方向読出／書込バス１０３０（＃１）〜
１０３０（＃４）と、スタティックメモリセルアレイ２
００と外部ピン（図示せず）との間に接続された双方向
読出／書込バス２０００とを備える。
【０００６】このように従来のエンベディドＤＲＡＭに
おいては、双方向でかつ相補型の読出／書込バス１０３
０（＃１）〜１０３０（＃４）が採用されている。ま
た、ここでは図示されていないが、センスアンプ群ＳＡ
（＃１）〜ＳＡ（＃４）から送られたデータ信号は微弱
であるため、スタティックメモリセルアレイ２００の直
前にもう１つ別の増幅器が設けられる場合もある。した
がって、その増幅器から外部ピンまでの経路をパイプラ
イン化することはあっても、この双方向でかつ相補型の
読出／書込バスそのものをパイプライン化することは困
難であった。
おいては、双方向でかつ相補型の読出／書込バス１０３
０（＃１）〜１０３０（＃４）が採用されている。ま
た、ここでは図示されていないが、センスアンプ群ＳＡ
（＃１）〜ＳＡ（＃４）から送られたデータ信号は微弱
であるため、スタティックメモリセルアレイ２００の直
前にもう１つ別の増幅器が設けられる場合もある。した
がって、その増幅器から外部ピンまでの経路をパイプラ
イン化することはあっても、この双方向でかつ相補型の
読出／書込バスそのものをパイプライン化することは困
難であった。
【０００７】その結果、ＤＲＡＭのバンド幅を大きくす
るためには、読出／書込バス１０３０（＃１）〜１０３
０（＃４）の配線数を増やすか、またはＤＲＡＭ全体の
動作速度を少し向上させる、などの手法が行なわれてい
た。また、読出／書込バス１０３０（＃１）〜１０３０
（＃４）は一般にワード線のシャント領域上に配置され
るため、その配線数を画期的に増やすことは困難であっ
た。
るためには、読出／書込バス１０３０（＃１）〜１０３
０（＃４）の配線数を増やすか、またはＤＲＡＭ全体の
動作速度を少し向上させる、などの手法が行なわれてい
た。また、読出／書込バス１０３０（＃１）〜１０３０
（＃４）は一般にワード線のシャント領域上に配置され
るため、その配線数を画期的に増やすことは困難であっ
た。
【０００８】これまでにもハイバンド幅を有するＤＲＡ
Ｍは提案されているが、いずれもバンド幅のピークは大
きいが、平均またはワーストケースのバンド幅はさほど
改善されていなかった。たとえばシンクロナスＤＲＡＭ
では、バンド幅のベストケースは８００Ｍバイト／秒で
あるが、ワーストケースは１１４Ｍバイト／秒である。
Ｍは提案されているが、いずれもバンド幅のピークは大
きいが、平均またはワーストケースのバンド幅はさほど
改善されていなかった。たとえばシンクロナスＤＲＡＭ
では、バンド幅のベストケースは８００Ｍバイト／秒で
あるが、ワーストケースは１１４Ｍバイト／秒である。
【０００９】一方、フレームバッファ用のＤＲＡＭで
は、ページミスレートを低減するために、メモリセルア
レイを複数のバンクに分割するという手法がある。たと
えば１つの列デコーダが複数のバンクに共通に設けられ
たＤＲＡＭにおいて、複数のバンクにまたがってランダ
ムアクセスが行なわれると、アクセス速度は速くても２
０ナノ秒が限界であった。また、列デコーダがバンクと
１対１対応で設けられたＤＲＡＭでは、複数のバンクに
またがって高速なランダムアクセスが可能であるが、列
デコーダによるシリコンペナルティが大きい。
は、ページミスレートを低減するために、メモリセルア
レイを複数のバンクに分割するという手法がある。たと
えば１つの列デコーダが複数のバンクに共通に設けられ
たＤＲＡＭにおいて、複数のバンクにまたがってランダ
ムアクセスが行なわれると、アクセス速度は速くても２
０ナノ秒が限界であった。また、列デコーダがバンクと
１対１対応で設けられたＤＲＡＭでは、複数のバンクに
またがって高速なランダムアクセスが可能であるが、列
デコーダによるシリコンペナルティが大きい。
【００１０】
【発明が解決しようとする課題】以上のようなことか
ら、従来は次のような問題があった。
ら、従来は次のような問題があった。
【００１１】（１）バンド幅を大きくするためにデータ
バスの配線数を増やすとシリコンペナルティが増大す
る。
バスの配線数を増やすとシリコンペナルティが増大す
る。
【００１２】（２）ページミスレートを低減するために
バンク数を増やすとシリコンペナルティが増大する。
バンク数を増やすとシリコンペナルティが増大する。
【００１３】（３）ＤＲＡＭをフレームバッファとして
用いるとＣＲＴリフレッシュ時にページミスが多発す
る。
用いるとＣＲＴリフレッシュ時にページミスが多発す
る。
【００１４】本発明は上記のような問題点を解決するた
めになされたもので、その目的はシリコンペナルティを
増大させることなくハイバンド幅を有する半導体記憶装
置を提供することである。
めになされたもので、その目的はシリコンペナルティを
増大させることなくハイバンド幅を有する半導体記憶装
置を提供することである。
【００１５】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、ダイナミックメモリセルアレイと、センスア
ンプ列と、複数の読出／書込線対と、複数の読出バッフ
ァと、複数の書込バッファと、複数の第１の読出線と、
複数の第１の書込線と、読出レジスタと、書込レジスタ
と、スタティックメモリセルアレイと、第２の書込線
と、第２の読出線とを備える。ダイナミックメモリセル
アレイは複数のビット線対を含む。センスアンプ列は複
数のビット線対に接続される。複数の読出／書込線対は
複数のビット線対に接続される。読出バッファの各々
は、読出／書込線対の１つに対応し、かつその対応する
１つの読出／書込線対に接続される。書込バッファの各
々は、読出／書込線対の１つに対応し、かつその対応す
る１つの読出／書込線対に接続される。第１の読出線の
各々は、読出バッファの１つに対応し、かつその対応す
る１つの読出バッファに接続される。第１の書込線の各
々は、書込バッファの１つに対応し、かつその対応する
１つの書込バッファに接続される。読出レジスタは複数
の第１の読出線に接続される。書込レジスタは複数の第
１の書込線に接続される。第２の書込線は、読出レジス
タとスタティックメモリセルアレイとの間に接続され、
読出レジスタからスタティックメモリセルアレイにデー
タを書込むためのものである。第２の読出線は、スタテ
ィックメモリセルアレイと書込レジスタとの間に接続さ
れ、スタティックメモリセルアレイから書込レジスタに
データを読出すためのものである。
憶装置は、ダイナミックメモリセルアレイと、センスア
ンプ列と、複数の読出／書込線対と、複数の読出バッフ
ァと、複数の書込バッファと、複数の第１の読出線と、
複数の第１の書込線と、読出レジスタと、書込レジスタ
と、スタティックメモリセルアレイと、第２の書込線
と、第２の読出線とを備える。ダイナミックメモリセル
アレイは複数のビット線対を含む。センスアンプ列は複
数のビット線対に接続される。複数の読出／書込線対は
複数のビット線対に接続される。読出バッファの各々
は、読出／書込線対の１つに対応し、かつその対応する
１つの読出／書込線対に接続される。書込バッファの各
々は、読出／書込線対の１つに対応し、かつその対応す
る１つの読出／書込線対に接続される。第１の読出線の
各々は、読出バッファの１つに対応し、かつその対応す
る１つの読出バッファに接続される。第１の書込線の各
々は、書込バッファの１つに対応し、かつその対応する
１つの書込バッファに接続される。読出レジスタは複数
の第１の読出線に接続される。書込レジスタは複数の第
１の書込線に接続される。第２の書込線は、読出レジス
タとスタティックメモリセルアレイとの間に接続され、
読出レジスタからスタティックメモリセルアレイにデー
タを書込むためのものである。第２の読出線は、スタテ
ィックメモリセルアレイと書込レジスタとの間に接続さ
れ、スタティックメモリセルアレイから書込レジスタに
データを読出すためのものである。
【００１６】請求項２に係る半導体記憶装置において
は、請求項１の構成に加えて、第２の書込および読出線
の動作周波数は第１の読出および書込線の数のＮ（Ｎは
自然数）倍であり、第２の書込および読出線の数は第１
の読出および書込線の数の１／Ｎ倍である。
は、請求項１の構成に加えて、第２の書込および読出線
の動作周波数は第１の読出および書込線の数のＮ（Ｎは
自然数）倍であり、第２の書込および読出線の数は第１
の読出および書込線の数の１／Ｎ倍である。
【００１７】請求項３に係る半導体記憶装置において
は、請求項１または２の構成に加えて、読出および書込
バッファはセンスアンプ列に隣接する。読出および書込
レジスタはスタティックメモリセルアレイに隣接する。
第１の読出および書込線はダイナミックメモリセルアレ
イ上に形成される。
は、請求項１または２の構成に加えて、読出および書込
バッファはセンスアンプ列に隣接する。読出および書込
レジスタはスタティックメモリセルアレイに隣接する。
第１の読出および書込線はダイナミックメモリセルアレ
イ上に形成される。
【００１８】請求項４に係る半導体記憶装置において
は、請求項１または２の構成に加えて、読出および書込
バッファならびに読出および書込レジスタはセンスアン
プ列に隣接する。第２の読出および書込線はダイナミッ
クメモリセルアレイ上に形成される。
は、請求項１または２の構成に加えて、読出および書込
バッファならびに読出および書込レジスタはセンスアン
プ列に隣接する。第２の読出および書込線はダイナミッ
クメモリセルアレイ上に形成される。
【００１９】請求項５に係る半導体記憶装置はダイナミ
ックメモリセルアレイを備える。ダイナミックメモリセ
ルアレイは複数のメインバンクに分割される。メインバ
ンクの各々は複数のサブバンクに分割される。半導体記
憶装置はさらに、複数の第１のデコーダと、複数の第２
のデコーダとを備える。第１のデコーダの各々は、メイ
ンバンクの１つに対応し、かつその対応するメインバン
クに接続される。第２のデコーダの各々は、サブバンク
の１つに対応し、かつその対応するサブバンクに接続さ
れる。
ックメモリセルアレイを備える。ダイナミックメモリセ
ルアレイは複数のメインバンクに分割される。メインバ
ンクの各々は複数のサブバンクに分割される。半導体記
憶装置はさらに、複数の第１のデコーダと、複数の第２
のデコーダとを備える。第１のデコーダの各々は、メイ
ンバンクの１つに対応し、かつその対応するメインバン
クに接続される。第２のデコーダの各々は、サブバンク
の１つに対応し、かつその対応するサブバンクに接続さ
れる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００２１】［実施の形態１］図１を参照して、本発明
の実施の形態１によるエンベディドＤＲＡＭは、４つの
メインバンク♯１〜♯４に分割されたダイナミックメモ
リセルアレイ（ＤＭＣＡ）１００と、４つのメインバン
ク♯１〜♯４に対応して設けられた４つのセンスアンプ
群ＳＡ（♯１）〜ＳＡ（♯４）と、４つのセンスアンプ
群ＳＡ（♯１）〜ＳＡ（♯４）に対応して設けられた４
つのデータ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯
４）と、センスアンプ群ＳＡ（♯１）〜ＳＡ（♯４）と
データ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）
との間にそれぞれ接続された双方向読出／書込バスＬＲ
Ｗ（♯１）〜ＬＲＷ（♯４）と、データ転送バッファ群
ＤＴＢ（♯１）〜ＤＴＢ（♯４）に対応して設けられた
データ転送パイプラインレジスタ群ＤＴＲ（♯１）〜Ｄ
ＴＲ（♯４）と、データ転送バスＤＴＢ（♯１）〜ＤＴ
Ｂ（♯４）とデータ転送パイプラインレジスタ群ＤＴＲ
（♯１）〜ＤＴＲ（♯４）との間に接続され、データ転
送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）からデー
タ転送パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ
（♯４）にデータを転送する単方向読出バスＧＢＲ（♯
１）〜ＧＢＲ（♯４）と、データ転送パイプラインレジ
スタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）とデータ転送バ
ッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）との間に接続
され、データ転送パイプラインレジスタ群ＤＴＲ（♯
２）〜ＤＴＲ（♯４）からデータ転送バッファ群ＤＴＢ
（♯１）〜ＤＴＢ（♯４）にデータを転送するための単
方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）と、４つ
のバンク♯１〜♯４に分割されたスタティックメモリセ
ルアレイ（ＳＭＣＡ）２００と、データ転送パイプライ
ンレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）とスタテ
ィックメモリセルアレイ２００のバンク♯１〜♯４との
間に接続され、データ転送パイプラインレジスタ群ＤＴ
Ｒ（♯１）〜ＤＴＲ（♯４）からスタティックメモリセ
ルアレイ２００のバンク♯１〜♯４にデータを転送する
ための単方向書込バスＳＷ（♯１）〜ＳＷ（♯４）と、
スタティックメモリセルアレイ２００のバンク♯１〜♯
４とデータ転送パイプラインレジスタ群ＤＴＲ（♯１）
〜ＤＴＲ（♯４）との間に接続され、スタティックメモ
リセルアレイ２００のバンク♯１〜♯４からデータ転送
パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯
４）にデータを転送する単方向読出バスＳＲ（♯１）〜
ＳＲ（♯４）とを備える。
の実施の形態１によるエンベディドＤＲＡＭは、４つの
メインバンク♯１〜♯４に分割されたダイナミックメモ
リセルアレイ（ＤＭＣＡ）１００と、４つのメインバン
ク♯１〜♯４に対応して設けられた４つのセンスアンプ
群ＳＡ（♯１）〜ＳＡ（♯４）と、４つのセンスアンプ
群ＳＡ（♯１）〜ＳＡ（♯４）に対応して設けられた４
つのデータ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯
４）と、センスアンプ群ＳＡ（♯１）〜ＳＡ（♯４）と
データ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）
との間にそれぞれ接続された双方向読出／書込バスＬＲ
Ｗ（♯１）〜ＬＲＷ（♯４）と、データ転送バッファ群
ＤＴＢ（♯１）〜ＤＴＢ（♯４）に対応して設けられた
データ転送パイプラインレジスタ群ＤＴＲ（♯１）〜Ｄ
ＴＲ（♯４）と、データ転送バスＤＴＢ（♯１）〜ＤＴ
Ｂ（♯４）とデータ転送パイプラインレジスタ群ＤＴＲ
（♯１）〜ＤＴＲ（♯４）との間に接続され、データ転
送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）からデー
タ転送パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ
（♯４）にデータを転送する単方向読出バスＧＢＲ（♯
１）〜ＧＢＲ（♯４）と、データ転送パイプラインレジ
スタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）とデータ転送バ
ッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）との間に接続
され、データ転送パイプラインレジスタ群ＤＴＲ（♯
２）〜ＤＴＲ（♯４）からデータ転送バッファ群ＤＴＢ
（♯１）〜ＤＴＢ（♯４）にデータを転送するための単
方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）と、４つ
のバンク♯１〜♯４に分割されたスタティックメモリセ
ルアレイ（ＳＭＣＡ）２００と、データ転送パイプライ
ンレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）とスタテ
ィックメモリセルアレイ２００のバンク♯１〜♯４との
間に接続され、データ転送パイプラインレジスタ群ＤＴ
Ｒ（♯１）〜ＤＴＲ（♯４）からスタティックメモリセ
ルアレイ２００のバンク♯１〜♯４にデータを転送する
ための単方向書込バスＳＷ（♯１）〜ＳＷ（♯４）と、
スタティックメモリセルアレイ２００のバンク♯１〜♯
４とデータ転送パイプラインレジスタ群ＤＴＲ（♯１）
〜ＤＴＲ（♯４）との間に接続され、スタティックメモ
リセルアレイ２００のバンク♯１〜♯４からデータ転送
パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯
４）にデータを転送する単方向読出バスＳＲ（♯１）〜
ＳＲ（♯４）とを備える。
【００２２】メインバンク♯１〜♯４の各々は２つのサ
ブバンク♯Ａおよび♯Ｂに分割される。このＤＲＡＭは
さらに、メインバンク♯１〜♯４に対応して設けられた
列デコーダ１０２（♯１）〜１０２（♯４）と、８つの
サブバンク♯１Ａ，♯１Ｂ〜♯４Ａ，♯４Ｂに対応して
設けられた８つの行デコーダ１０１（♯１Ａ），１０１
（♯１Ｂ）〜１０１（♯４Ａ），１０１（♯４Ｂ）とを
備える。
ブバンク♯Ａおよび♯Ｂに分割される。このＤＲＡＭは
さらに、メインバンク♯１〜♯４に対応して設けられた
列デコーダ１０２（♯１）〜１０２（♯４）と、８つの
サブバンク♯１Ａ，♯１Ｂ〜♯４Ａ，♯４Ｂに対応して
設けられた８つの行デコーダ１０１（♯１Ａ），１０１
（♯１Ｂ）〜１０１（♯４Ａ），１０１（♯４Ｂ）とを
備える。
【００２３】このＤＲＡＭはさらに、データ信号の入出
力を行なう論理回路３００と、スタティックメモリセル
アレイ２００のバンク♯１〜♯４と論理回路３００との
間に接続された単方向読出バス２０１０（♯１）〜２０
１０（♯４）および単方向書込バス２０２０（♯１）〜
２０２０（♯４）と、上記回路を制御する制御回路４０
０と、外部ピン５００とを備える。
力を行なう論理回路３００と、スタティックメモリセル
アレイ２００のバンク♯１〜♯４と論理回路３００との
間に接続された単方向読出バス２０１０（♯１）〜２０
１０（♯４）および単方向書込バス２０２０（♯１）〜
２０２０（♯４）と、上記回路を制御する制御回路４０
０と、外部ピン５００とを備える。
【００２４】双方向読出／書込バスＬＲＷ（♯１）〜Ｌ
ＲＷ（♯４）は相補型であり、読出時にデータ信号をセ
ンスアンプ群ＳＡ（♯１）〜ＳＡ（♯４）からデータ転
送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）に転送
し、書込時にデータ信号をデータ転送バッファ群ＤＴＢ
（♯１）〜ＤＴＢ（♯４）からセンスアンプ群ＳＡ（♯
１）〜ＳＡ（♯４）に転送する。
ＲＷ（♯４）は相補型であり、読出時にデータ信号をセ
ンスアンプ群ＳＡ（♯１）〜ＳＡ（♯４）からデータ転
送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）に転送
し、書込時にデータ信号をデータ転送バッファ群ＤＴＢ
（♯１）〜ＤＴＢ（♯４）からセンスアンプ群ＳＡ（♯
１）〜ＳＡ（♯４）に転送する。
【００２５】単方向読出バスＧＢＲ（♯１）〜ＧＢＲ
（♯４）は、読出時にデータ信号をデータ転送バッファ
群ＤＴＢ（♯１）〜ＤＴＢ（♯４）からデータ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）に
転送する。単方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯
４）は、書込時にデータ信号をデータ転送パイプライン
レジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）からデータ
転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）に転送
する。
（♯４）は、読出時にデータ信号をデータ転送バッファ
群ＤＴＢ（♯１）〜ＤＴＢ（♯４）からデータ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）に
転送する。単方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯
４）は、書込時にデータ信号をデータ転送パイプライン
レジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）からデータ
転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）に転送
する。
【００２６】ここで、たとえば行デコーダ１０１（♯１
Ａ）がワード線ＷＬを選択すると、ワード線ＷＬに接続
されたすべてのメモリセル（図示せず）からビット線対
（図示せず）にデータ信号が読出され、それらデータ信
号はセンスアンプ群ＳＡ（♯１）によって増幅される。
列デコーダ１０２（♯１）が列選択線（図示せず）を選
択すると、その選択された列選択線に対応するビット線
対から双方向読出／書込バスＬＲＷ（♯１）を介してデ
ータ転送バッファ群ＤＴＢ（♯１）にデータ信号が転送
される。
Ａ）がワード線ＷＬを選択すると、ワード線ＷＬに接続
されたすべてのメモリセル（図示せず）からビット線対
（図示せず）にデータ信号が読出され、それらデータ信
号はセンスアンプ群ＳＡ（♯１）によって増幅される。
列デコーダ１０２（♯１）が列選択線（図示せず）を選
択すると、その選択された列選択線に対応するビット線
対から双方向読出／書込バスＬＲＷ（♯１）を介してデ
ータ転送バッファ群ＤＴＢ（♯１）にデータ信号が転送
される。
【００２７】上記のようにデータ信号はセンスアンプ群
ＳＡ（♯１）〜ＳＡ（♯４）によって増幅されるが、微
弱であるため、データ転送バッファ群ＤＴＢ（♯１）〜
ＤＴＢ（♯４）はセンスアンプ群ＳＡ（♯１）〜ＳＡ
（♯４）の近傍に配置され、それにより双方向読出／書
込バスＬＲＷ（♯１）〜ＬＲＷ（♯４）の長さは可能な
限り短くされている。データ転送バッファ群ＤＴＢ（♯
１）〜ＤＴＢ（♯４）のバス駆動能力はセンスアンプ群
ＳＡ（♯１）〜ＳＡ（♯４）のそれよりも大きいため、
単方向読出バスＧＢＲ（♯１）〜ＧＢＲ（♯４）および
単方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）は双方
向読出／書込バスＬＲＷ（♯１）〜ＬＲＷ（♯４）より
も長くすることができる。
ＳＡ（♯１）〜ＳＡ（♯４）によって増幅されるが、微
弱であるため、データ転送バッファ群ＤＴＢ（♯１）〜
ＤＴＢ（♯４）はセンスアンプ群ＳＡ（♯１）〜ＳＡ
（♯４）の近傍に配置され、それにより双方向読出／書
込バスＬＲＷ（♯１）〜ＬＲＷ（♯４）の長さは可能な
限り短くされている。データ転送バッファ群ＤＴＢ（♯
１）〜ＤＴＢ（♯４）のバス駆動能力はセンスアンプ群
ＳＡ（♯１）〜ＳＡ（♯４）のそれよりも大きいため、
単方向読出バスＧＢＲ（♯１）〜ＧＢＲ（♯４）および
単方向書込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）は双方
向読出／書込バスＬＲＷ（♯１）〜ＬＲＷ（♯４）より
も長くすることができる。
【００２８】スタティックメモリセルアレイ２００は、
単方向読出バスＳＲ（♯１）〜ＳＲ（♯４）、単方向書
込バスＳＷ（♯１）〜ＳＷ（♯４）、単方向読出バス２
０１０（♯１）〜２０１０（♯４）、および単方向書込
バス２０２０（♯１）〜２０２０（♯４）に接続された
４つのポートを有する。
単方向読出バスＳＲ（♯１）〜ＳＲ（♯４）、単方向書
込バスＳＷ（♯１）〜ＳＷ（♯４）、単方向読出バス２
０１０（♯１）〜２０１０（♯４）、および単方向書込
バス２０２０（♯１）〜２０２０（♯４）に接続された
４つのポートを有する。
【００２９】メインバンク♯１〜♯４の各々は２０個の
サブアレイに分割される。たとえば図２に示されるよう
に、メインバンク♯１は２０個のサブアレイＳＵＢ１〜
ＳＵＢ２０に分割される。センスアンプ群ＳＡ（♯１）
は２０個のセンスアンプ列１０３に分割される。データ
転送バッファ群ＤＴＢ（♯１）は４０個のデータ転送バ
ッファ列１０４に分割される。２つのセンスアンプ列１
０３がサブアレイＳＵＢ１〜ＳＵＢ２０の各々の両側に
隣接して配置され、２つのデータ転送バッファ列１０４
がさらにその両側に隣接して配置される。その他のメイ
ンバンク♯２〜♯４もメインバンク♯１と同様に構成さ
れる。
サブアレイに分割される。たとえば図２に示されるよう
に、メインバンク♯１は２０個のサブアレイＳＵＢ１〜
ＳＵＢ２０に分割される。センスアンプ群ＳＡ（♯１）
は２０個のセンスアンプ列１０３に分割される。データ
転送バッファ群ＤＴＢ（♯１）は４０個のデータ転送バ
ッファ列１０４に分割される。２つのセンスアンプ列１
０３がサブアレイＳＵＢ１〜ＳＵＢ２０の各々の両側に
隣接して配置され、２つのデータ転送バッファ列１０４
がさらにその両側に隣接して配置される。その他のメイ
ンバンク♯２〜♯４もメインバンク♯１と同様に構成さ
れる。
【００３０】サブアレイＳＵＢ１は、図３に示されるよ
うに配置された複数のワード線ＷＬと、列に配置された
複数のビット線対ＢＬ，／ＢＬと、行および列に配置さ
れた複数のダイナミックメモリセル６００とを含む。メ
モリセル６００の各々は、アクセストランジスタ６０１
と、キャパシタ６０２とを含む。
うに配置された複数のワード線ＷＬと、列に配置された
複数のビット線対ＢＬ，／ＢＬと、行および列に配置さ
れた複数のダイナミックメモリセル６００とを含む。メ
モリセル６００の各々は、アクセストランジスタ６０１
と、キャパシタ６０２とを含む。
【００３１】センスアンプ列１０３は複数のセンスアン
プ１０３０を含む。センスアンプ１０３０はビット線対
ＢＬ，／ＢＬにそれぞれ接続される。
プ１０３０を含む。センスアンプ１０３０はビット線対
ＢＬ，／ＢＬにそれぞれ接続される。
【００３２】また、１つのサブアレイＳＵＢ１に対応し
て２つのローカル読出／書込線対ＬＲＷ１，／ＬＲＷ１
およびＬＲＷ２，／ＬＲＷ２が配置される。サブアレイ
ＳＵＢ１中のビット線対ＢＬ，／ＢＬのうち半数は列選
択ゲート６０３，６０４を介して１つのローカル読出／
書込線対ＬＲＷ１，／ＬＲＷ１に共通に接続され、その
残り半数は列選択ゲート６０３，６０４を介してもう１
つのローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に共
通に接続される。
て２つのローカル読出／書込線対ＬＲＷ１，／ＬＲＷ１
およびＬＲＷ２，／ＬＲＷ２が配置される。サブアレイ
ＳＵＢ１中のビット線対ＢＬ，／ＢＬのうち半数は列選
択ゲート６０３，６０４を介して１つのローカル読出／
書込線対ＬＲＷ１，／ＬＲＷ１に共通に接続され、その
残り半数は列選択ゲート６０３，６０４を介してもう１
つのローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に共
通に接続される。
【００３３】また、２つのビット線対ＢＬ，／ＢＬに対
応して１つの列選択線ＣＳＬが配置される。その１つの
列選択線ＣＳＬは、その２つのビット線対ＢＬ，／ＢＬ
に接続された４つの列選択ゲート６０３，６０４のゲー
トに接続される。列選択ゲートＣＳＬは図１に示された
列デコーダ１０２（♯１）に接続される。
応して１つの列選択線ＣＳＬが配置される。その１つの
列選択線ＣＳＬは、その２つのビット線対ＢＬ，／ＢＬ
に接続された４つの列選択ゲート６０３，６０４のゲー
トに接続される。列選択ゲートＣＳＬは図１に示された
列デコーダ１０２（♯１）に接続される。
【００３４】ローカル読出／書込線対ＬＲＷ１，／ＬＲ
Ｗ１は、図２に示されたサブアレイＳＵＢ１の一方側
（図上上側）に配置され、ローカル読出／書込線対ＬＲ
Ｗ２，／ＬＲＷ２はサブアレイＳＵＢ１の他方側（図上
下側）に配置される。したがって、ローカル読出／書込
線対ＬＲＷ１，／ＬＲＷ１に接続されたセンスアンプ１
０３０が図２に示されたサブアレイＳＵＢ１の一方側
（図上上側）に配置されたセンスアンプ列１０３を構成
し、ローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に接
続されたセンスアンプ１０３０がサブアレイＳＵＢ１の
他方側（図上下側）に配置されたセンスアンプ列１０３
を構成する。
Ｗ１は、図２に示されたサブアレイＳＵＢ１の一方側
（図上上側）に配置され、ローカル読出／書込線対ＬＲ
Ｗ２，／ＬＲＷ２はサブアレイＳＵＢ１の他方側（図上
下側）に配置される。したがって、ローカル読出／書込
線対ＬＲＷ１，／ＬＲＷ１に接続されたセンスアンプ１
０３０が図２に示されたサブアレイＳＵＢ１の一方側
（図上上側）に配置されたセンスアンプ列１０３を構成
し、ローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に接
続されたセンスアンプ１０３０がサブアレイＳＵＢ１の
他方側（図上下側）に配置されたセンスアンプ列１０３
を構成する。
【００３５】また、データ転送バッファ列１０４は、図
３に示されるように２つの読出バッファ１０４１，１０
４２と、２つの書込バッファ１０４３，１０４４とを含
む。読出バッファ１０４１，１０４２はローカル読出／
書込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２
に対応して設けられる。読出バッファ１０４１は対応す
るローカル読出／書込線対ＬＲＷ１，／ＬＲＷ１に接続
される。読出バッファ１０４２は対応するローカル読出
／書込線対ＬＲＷ２，／ＬＲＷ２に接続される。
３に示されるように２つの読出バッファ１０４１，１０
４２と、２つの書込バッファ１０４３，１０４４とを含
む。読出バッファ１０４１，１０４２はローカル読出／
書込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２
に対応して設けられる。読出バッファ１０４１は対応す
るローカル読出／書込線対ＬＲＷ１，／ＬＲＷ１に接続
される。読出バッファ１０４２は対応するローカル読出
／書込線対ＬＲＷ２，／ＬＲＷ２に接続される。
【００３６】書込バッファ１０４３，１０４４もまたロ
ーカル読出／書込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ
２，／ＬＲＷ２に対応して設けられる。書込バッファ１
０４３は対応するローカル読出／書込線対ＬＲＷ１，／
ＬＲＷ１に接続される。書込バッファ１０４４は対応す
るローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に接続
される。
ーカル読出／書込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ
２，／ＬＲＷ２に対応して設けられる。書込バッファ１
０４３は対応するローカル読出／書込線対ＬＲＷ１，／
ＬＲＷ１に接続される。書込バッファ１０４４は対応す
るローカル読出／書込線対ＬＲＷ２，／ＬＲＷ２に接続
される。
【００３７】読出バッファ１０４１および書込バッファ
１０４３は、図２に示されたサブアレイＳＵＢ１の一方
側（図上上側）に配置されたデータ転送バッファ１０４
を構成し、読出バッファ１０４２および書込バッファ１
０４４はサブアレイＳＵＢ１の他方側（図上下側）に配
置されたデータ転送バッファ１０４を構成する。
１０４３は、図２に示されたサブアレイＳＵＢ１の一方
側（図上上側）に配置されたデータ転送バッファ１０４
を構成し、読出バッファ１０４２および書込バッファ１
０４４はサブアレイＳＵＢ１の他方側（図上下側）に配
置されたデータ転送バッファ１０４を構成する。
【００３８】また、データ転送パイプラインレジスタ群
（♯１）は、２０個のサブアレイＳＵＢ１〜ＳＵＢ２０
に対応する２０個の図３に示されるようなデータ転送パ
イプラインレジスタ１０５を含む。したがって、図３に
示された１つのデータ転送バッファ１０４に対応して１
つのデータ転送パイプラインレジスタ１０５が設けられ
る。
（♯１）は、２０個のサブアレイＳＵＢ１〜ＳＵＢ２０
に対応する２０個の図３に示されるようなデータ転送パ
イプラインレジスタ１０５を含む。したがって、図３に
示された１つのデータ転送バッファ１０４に対応して１
つのデータ転送パイプラインレジスタ１０５が設けられ
る。
【００３９】データ転送パイプラインレジスタ１０５
は、図３に示されるように、読出パイプラインレジスタ
１０５１と、書込パイプラインレジスタ１０５２とを含
む。読出バッファ１０４１および１０４２はそれぞれグ
ローバル読出線ＧＢＲ１およびＧＢＲ２を介して読出パ
イプラインレジスタ１０５１に接続される。書込パイプ
ラインレジスタ１０５２はグローバル書込線ＧＢＷ１お
よびＧＢＷ２を介して書込バッファ１０４３および１０
４４に接続される。また、読出パイプラインレジスタ１
０５１はＳＲＡＭ書込線ＳＷ１を介してスタティックメ
モリセルアレイ２００のバンク♯１に接続される。スタ
ティックメモリセルアレイ２００のバンク♯１はＳＲＡ
Ｍ読出線ＳＲ１を介して書込パイプラインレジスタ１０
５２に接続される。
は、図３に示されるように、読出パイプラインレジスタ
１０５１と、書込パイプラインレジスタ１０５２とを含
む。読出バッファ１０４１および１０４２はそれぞれグ
ローバル読出線ＧＢＲ１およびＧＢＲ２を介して読出パ
イプラインレジスタ１０５１に接続される。書込パイプ
ラインレジスタ１０５２はグローバル書込線ＧＢＷ１お
よびＧＢＷ２を介して書込バッファ１０４３および１０
４４に接続される。また、読出パイプラインレジスタ１
０５１はＳＲＡＭ書込線ＳＷ１を介してスタティックメ
モリセルアレイ２００のバンク♯１に接続される。スタ
ティックメモリセルアレイ２００のバンク♯１はＳＲＡ
Ｍ読出線ＳＲ１を介して書込パイプラインレジスタ１０
５２に接続される。
【００４０】他のサブアレイＳＵＢ２〜ＳＵＢ２０も上
述したサブアレイＳＵＢ１と同様に構成される。したが
って、図３に示されるような２対のローカル読出／書込
線ＬＲＷ１，／ＬＲＷ１およびＬＲＷ２，／ＬＲＷ２が
図２に示されたサブアレイＳＵＢ１〜ＳＵＢ２０に対応
して設けられるため、図１に示された双方向読出／書込
バスＬＲＷ（♯１）は４０対のローカル読出／書込線を
含む。また、図３に示されるような２本のグローバル読
出線ＧＢＲ１，ＧＢＲ２は図２に示されたＳＵＢ１〜Ｓ
ＵＢ２０の各々に対応して設けられるため、図１に示さ
れた単方向読出バスＧＢＲ（♯１）は４０本のグローバ
ル読出線を含む。図３に示されるような２本のグローバ
ル書込線ＧＢＲ１，ＧＢＲ２もまたサブアレイＳＵＢ１
〜ＳＵＢ２０の各々に対応して設けられるため、図１に
示された単方向書込バスＧＢＲ（♯１）は４０本のグロ
ーバル書込線を含む。また、図３に示されるような１つ
のデータ転送パイプラインレジスタ１０５はサブアレイ
ＳＵＢ１〜ＳＵＢ２０の各々に対応して設けられるた
め、図１に示された単方向書込バスＳＷ（♯１）は２０
本のＳＲＡＭ書込線を含み、単方向読出バスＳＲ（♯
１）は２０本のＳＲＡＭ読出線を含む。
述したサブアレイＳＵＢ１と同様に構成される。したが
って、図３に示されるような２対のローカル読出／書込
線ＬＲＷ１，／ＬＲＷ１およびＬＲＷ２，／ＬＲＷ２が
図２に示されたサブアレイＳＵＢ１〜ＳＵＢ２０に対応
して設けられるため、図１に示された双方向読出／書込
バスＬＲＷ（♯１）は４０対のローカル読出／書込線を
含む。また、図３に示されるような２本のグローバル読
出線ＧＢＲ１，ＧＢＲ２は図２に示されたＳＵＢ１〜Ｓ
ＵＢ２０の各々に対応して設けられるため、図１に示さ
れた単方向読出バスＧＢＲ（♯１）は４０本のグローバ
ル読出線を含む。図３に示されるような２本のグローバ
ル書込線ＧＢＲ１，ＧＢＲ２もまたサブアレイＳＵＢ１
〜ＳＵＢ２０の各々に対応して設けられるため、図１に
示された単方向書込バスＧＢＲ（♯１）は４０本のグロ
ーバル書込線を含む。また、図３に示されるような１つ
のデータ転送パイプラインレジスタ１０５はサブアレイ
ＳＵＢ１〜ＳＵＢ２０の各々に対応して設けられるた
め、図１に示された単方向書込バスＳＷ（♯１）は２０
本のＳＲＡＭ書込線を含み、単方向読出バスＳＲ（♯
１）は２０本のＳＲＡＭ読出線を含む。
【００４１】したがって、双方向読出／書込バス（♯
１）を構成するローカル読出／書込線の総数（８０）
は、単方向読出バスＧＢＲ（♯１）を構成するグローバ
ル読出線および単方向書込バスＧＢＲ（♯１）を構成す
るグローバル書込線の総数（８０）と等しい。また、単
方向書込バスＳＷ（♯１）を構成するＳＲＡＭ書込線お
よび単方向読出バスＳＲ（♯１）を構成するＳＲＡＭ読
出線の総数（４０）は、単方向読出バスＧＢＲ（♯１）
を構成するグローバル読出線および単方向書込バスＧＢ
Ｗ（♯１）を構成するグローバル書込線の総数（８０）
の半分である。
１）を構成するローカル読出／書込線の総数（８０）
は、単方向読出バスＧＢＲ（♯１）を構成するグローバ
ル読出線および単方向書込バスＧＢＲ（♯１）を構成す
るグローバル書込線の総数（８０）と等しい。また、単
方向書込バスＳＷ（♯１）を構成するＳＲＡＭ書込線お
よび単方向読出バスＳＲ（♯１）を構成するＳＲＡＭ読
出線の総数（４０）は、単方向読出バスＧＢＲ（♯１）
を構成するグローバル読出線および単方向書込バスＧＢ
Ｗ（♯１）を構成するグローバル書込線の総数（８０）
の半分である。
【００４２】ここで、図３を参照してデータ転送パイプ
ラインレジスタ１０５の構成を具体的に説明する。読出
パイプラインレジスタ１０５１は、グローバル読出線Ｇ
ＢＲ１からデータ信号を受ける第１の経路と、グローバ
ル読出線ＧＢＲ２からデータ信号を受ける第２の経路と
を含む。読出パイプラインレジスタ１０５１の第１の経
路は、読出制御信号φＲおよび／φＲに応答してデータ
信号をラッチする１つのラッチ回路を含む。読出パイプ
ラインレジスタ１０５１の第２の経路は、読出制御信号
φＲおよび／φＲに応答してデータ信号をラッチする２
つのラッチ回路を含む。
ラインレジスタ１０５の構成を具体的に説明する。読出
パイプラインレジスタ１０５１は、グローバル読出線Ｇ
ＢＲ１からデータ信号を受ける第１の経路と、グローバ
ル読出線ＧＢＲ２からデータ信号を受ける第２の経路と
を含む。読出パイプラインレジスタ１０５１の第１の経
路は、読出制御信号φＲおよび／φＲに応答してデータ
信号をラッチする１つのラッチ回路を含む。読出パイプ
ラインレジスタ１０５１の第２の経路は、読出制御信号
φＲおよび／φＲに応答してデータ信号をラッチする２
つのラッチ回路を含む。
【００４３】書込パイプラインレジスタ１０５２は、グ
ローバル書込線ＧＢＷ１にデータ信号を供給する第１の
経路と、グローバル書込線ＧＢＷ２にデータ信号を供給
する第２の経路とを含む。書込パイプラインレジスタ１
０５２の第１の経路は、書込制御信号φＷおよび／φＷ
に応答してデータ信号をラッチする３つのラッチ回路を
含む。書込パイプラインレジスタ１０５２の第２の経路
は、書込制御信号φＷおよび／φＷに応答してデータ信
号をラッチする２つのラッチ回路を含む。
ローバル書込線ＧＢＷ１にデータ信号を供給する第１の
経路と、グローバル書込線ＧＢＷ２にデータ信号を供給
する第２の経路とを含む。書込パイプラインレジスタ１
０５２の第１の経路は、書込制御信号φＷおよび／φＷ
に応答してデータ信号をラッチする３つのラッチ回路を
含む。書込パイプラインレジスタ１０５２の第２の経路
は、書込制御信号φＷおよび／φＷに応答してデータ信
号をラッチする２つのラッチ回路を含む。
【００４４】まず、読出パイプラインレジスタ１０５１
の動作を図４に示されたタイミング図を参照して説明す
る。
の動作を図４に示されたタイミング図を参照して説明す
る。
【００４５】図３に示された列選択線ＣＳＬのうち１つ
が活性化されると、対応する２つの列選択ゲート６０
３，６０４がオンになり、対応する２つのビット線対Ｂ
Ｌ，／ＢＬからローカル読出／書込線対ＬＲＷ１，／Ｌ
ＲＷ１およびＬＲＷ２，／ＬＲＷ２に２つの相補データ
信号がそれぞれ転送される。ローカル読出／書込線対Ｌ
ＲＷ１，／ＬＲＷ１の相補データ信号は読出バッファ１
０４１によって増幅され、１つのデータ信号ＲＤ１１と
して１本のグローバル読出線ＧＢＲ１を介して読出パイ
プラインレジスタ１０５１の第１の経路に供給される。
これと同時に、ローカル読出／書込線対ＬＲＷ２，／Ｌ
ＲＷ２の相補データ信号は読出バッファ１０４２によっ
て増幅され、１つのデータ信号ＲＤ２１として１本のグ
ローバル読出線ＧＢＲ２を介して読出パイプラインレジ
スタの第２の経路に供給される。
が活性化されると、対応する２つの列選択ゲート６０
３，６０４がオンになり、対応する２つのビット線対Ｂ
Ｌ，／ＢＬからローカル読出／書込線対ＬＲＷ１，／Ｌ
ＲＷ１およびＬＲＷ２，／ＬＲＷ２に２つの相補データ
信号がそれぞれ転送される。ローカル読出／書込線対Ｌ
ＲＷ１，／ＬＲＷ１の相補データ信号は読出バッファ１
０４１によって増幅され、１つのデータ信号ＲＤ１１と
して１本のグローバル読出線ＧＢＲ１を介して読出パイ
プラインレジスタ１０５１の第１の経路に供給される。
これと同時に、ローカル読出／書込線対ＬＲＷ２，／Ｌ
ＲＷ２の相補データ信号は読出バッファ１０４２によっ
て増幅され、１つのデータ信号ＲＤ２１として１本のグ
ローバル読出線ＧＢＲ２を介して読出パイプラインレジ
スタの第２の経路に供給される。
【００４６】データ信号ＲＤ１１は読出制御信号φＲお
よび／φＲに応答して第１の経路のラッチ回路にラッチ
されると同時に、データ信号ＲＤ２１は第２の経路の最
初のラッチ回路にラッチされる。続いて、第１の系統の
ラッチ回路にラッチされたデータ信号は読出制御信号φ
Ｒおよび／φＲに応答してＳＲＡＭ書込線ＳＲＷ１に供
給されるが、第２の経路の最初のラッチ回路にラッチさ
れたデータ信号ＲＤ２１は２つ目ののラッチ回路にラッ
チされる。続いて、第２の経路の２つ目のラッチ回路に
ラッチされたデータ信号ＲＤ２１は読出制御信号φＲお
よび／φＲに応答してＳＲＡＭ書込線ＳＲＷ１に供給さ
れる。
よび／φＲに応答して第１の経路のラッチ回路にラッチ
されると同時に、データ信号ＲＤ２１は第２の経路の最
初のラッチ回路にラッチされる。続いて、第１の系統の
ラッチ回路にラッチされたデータ信号は読出制御信号φ
Ｒおよび／φＲに応答してＳＲＡＭ書込線ＳＲＷ１に供
給されるが、第２の経路の最初のラッチ回路にラッチさ
れたデータ信号ＲＤ２１は２つ目ののラッチ回路にラッ
チされる。続いて、第２の経路の２つ目のラッチ回路に
ラッチされたデータ信号ＲＤ２１は読出制御信号φＲお
よび／φＲに応答してＳＲＡＭ書込線ＳＲＷ１に供給さ
れる。
【００４７】データ信号ＲＤ１１およびＲＤ２１に続い
て同時に供給されるデータ信号ＲＤ１２およびＲＤ２２
もまた順次ＳＲＡＭ書込線ＳＲＷ１に供給される。
て同時に供給されるデータ信号ＲＤ１２およびＲＤ２２
もまた順次ＳＲＡＭ書込線ＳＲＷ１に供給される。
【００４８】次に、書込パイプラインレジスタ１０５２
の動作を図５に示されたタイミング図を参照して説明す
る。
の動作を図５に示されたタイミング図を参照して説明す
る。
【００４９】スタティックメモリセルアレイ２００のバ
ンク♯１から読出されたデータ信号ＷＤ１１，ＷＤ２
１，ＷＤ１２，ＷＤ２２はＳＲＡＭ読出線ＳＲ１を介し
て書込パイプラインレジスタ１０５２に供給される。デ
ータ信号ＷＤ１１は書込制御信号φＷおよび／φＷに応
答して書込パイプラインレジスタ１０５２の第１の経路
中の最初のラッチ回路にラッチされる。データ信号ＷＤ
２１は書込制御信号φＷおよび／φＷに応答して第１の
経路中の最初のラッチ回路にラッチされる。続いて、書
込制御信号φＷおよび／φＷに応答して、データ信号Ｗ
Ｄ１１は第１の経路中の２つ目のラッチ回路にラッチさ
れると同時に、データ信号ＷＤ２１は第２の経路中の最
初のラッチ回路にラッチされる。続いて書込制御信号φ
Ｗおよび／φＷに応答してデータ信号ＷＤ１１は第１の
経路中の３つ目のラッチ回路にラッチされると同時に、
データ信号ＷＤ２１は第２の経路中の３つ目のラッチ回
路にラッチされる。続いて、書込制御信号φＷおよび／
φＷに応答して、データ信号ＷＤ１１は１本のグローバ
ル書込線ＧＢＷ１を介して書込バッファ１０４３に供給
されると同時に、データ信号ＷＤ２１は１本のグローバ
ル書込線ＧＢＷ２を介して書込バッファ１０４４に供給
される。データ信号ＷＤ１１およびＷＤ２１は、書込バ
ッファ１０４３および１０４４によってそれぞれ増幅さ
れる。続いて、列選択線ＣＳＬのうち１本が活性化され
ると、対応する２つの列選択ゲート６０３，６０４がオ
ンになる。そのため、書込バッファ１０４３のデータ信
号ＷＤ１１はローカル読出／書込線対ＬＲＷ１，／ＬＲ
Ｗ１を介して対応するビット線対ＢＬ，／ＢＬに転送さ
れる。これと同時に、書込バッファ１０４４のデータ信
号ＷＤ２１はローカル読出／書込線対ＬＲＷ２，／ＬＲ
Ｗ２を介して対応するビット線対ＢＬ，／ＢＬに転送さ
れる。
ンク♯１から読出されたデータ信号ＷＤ１１，ＷＤ２
１，ＷＤ１２，ＷＤ２２はＳＲＡＭ読出線ＳＲ１を介し
て書込パイプラインレジスタ１０５２に供給される。デ
ータ信号ＷＤ１１は書込制御信号φＷおよび／φＷに応
答して書込パイプラインレジスタ１０５２の第１の経路
中の最初のラッチ回路にラッチされる。データ信号ＷＤ
２１は書込制御信号φＷおよび／φＷに応答して第１の
経路中の最初のラッチ回路にラッチされる。続いて、書
込制御信号φＷおよび／φＷに応答して、データ信号Ｗ
Ｄ１１は第１の経路中の２つ目のラッチ回路にラッチさ
れると同時に、データ信号ＷＤ２１は第２の経路中の最
初のラッチ回路にラッチされる。続いて書込制御信号φ
Ｗおよび／φＷに応答してデータ信号ＷＤ１１は第１の
経路中の３つ目のラッチ回路にラッチされると同時に、
データ信号ＷＤ２１は第２の経路中の３つ目のラッチ回
路にラッチされる。続いて、書込制御信号φＷおよび／
φＷに応答して、データ信号ＷＤ１１は１本のグローバ
ル書込線ＧＢＷ１を介して書込バッファ１０４３に供給
されると同時に、データ信号ＷＤ２１は１本のグローバ
ル書込線ＧＢＷ２を介して書込バッファ１０４４に供給
される。データ信号ＷＤ１１およびＷＤ２１は、書込バ
ッファ１０４３および１０４４によってそれぞれ増幅さ
れる。続いて、列選択線ＣＳＬのうち１本が活性化され
ると、対応する２つの列選択ゲート６０３，６０４がオ
ンになる。そのため、書込バッファ１０４３のデータ信
号ＷＤ１１はローカル読出／書込線対ＬＲＷ１，／ＬＲ
Ｗ１を介して対応するビット線対ＢＬ，／ＢＬに転送さ
れる。これと同時に、書込バッファ１０４４のデータ信
号ＷＤ２１はローカル読出／書込線対ＬＲＷ２，／ＬＲ
Ｗ２を介して対応するビット線対ＢＬ，／ＢＬに転送さ
れる。
【００５０】データ信号ＷＤ１２およびＷＤ２２も上記
と同様にグローバル書込線ＧＢＷ１およびＧＢＷ２を介
して書込バッファ１０４３および１０４４に並列的に供
給され、さらにローカル読出／書込線対ＬＲＷ１，／Ｌ
ＲＷ１およびＬＲＷ２，／ＬＲＷ２を介してビット線対
ＢＬ，／ＢＬおよびＢＬ，／ＢＬに並列的に供給され
る。
と同様にグローバル書込線ＧＢＷ１およびＧＢＷ２を介
して書込バッファ１０４３および１０４４に並列的に供
給され、さらにローカル読出／書込線対ＬＲＷ１，／Ｌ
ＲＷ１およびＬＲＷ２，／ＬＲＷ２を介してビット線対
ＢＬ，／ＢＬおよびＢＬ，／ＢＬに並列的に供給され
る。
【００５１】データ転送パイプラインレジスタ群ＤＴＲ
（♯１）に含まれるその他のデータ転送パイプラインレ
ジスタの構成および動作は上述したデータ転送パイプラ
インレジスタ１０５と同様である。
（♯１）に含まれるその他のデータ転送パイプラインレ
ジスタの構成および動作は上述したデータ転送パイプラ
インレジスタ１０５と同様である。
【００５２】１つのサブアレイＳＵＢ１に着目すると、
ＳＲＡＭ書込線ＳＷ１の数（１本）はグローバル読出線
ＧＢＲ１，ＧＢＲ２の数（２本）の１／２倍であるが、
ＳＲＡＭ書込線ＳＷ１の動作周波数はグローバル読出線
ＧＢＲ１，ＧＢＲ２の動作周波数の２倍である。したが
って、ＳＲＡＭ読出線ＳＲ１の数（１本）はグローバル
書込線ＧＢＷ１，ＧＢＷ２の数（２本）の１／２倍であ
るが、ＳＲＡＭ読出線ＳＲ１の動作周波数はグローバル
書込線ＧＢＷ１，ＧＢＷ２の動作周波数の２倍である。
ＳＲＡＭ書込線ＳＷ１の数（１本）はグローバル読出線
ＧＢＲ１，ＧＢＲ２の数（２本）の１／２倍であるが、
ＳＲＡＭ書込線ＳＷ１の動作周波数はグローバル読出線
ＧＢＲ１，ＧＢＲ２の動作周波数の２倍である。したが
って、ＳＲＡＭ読出線ＳＲ１の数（１本）はグローバル
書込線ＧＢＷ１，ＧＢＷ２の数（２本）の１／２倍であ
るが、ＳＲＡＭ読出線ＳＲ１の動作周波数はグローバル
書込線ＧＢＷ１，ＧＢＷ２の動作周波数の２倍である。
【００５３】したがって、図１に示された１つのメイン
バンク♯１に着目すると、単方向書込バスＳＷ（♯１）
の幅（２０ビット）は単方向読出バスＧＢＷ（♯１）の
幅（４０ビット）の１／２倍であるが、単方向書込バス
ＳＷ（♯１）の動作周波数は単方向読出バスＧＢＲ（♯
１）の動作周波数の２倍である。また、単方向読出バス
ＳＲ（♯１）の幅（２０ビット）は単方向書込バス（♯
１）の幅（４０ビット）の１／２倍であるが、単方向読
出バスＳＲ（♯１）の動作周波数は単方向書込バスＧＢ
Ｗ（♯１）の動作周波数の２倍である。
バンク♯１に着目すると、単方向書込バスＳＷ（♯１）
の幅（２０ビット）は単方向読出バスＧＢＷ（♯１）の
幅（４０ビット）の１／２倍であるが、単方向書込バス
ＳＷ（♯１）の動作周波数は単方向読出バスＧＢＲ（♯
１）の動作周波数の２倍である。また、単方向読出バス
ＳＲ（♯１）の幅（２０ビット）は単方向書込バス（♯
１）の幅（４０ビット）の１／２倍であるが、単方向読
出バスＳＲ（♯１）の動作周波数は単方向書込バスＧＢ
Ｗ（♯１）の動作周波数の２倍である。
【００５４】センスアンプ１０３０によって増幅された
データ信号は微弱であるため、ローカル読出／書込線Ｌ
ＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２は相補型で
かつ読出および書込兼用であるが、読出バッファ１０４
１，１０４２によって増幅されたデータ信号は強力であ
るため、グローバル読出線ＧＢＲ１，／ＧＢＲ２は単線
型でかつ読出専用である。これに伴い、グローバル書込
線ＧＢＷ１，／ＧＢＷ２は単線型でかつ書込専用であ
る。このように実施の形態１ではデータ転送バッファと
データ転送パイプラインレジスタとの間に接続されたバ
スが読出または書込専用であるにもかかわらず、その配
線数は双方向読出／書込バスの配線数と等しい。
データ信号は微弱であるため、ローカル読出／書込線Ｌ
ＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２は相補型で
かつ読出および書込兼用であるが、読出バッファ１０４
１，１０４２によって増幅されたデータ信号は強力であ
るため、グローバル読出線ＧＢＲ１，／ＧＢＲ２は単線
型でかつ読出専用である。これに伴い、グローバル書込
線ＧＢＷ１，／ＧＢＷ２は単線型でかつ書込専用であ
る。このように実施の形態１ではデータ転送バッファと
データ転送パイプラインレジスタとの間に接続されたバ
スが読出または書込専用であるにもかかわらず、その配
線数は双方向読出／書込バスの配線数と等しい。
【００５５】従来の典型的なエンベディドＤＲＡＭでは
ダイナミックメモリセルアレイおよびスタティックメモ
リセルアレイ間の転送バスは相補型でかつ読出および書
込兼用であるのに対し、本実施の形態１によるエンベデ
ィドＤＲＡＭではダイナミックメモリセルアレイおよび
スタティックメモリセルアレイ間の転送バスは単線型で
かつ読出または書込専用である。したがって、単方向読
出バスＧＢＲ（♯１）〜ＧＢＲ（♯４）および単方向書
込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）の配線数は従来
の双方向読出／書込バスの配線数と同じであるにもかか
わらず、データ信号の転送速度は２倍になりかつ読出デ
ータ信号と書込データ信号とが同時に転送可能であるか
ら、動作速度は従来の４倍になる。
ダイナミックメモリセルアレイおよびスタティックメモ
リセルアレイ間の転送バスは相補型でかつ読出および書
込兼用であるのに対し、本実施の形態１によるエンベデ
ィドＤＲＡＭではダイナミックメモリセルアレイおよび
スタティックメモリセルアレイ間の転送バスは単線型で
かつ読出または書込専用である。したがって、単方向読
出バスＧＢＲ（♯１）〜ＧＢＲ（♯４）および単方向書
込バスＧＢＷ（♯１）〜ＧＢＷ（♯４）の配線数は従来
の双方向読出／書込バスの配線数と同じであるにもかか
わらず、データ信号の転送速度は２倍になりかつ読出デ
ータ信号と書込データ信号とが同時に転送可能であるか
ら、動作速度は従来の４倍になる。
【００５６】６４ＭＤＲＡＭクラスで用いられる０．３
μｍプロセスのシミュレーションによると、ダイナミッ
クメモリセルアレイ１００からデータ転送パイプライン
レジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）へのデータ
転送周波数は１００ＭＨｚであった。他方、データ転送
パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯
４）とスタティックメモリセルアレイ２００との間のデ
ータ転送周波数は２００ＭＨｚであった。
μｍプロセスのシミュレーションによると、ダイナミッ
クメモリセルアレイ１００からデータ転送パイプライン
レジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）へのデータ
転送周波数は１００ＭＨｚであった。他方、データ転送
パイプラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯
４）とスタティックメモリセルアレイ２００との間のデ
ータ転送周波数は２００ＭＨｚであった。
【００５７】６４ＭＤＲＡＭクラスでは図２に示される
１つのメインバンク（♯１）を構成するサブアレイＳＵ
Ｂ１〜ＳＵＢ２０の図上横幅は約４０００μｍになり、
その上に６０００本のパワーメッシュ配線と６００本の
データバス配線を配置することも可能である。
１つのメインバンク（♯１）を構成するサブアレイＳＵ
Ｂ１〜ＳＵＢ２０の図上横幅は約４０００μｍになり、
その上に６０００本のパワーメッシュ配線と６００本の
データバス配線を配置することも可能である。
【００５８】たとえば、単方向読出バスＧＢＲ（♯１）
〜ＧＢＲ（♯４）および単方向書込バスＧＢＷ（♯１）
〜ＧＢＷ（♯４）の配線数を６００本にしかつその動作
周波数を１００ＭＨｚにするとともに、単方向書込バス
ＳＷ（♯１）〜ＳＷ（♯４）および単方向読出バスＳＲ
（♯１）〜ＳＲ（♯４）の配線数を３００本にしかつそ
の動作周波数を２００ＭＨｚにすると、データ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）と
データ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）
との間のバンド幅をデータ転送パイプラインレジスタ群
ＤＴＲ（♯１）〜ＤＴＲ（♯４）とスタティックメモリ
セルアレイ２００との間のバンド幅と等しくすることが
できる。この場合、１つのメインバンク当りのバンド幅
は１５Ｇバイト／秒（＝３００ビット×２（読出／書
込）×２００ＭＨｚ÷８（ビット／バイト））になる。
〜ＧＢＲ（♯４）および単方向書込バスＧＢＷ（♯１）
〜ＧＢＷ（♯４）の配線数を６００本にしかつその動作
周波数を１００ＭＨｚにするとともに、単方向書込バス
ＳＷ（♯１）〜ＳＷ（♯４）および単方向読出バスＳＲ
（♯１）〜ＳＲ（♯４）の配線数を３００本にしかつそ
の動作周波数を２００ＭＨｚにすると、データ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）と
データ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ（♯４）
との間のバンド幅をデータ転送パイプラインレジスタ群
ＤＴＲ（♯１）〜ＤＴＲ（♯４）とスタティックメモリ
セルアレイ２００との間のバンド幅と等しくすることが
できる。この場合、１つのメインバンク当りのバンド幅
は１５Ｇバイト／秒（＝３００ビット×２（読出／書
込）×２００ＭＨｚ÷８（ビット／バイト））になる。
【００５９】また、データ転送パイプラインレジスタ群
ＤＴＲ（♯１）〜ＤＴＲ（♯４）には多数の読出制御信
号φＲ，／φＲおよび書込制御信号φＷ，／φＷを供給
する必要があるが、本実施の形態１ではデータ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）が
センスアンプ列１０３ではなくスタティックメモリセル
アレイ２００に隣接するため、制御信号φＲ，／φＲ，
φＷ，／φＷのための配線数の増大を抑えることができ
る。
ＤＴＲ（♯１）〜ＤＴＲ（♯４）には多数の読出制御信
号φＲ，／φＲおよび書込制御信号φＷ，／φＷを供給
する必要があるが、本実施の形態１ではデータ転送パイ
プラインレジスタ群ＤＴＲ（♯１）〜ＤＴＲ（♯４）が
センスアンプ列１０３ではなくスタティックメモリセル
アレイ２００に隣接するため、制御信号φＲ，／φＲ，
φＷ，／φＷのための配線数の増大を抑えることができ
る。
【００６０】次に、図１に示されたダイナミックメモリ
セルアレイ１００の階層バンク構成について説明する。
セルアレイ１００の階層バンク構成について説明する。
【００６１】図１に示された制御回路４００は図６に示
されるようにバンクアドレス信号ＢＡに応答してバンク
イネーブル信号ＲＡＥ，ＲＢＥ，ＣＡＥ，ＣＢＥを生成
するバンク制御回路４０１を含む。このＤＲＡＭはさら
に、行デコーダ１０１（♯１Ａ）を活性化するための行
Ａバンクイネーブル信号ＲＡＥを受けるＡＮＤゲート７
００と、行デコーダ１０１（♯１Ｂ）を活性化するため
の行Ｂバンクイネーブル信号ＲＢＥを受けるＡＮＤゲー
ト７０１とを備える。ＡＮＤゲート７００および７０１
はさらに、公知の行プリデコーダ（図示せず）からの行
デコード信号Ｘを受ける。
されるようにバンクアドレス信号ＢＡに応答してバンク
イネーブル信号ＲＡＥ，ＲＢＥ，ＣＡＥ，ＣＢＥを生成
するバンク制御回路４０１を含む。このＤＲＡＭはさら
に、行デコーダ１０１（♯１Ａ）を活性化するための行
Ａバンクイネーブル信号ＲＡＥを受けるＡＮＤゲート７
００と、行デコーダ１０１（♯１Ｂ）を活性化するため
の行Ｂバンクイネーブル信号ＲＢＥを受けるＡＮＤゲー
ト７０１とを備える。ＡＮＤゲート７００および７０１
はさらに、公知の行プリデコーダ（図示せず）からの行
デコード信号Ｘを受ける。
【００６２】列デコーダ１０２（♯１）は、サブバンク
♯１Ａ側の列選択線ＣＳＬを活性化するための列Ａバン
クイネーブル信号ＣＡＥを受けるＡＮＤゲート１０２
０，１０２１と、サブバンク♯１Ｂ側の列選択線ＣＳＬ
を活性化するための列Ｂバンクイネーブル信号ＣＢＥを
受けるＡＮＤゲート１０２１，１０２３とを含む。ＡＮ
Ｄゲート１０２０〜１０２３はさらに、公知の列プリデ
コーダ（図示せず）からの列デコード信号Ｙを受ける。
♯１Ａ側の列選択線ＣＳＬを活性化するための列Ａバン
クイネーブル信号ＣＡＥを受けるＡＮＤゲート１０２
０，１０２１と、サブバンク♯１Ｂ側の列選択線ＣＳＬ
を活性化するための列Ｂバンクイネーブル信号ＣＢＥを
受けるＡＮＤゲート１０２１，１０２３とを含む。ＡＮ
Ｄゲート１０２０〜１０２３はさらに、公知の列プリデ
コーダ（図示せず）からの列デコード信号Ｙを受ける。
【００６３】続いて、上述した階層バンク構成の動作を
図７に示されたタイミング図を参照して説明する。
図７に示されたタイミング図を参照して説明する。
【００６４】サブバンク♯１Ａを示すバンクアドレスＢ
Ａに応答して行Ａバンクイネーブル信号ＲＡＥが活性化
され、このとき与えられた行アドレス信号ＲＡに応答し
て行デコーダ１０１（♯１Ａ）はサブバンク♯１Ａ内の
ワード線ＷＬのうち１本を活性化する。
Ａに応答して行Ａバンクイネーブル信号ＲＡＥが活性化
され、このとき与えられた行アドレス信号ＲＡに応答し
て行デコーダ１０１（♯１Ａ）はサブバンク♯１Ａ内の
ワード線ＷＬのうち１本を活性化する。
【００６５】続いて、サブバンク♯１Ｂを示すバンクア
ドレス信号ＢＡに応答して行Ｂバンクイネーブル信号Ｒ
ＢＥが活性化されると、行デコーダ１０１（♯１Ｂ）は
そのとき与えられた行アドレス信号ＲＡに応答してサブ
バンク♯１Ｂ内のワード線ＷＬのうち１本を活性化す
る。
ドレス信号ＢＡに応答して行Ｂバンクイネーブル信号Ｒ
ＢＥが活性化されると、行デコーダ１０１（♯１Ｂ）は
そのとき与えられた行アドレス信号ＲＡに応答してサブ
バンク♯１Ｂ内のワード線ＷＬのうち１本を活性化す
る。
【００６６】続いて、サブバンク♯１Ａを示すバンクア
ドレス信号ＢＡに応答して列Ａバンクイネーブル信号Ｃ
ＡＥが活性化されると、列デコーダ１０２（♯１）中の
ＡＮＤゲート１０２０，１０２１はそのとき与えられた
列アドレス信号ＣＡに応答してサブバンク♯１Ａ内の列
選択線ＣＳＬのうち１本を活性化する。これにより、サ
ブバンク♯１Ａ内の選択された２つのビット線対ＢＬ，
／ＢＬからローカル読出／書込線対ＬＲＷ１，／ＬＲＷ
１およびＬＲＷ２，／ＬＲＷ２にデータ信号が転送され
る。
ドレス信号ＢＡに応答して列Ａバンクイネーブル信号Ｃ
ＡＥが活性化されると、列デコーダ１０２（♯１）中の
ＡＮＤゲート１０２０，１０２１はそのとき与えられた
列アドレス信号ＣＡに応答してサブバンク♯１Ａ内の列
選択線ＣＳＬのうち１本を活性化する。これにより、サ
ブバンク♯１Ａ内の選択された２つのビット線対ＢＬ，
／ＢＬからローカル読出／書込線対ＬＲＷ１，／ＬＲＷ
１およびＬＲＷ２，／ＬＲＷ２にデータ信号が転送され
る。
【００６７】続いて、サブバンク♯１Ｂを示すバンクア
ドレス信号ＢＡに応答して列Ｂバンクイネーブル信号Ｃ
ＢＥが活性化されると、列デコーダ１０２（♯１）中の
ＡＮＤゲート１０２２，１０２３はそのとき与えられた
列アドレス信号ＣＡに応答してサブバンク♯１Ｂ内の列
選択線ＣＳＬのうち１本を活性化する。これにより、サ
ブバンク♯１Ｂ内の選択された２つのビット線対ＢＬ，
／ＢＬのデータ信号がローカル読出／書込線対ＬＲＷ
１，／ＬＲＷ１およびＬＲＷ２，／ＬＲＷ２にそれぞれ
転送される。
ドレス信号ＢＡに応答して列Ｂバンクイネーブル信号Ｃ
ＢＥが活性化されると、列デコーダ１０２（♯１）中の
ＡＮＤゲート１０２２，１０２３はそのとき与えられた
列アドレス信号ＣＡに応答してサブバンク♯１Ｂ内の列
選択線ＣＳＬのうち１本を活性化する。これにより、サ
ブバンク♯１Ｂ内の選択された２つのビット線対ＢＬ，
／ＢＬのデータ信号がローカル読出／書込線対ＬＲＷ
１，／ＬＲＷ１およびＬＲＷ２，／ＬＲＷ２にそれぞれ
転送される。
【００６８】続いて、サブバンク♯１Ａを示すバンクア
ドレス信号ＢＡおよびサブバンク♯１Ｂを示すバンクア
ドレス信号ＢＡが上記と同様に順次与えられ、さらにバ
ンクアドレス信号ＢＡに同期して列アドレス信号ＣＡが
上記と同様に順次与えられると、上記と同様にサブバン
ク♯１Ａ、♯１Ｂの順にデータ信号がローカル読出／書
込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２に
転送される。
ドレス信号ＢＡおよびサブバンク♯１Ｂを示すバンクア
ドレス信号ＢＡが上記と同様に順次与えられ、さらにバ
ンクアドレス信号ＢＡに同期して列アドレス信号ＣＡが
上記と同様に順次与えられると、上記と同様にサブバン
ク♯１Ａ、♯１Ｂの順にデータ信号がローカル読出／書
込線対ＬＲＷ１，／ＬＲＷ１，ＬＲＷ２，／ＬＲＷ２に
転送される。
【００６９】したがって、たとえば１つのメインバンク
♯１に着目すると、メインバンク♯１内のメモリセル６
００は行デコーダ１０１（♯１Ａ），１０１（♯１Ｂ）
および列デコーダ１０２（♯１）によって単純に選択さ
れるように見えるが、実際にはサブバンク♯１Ａ内のメ
モリセル６００が行デコーダ１０１（♯１Ａ）および列
デコーダ１０２（♯１）によって選択され、さらにサブ
バンク♯１Ｂ内のメモリセル６００が行デコーダ１０１
（♯１Ｂ）および列デコーダ１０２（♯１）によって選
択されている。
♯１に着目すると、メインバンク♯１内のメモリセル６
００は行デコーダ１０１（♯１Ａ），１０１（♯１Ｂ）
および列デコーダ１０２（♯１）によって単純に選択さ
れるように見えるが、実際にはサブバンク♯１Ａ内のメ
モリセル６００が行デコーダ１０１（♯１Ａ）および列
デコーダ１０２（♯１）によって選択され、さらにサブ
バンク♯１Ｂ内のメモリセル６００が行デコーダ１０１
（♯１Ｂ）および列デコーダ１０２（♯１）によって選
択されている。
【００７０】このように実施の形態１ではバンクが階層
化されているため、見かけ上のバンク（メインバンク♯
１〜♯４）の数は図１２に示された従来のものと同じで
あるが、実際上のバンク（サブバンク♯１Ａ〜♯４Ａ，
♯１Ｂ〜♯４Ｂ）の数は従来の２倍になる。このように
見かけ上のバンク数は増えていないため、シリコンペナ
ルティの増大が抑えられる。
化されているため、見かけ上のバンク（メインバンク♯
１〜♯４）の数は図１２に示された従来のものと同じで
あるが、実際上のバンク（サブバンク♯１Ａ〜♯４Ａ，
♯１Ｂ〜♯４Ｂ）の数は従来の２倍になる。このように
見かけ上のバンク数は増えていないため、シリコンペナ
ルティの増大が抑えられる。
【００７１】［実施の形態２］図１に示された実施の形
態１ではデータ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ
（♯４）およびデータ転送パイプラインレジスタ群ＤＴ
Ｒ（♯１）〜ＤＴＲ（♯４）が別々に配置されるが、図
８に示された実施の形態２ではそれらが一体化されたデ
ータ転送バッファ／パイプラインレジスタ群ＤＴＢ／Ｄ
ＴＲ（♯１）〜ＤＴＢ／ＤＴＲ（♯４）が配置される。
したがって、データ転送バッファだけでなくデータ転送
パイプラインレジスタもまたセンスアンプ列に隣接す
る。すなわち、図２に示された実施の形態１ではデータ
転送バッファ１０４のみがセンスアンプ列１０３に隣接
するが、図９に示された実施の形態２ではデータ転送バ
ッファ／パイプラインレジスタ８００がセンスアンプ列
１０３に隣接する。このデータ転送バッファ／パイプラ
インレジスタ８００は、図１０に示されるように、読出
バッファ１０４１，１０４２と、書込バッファ１０４
３，１０４４と、読出パイプラインレジスタ１０５１
と、書込パイプラインレジスタ１０５２とを含む。この
データ転送バッファ／パイプラインレジスタ８００は図
３に示されたデータ転送バッファ１０４およびデータ転
送パイプラインレジスタ１０５が一体化されたにすぎな
いから、その動作は上述したデータ転送バッファ１０４
およびデータ転送パイプラインレジスタ１０５の動作と
同様である。
態１ではデータ転送バッファ群ＤＴＢ（♯１）〜ＤＴＢ
（♯４）およびデータ転送パイプラインレジスタ群ＤＴ
Ｒ（♯１）〜ＤＴＲ（♯４）が別々に配置されるが、図
８に示された実施の形態２ではそれらが一体化されたデ
ータ転送バッファ／パイプラインレジスタ群ＤＴＢ／Ｄ
ＴＲ（♯１）〜ＤＴＢ／ＤＴＲ（♯４）が配置される。
したがって、データ転送バッファだけでなくデータ転送
パイプラインレジスタもまたセンスアンプ列に隣接す
る。すなわち、図２に示された実施の形態１ではデータ
転送バッファ１０４のみがセンスアンプ列１０３に隣接
するが、図９に示された実施の形態２ではデータ転送バ
ッファ／パイプラインレジスタ８００がセンスアンプ列
１０３に隣接する。このデータ転送バッファ／パイプラ
インレジスタ８００は、図１０に示されるように、読出
バッファ１０４１，１０４２と、書込バッファ１０４
３，１０４４と、読出パイプラインレジスタ１０５１
と、書込パイプラインレジスタ１０５２とを含む。この
データ転送バッファ／パイプラインレジスタ８００は図
３に示されたデータ転送バッファ１０４およびデータ転
送パイプラインレジスタ１０５が一体化されたにすぎな
いから、その動作は上述したデータ転送バッファ１０４
およびデータ転送パイプラインレジスタ１０５の動作と
同様である。
【００７２】また、この実施の形態２では図９に示され
るようにＳＲＡＭ書込線ＳＷ１，ＳＷ２およびＳＲＡＭ
読出線ＳＲ１〜ＳＲ２０がダイナミックメモリセルアレ
イ１００上に形成される。
るようにＳＲＡＭ書込線ＳＷ１，ＳＷ２およびＳＲＡＭ
読出線ＳＲ１〜ＳＲ２０がダイナミックメモリセルアレ
イ１００上に形成される。
【００７３】したがって、単方向書込バスＳＷ（♯１）
および単方向読出バスＳＲ（♯１）の配線数（４０本）
は双方向読出／書込バスＬＲＷ（♯１）の配線数（８０
本）の１／２倍であるが、単方向書込バスＳＷ（♯１）
および単方向読出バスＳＲ（♯１）の動作周波数は双方
向読出／書込バスＬＲＷ（♯１）の動作周波数の２倍で
ある。このように、単方向書込バスＳＷ（♯１）および
単方向読出バスＳＲ（♯１）の配線数（４０本）は従来
の双方向読出／書込バスの配線数（４０本）と同じであ
るにもかかわらず、データ信号の転送速度は２倍になり
かつ読出データ信号と書込データ信号とが同時に転送可
能であるから、動作速度は従来の４倍になる。
および単方向読出バスＳＲ（♯１）の配線数（４０本）
は双方向読出／書込バスＬＲＷ（♯１）の配線数（８０
本）の１／２倍であるが、単方向書込バスＳＷ（♯１）
および単方向読出バスＳＲ（♯１）の動作周波数は双方
向読出／書込バスＬＲＷ（♯１）の動作周波数の２倍で
ある。このように、単方向書込バスＳＷ（♯１）および
単方向読出バスＳＲ（♯１）の配線数（４０本）は従来
の双方向読出／書込バスの配線数（４０本）と同じであ
るにもかかわらず、データ信号の転送速度は２倍になり
かつ読出データ信号と書込データ信号とが同時に転送可
能であるから、動作速度は従来の４倍になる。
【００７４】ここで、上記実施の形態１および２のよう
に階層化されたバンクを有するＤＲＡＭをフレームバッ
ファとして用いる場合について説明する。この場合、描
画用のページとＣＲＴリフレッシュ用のページとの少な
くとも２つの異なるページをアクセスする必要がある。
に階層化されたバンクを有するＤＲＡＭをフレームバッ
ファとして用いる場合について説明する。この場合、描
画用のページとＣＲＴリフレッシュ用のページとの少な
くとも２つの異なるページをアクセスする必要がある。
【００７５】上記実施の形態１および２によるＤＲＡＭ
では８つの独立した行デコーダ１０１（♯１Ａ）〜１０
１（♯４Ａ），１０１（♯１Ｂ）〜１０１（♯４Ｂ）が
８つのサブバンク♯１Ａ〜♯４Ａ，♯１Ｂ〜♯４Ｂに対
応して設けられるため、８つの異なる行、すなわちペー
ジがアクセス可能である。しかしながら、行デコーダ１
０１（♯１Ａ）は行デコーダ１０１（♯１Ｂ）と共通で
あり、行デコーダ１０１（♯２Ａ）は行デコーダ１０１
（♯２Ｂ）と共通であり、行デコーダ１０１（♯３Ａ）
は行デコーダ１０１（♯３Ｂ）と共通であり、行デコー
ダ１０１（♯４Ａ）は行デコーダ１０２（♯４Ｂ）と共
通であるため、行デコーダ１０１（♯１Ａ）〜１０１
（♯４Ａ），１０１（♯１Ｂ）〜１０１（♯４Ｂ）は４
つのバンクを構成する。したがって、８つの異なるペー
ジがアクセス可能であれば、ローカル読出／書込線対は
２つのサブバンクに共通する。そのため、サブバンク♯
１Ａ〜♯４Ａ、またはサブバンク♯１Ｂ〜♯４Ｂにおい
ては何らの制限なくデータ転送が可能であるが、サブバ
ンク♯１Ａおよび♯１Ｂ、サブバンク♯２Ａおよび♯２
Ｂ、サブバンク♯３Ａおよび♯３Ｂ、サブバンク♯４Ａ
および♯４Ｂ間では、インターロックが生じる。
では８つの独立した行デコーダ１０１（♯１Ａ）〜１０
１（♯４Ａ），１０１（♯１Ｂ）〜１０１（♯４Ｂ）が
８つのサブバンク♯１Ａ〜♯４Ａ，♯１Ｂ〜♯４Ｂに対
応して設けられるため、８つの異なる行、すなわちペー
ジがアクセス可能である。しかしながら、行デコーダ１
０１（♯１Ａ）は行デコーダ１０１（♯１Ｂ）と共通で
あり、行デコーダ１０１（♯２Ａ）は行デコーダ１０１
（♯２Ｂ）と共通であり、行デコーダ１０１（♯３Ａ）
は行デコーダ１０１（♯３Ｂ）と共通であり、行デコー
ダ１０１（♯４Ａ）は行デコーダ１０２（♯４Ｂ）と共
通であるため、行デコーダ１０１（♯１Ａ）〜１０１
（♯４Ａ），１０１（♯１Ｂ）〜１０１（♯４Ｂ）は４
つのバンクを構成する。したがって、８つの異なるペー
ジがアクセス可能であれば、ローカル読出／書込線対は
２つのサブバンクに共通する。そのため、サブバンク♯
１Ａ〜♯４Ａ、またはサブバンク♯１Ｂ〜♯４Ｂにおい
ては何らの制限なくデータ転送が可能であるが、サブバ
ンク♯１Ａおよび♯１Ｂ、サブバンク♯２Ａおよび♯２
Ｂ、サブバンク♯３Ａおよび♯３Ｂ、サブバンク♯４Ａ
および♯４Ｂ間では、インターロックが生じる。
【００７６】しかしながら、スクリーン上の画像を図１
１に示されるようにサブバンク♯１Ａ〜♯４Ａ，♯１Ｂ
〜♯４Ｂにマッピングすることにより、インターロック
を回避することができる。図６に示されたベクタ９００
を描画するとき、♯１Ａ、♯２Ａ、♯４Ａ、♯３Ａ、♯
１Ｂの順にサブバンクがアクセスされるから、描画速度
は完全に独立した８バンク構成のものと同等である。こ
のようにインターロックが問題となるバンクが隣り合わ
ないように画像をマッピングすれば、バンクを階層化し
てもバンク間でインターロックが生じることはない。
１に示されるようにサブバンク♯１Ａ〜♯４Ａ，♯１Ｂ
〜♯４Ｂにマッピングすることにより、インターロック
を回避することができる。図６に示されたベクタ９００
を描画するとき、♯１Ａ、♯２Ａ、♯４Ａ、♯３Ａ、♯
１Ｂの順にサブバンクがアクセスされるから、描画速度
は完全に独立した８バンク構成のものと同等である。こ
のようにインターロックが問題となるバンクが隣り合わ
ないように画像をマッピングすれば、バンクを階層化し
てもバンク間でインターロックが生じることはない。
【００７７】以上、本発明の実施の形態を説明したが、
本発明は上述した実施の形態に限定されるものでなく、
たとえば上述したザブアレイの数やバス幅などは単なる
例示に過ぎないなど、本発明はその趣旨を逸脱すること
なく種々の改良、修正、変形などを加えた態様で実施し
得るものである。
本発明は上述した実施の形態に限定されるものでなく、
たとえば上述したザブアレイの数やバス幅などは単なる
例示に過ぎないなど、本発明はその趣旨を逸脱すること
なく種々の改良、修正、変形などを加えた態様で実施し
得るものである。
【００７８】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、読出および書込レジスタとスタティックメモリセル
アレイとが第２の書込および読出線によって接続される
ため、バンド幅の拡張が可能である。
ば、読出および書込レジスタとスタティックメモリセル
アレイとが第２の書込および読出線によって接続される
ため、バンド幅の拡張が可能である。
【００７９】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、第２の書込および読出線の動
作周波数は第１の読出および書込線の動作周波数のＮ倍
であり、かつ第２の書込および読出線の数は第１の読出
および書込線の数の１／Ｎ倍であるため、第２の書込お
よび読出線の数を増大させることなくデータ転送速度
を、ひいてはバンド幅の向上が可能である。
請求項１の効果に加えて、第２の書込および読出線の動
作周波数は第１の読出および書込線の動作周波数のＮ倍
であり、かつ第２の書込および読出線の数は第１の読出
および書込線の数の１／Ｎ倍であるため、第２の書込お
よび読出線の数を増大させることなくデータ転送速度
を、ひいてはバンド幅の向上が可能である。
【００８０】請求項３に係る半導体記憶装置によれば、
請求項１または２の効果に加えて、読出および書込レジ
スタはスタティックメモリセルアレイに隣接するため、
読出および書込レジスタを制御するための信号線による
シリコンペナルティの増大が抑えられる。
請求項１または２の効果に加えて、読出および書込レジ
スタはスタティックメモリセルアレイに隣接するため、
読出および書込レジスタを制御するための信号線による
シリコンペナルティの増大が抑えられる。
【００８１】請求項４に係る半導体記憶装置によれば、
請求項１または２の効果に加えて、読出および書込バッ
ファだけでなく読出および書込レジスタもまたセンスア
ンプ列に隣接するため、ダイナミックメモリセルアレイ
上に形成される第２の書込および読出線の数を少なくす
ることが可能である。
請求項１または２の効果に加えて、読出および書込バッ
ファだけでなく読出および書込レジスタもまたセンスア
ンプ列に隣接するため、ダイナミックメモリセルアレイ
上に形成される第２の書込および読出線の数を少なくす
ることが可能である。
【００８２】請求項５に係る半導体記憶装置によれば、
ダイナミックメモリセルアレイのバンクが階層化される
ため、メインバンク（見かけ上のバンク）の数を増やす
ことなく、サブバンク（実際上のバンク）の数を増やす
ことができ、その結果、シリコンペナルティの増大が抑
えられる。
ダイナミックメモリセルアレイのバンクが階層化される
ため、メインバンク（見かけ上のバンク）の数を増やす
ことなく、サブバンク（実際上のバンク）の数を増やす
ことができ、その結果、シリコンペナルティの増大が抑
えられる。
【図１】 本発明の実施の形態１によるエンベディドＤ
ＲＡＭの構成を示すブロック図である。
ＲＡＭの構成を示すブロック図である。
【図２】 図１に示された１つのメインバンクの構成を
示すレイアウト図である。
示すレイアウト図である。
【図３】 図２に示された１つのサブアレイとそれに対
応するデータ転送バッファおよびデータ転送パイプライ
ンレジスタの構成を示す回路図である。
応するデータ転送バッファおよびデータ転送パイプライ
ンレジスタの構成を示す回路図である。
【図４】 図３に示された読出パイプラインレジスタの
動作を示すタイミング図である。
動作を示すタイミング図である。
【図５】 図３に示された書込パイプラインレジスタの
動作を示すタイミング図である。
動作を示すタイミング図である。
【図６】 図１に示された２つのサブバンクに分割され
た１つのメインバンクの構成を示す回路図である。
た１つのメインバンクの構成を示す回路図である。
【図７】 図６に示された階層バンク構成の動作を示す
タイミング図である。
タイミング図である。
【図８】 本発明の実施の形態２によるエンベディドＤ
ＲＡＭの構成を示すブロック図である。
ＲＡＭの構成を示すブロック図である。
【図９】 図８に示された１つのメインバンクの構成を
示すレイアウト図である。
示すレイアウト図である。
【図１０】 図９に示された１つのサブアレイとそれに
対応するデータ転送バッファ／パイプラインレジスタの
構成を示す回路図である。
対応するデータ転送バッファ／パイプラインレジスタの
構成を示す回路図である。
【図１１】 図１および図２に示された階層バンク構成
を有するＤＲＡＭをフレームバッファとして用いる場合
の好ましいマッピング例を示す図である。
を有するＤＲＡＭをフレームバッファとして用いる場合
の好ましいマッピング例を示す図である。
【図１２】 従来のエンベディドＤＲＡＭの構成を示す
ブロック図である。
ブロック図である。
ＢＬ，／ＢＬ ビット線対、１００ ダイナミックメモ
リセルアレイ、１０３センスアンプ列、ＬＲＷ１，／Ｌ
ＲＷ１，ＬＲＷ２，／ＬＲＷ２ ローカル読出／書込線
対、１０４１，１０４２ 読出バッファ、１０４３，１
０４４ 書込バッファ、ＧＢＲ１，ＧＢＲ２ グローバ
ル読出線、ＧＢＷ１，ＧＢＷ２ グローバル書込線、１
０５１ 読出パイプラインレジスタ、１０５２ 書込パ
イプラインレジスタ、２００ スタティックメモリセル
アレイ、ＳＷ１ ＳＲＡＭ書込線、ＳＲ１ ＳＲＡＭ読
出線、ＧＢＲ（♯１）〜ＧＢＲ（♯４） 単方向読出バ
ス、ＧＢＷ（♯１）〜ＧＢＷ（♯４） 単方向書込バ
ス、ＳＷ（♯１）〜ＳＷ（♯４） 単方向書込バス、Ｓ
Ｒ（♯１）〜ＳＲ（♯４） 単方向読出バス、♯１〜♯
４ メインバンク、♯１Ａ〜♯４Ａ，♯１Ｂ〜♯４Ｂ
サブバンク、１０１（♯１Ａ）〜１０１（♯４Ａ），１
０１（♯１Ｂ）〜１０１（♯４Ｂ） 行デコーダ、１０
２（♯１）〜１０２（♯４） 列デコーダ。
リセルアレイ、１０３センスアンプ列、ＬＲＷ１，／Ｌ
ＲＷ１，ＬＲＷ２，／ＬＲＷ２ ローカル読出／書込線
対、１０４１，１０４２ 読出バッファ、１０４３，１
０４４ 書込バッファ、ＧＢＲ１，ＧＢＲ２ グローバ
ル読出線、ＧＢＷ１，ＧＢＷ２ グローバル書込線、１
０５１ 読出パイプラインレジスタ、１０５２ 書込パ
イプラインレジスタ、２００ スタティックメモリセル
アレイ、ＳＷ１ ＳＲＡＭ書込線、ＳＲ１ ＳＲＡＭ読
出線、ＧＢＲ（♯１）〜ＧＢＲ（♯４） 単方向読出バ
ス、ＧＢＷ（♯１）〜ＧＢＷ（♯４） 単方向書込バ
ス、ＳＷ（♯１）〜ＳＷ（♯４） 単方向書込バス、Ｓ
Ｒ（♯１）〜ＳＲ（♯４） 単方向読出バス、♯１〜♯
４ メインバンク、♯１Ａ〜♯４Ａ，♯１Ｂ〜♯４Ｂ
サブバンク、１０１（♯１Ａ）〜１０１（♯４Ａ），１
０１（♯１Ｂ）〜１０１（♯４Ｂ） 行デコーダ、１０
２（♯１）〜１０２（♯４） 列デコーダ。
Claims (5)
- 【請求項１】 複数のビット線対を含むダイナミックメ
モリセルアレイと、 前記複数のビット線対に接続されたセンスアンプ列と、 前記複数のビット線対に接続された複数の読出／書込線
対と、 各々が前記読出／書込線対の１つに対応しかつその対応
する１つの読出／書込線対に接続された複数の読出バッ
ファと、 各々が前記読出／書込線対の１つに対応しかつその対応
する１つの読出／書込線対に接続された複数の書込バッ
ファと、 各々が前記読出バッファの１つに対応しかつその対応す
る１つの読出バッファに接続された複数の第１の読出線
と、 各々が前記書込バッファの１つに対応しかつその対応す
る１つの書込バッファに接続された複数の第１の書込線
と、 前記複数の第１の読出線に接続された読出レジスタと、 前記複数の第１の書込線に接続された書込レジスタと、 スタティックメモリセルアレイと、 前記読出レジスタと前記スタティックメモリセルアレイ
との間に接続され、前記読出レジスタから前記スタティ
ックメモリセルアレイにデータを転送するための第２の
書込線と、 前記スタティックメモリセルアレイと前記書込レジスタ
との間に接続され、前記スタティックメモリセルアレイ
から前記書込レジスタにデータを転送するための第２の
読出線とを備えた半導体記憶装置。 - 【請求項２】 前記第２の書込および読出線の動作周波
数は前記第１の読出および書込線の数のＮ（Ｎは自然
数）倍であり、前記第２の書込および読出線の数は前記
第１の読出および書込線の数の１／Ｎ倍である、請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記読出および書込バッファは前記セン
スアンプ列に隣接し、前記読出および書込レジスタは前
記スタティックメモリセルアレイに隣接し、前記第１の
読出および書込線は前記ダイナミックメモリセルアレイ
上に形成される、請求項１または２に記載の半導体記憶
装置。 - 【請求項４】 前記読出および書込バッファならびに前
記読出および書込レジスタは前記センスアンプ列に隣接
し、前記第２の書込および読出線は前記ダイナミックメ
モリセルアレイ上に形成される、請求項１または２に記
載の半導体記憶装置。 - 【請求項５】 ダイナミックメモリセルアレイを備え、
前記ダイナミックメモリセルアレイは複数のメインバン
クに分割され、前記メインバンクの各々は複数のサブバ
ンクに分割され、 各々が前記メインバンクの１つに対応しかつその対応す
るメインバンクに接続された複数の第１のデコーダと、 各々が前記サブバンクの１つに対応しかつその対応する
サブバンクに接続された複数の第２のデコーダとを備え
た半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9112570A JPH10302471A (ja) | 1997-02-28 | 1997-04-30 | 半導体記憶装置 |
| US08/962,729 US5953257A (en) | 1997-02-28 | 1997-11-03 | Semiconductor memory device accessible at high speed |
| DE19748502A DE19748502A1 (de) | 1997-02-28 | 1997-11-03 | Halbleiterspeichereinrichtung, auf die mit hoher Geschwindigkeit zugegriffen werden kann |
| CN98105229A CN1214515A (zh) | 1997-02-28 | 1998-02-24 | 半导体存储器 |
| KR1019980005953A KR100280566B1 (ko) | 1997-02-28 | 1998-02-25 | 반도체 기억 장치 |
| TW087102825A TW374165B (en) | 1997-02-28 | 1998-02-26 | Semiconductor memory device |
| US09/288,018 US6075728A (en) | 1997-02-28 | 1999-04-08 | Semiconductor memory device accessible at high speed |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582697 | 1997-02-28 | ||
| JP9-45826 | 1997-02-28 | ||
| JP9112570A JPH10302471A (ja) | 1997-02-28 | 1997-04-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302471A true JPH10302471A (ja) | 1998-11-13 |
Family
ID=26385913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9112570A Pending JPH10302471A (ja) | 1997-02-28 | 1997-04-30 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5953257A (ja) |
| JP (1) | JPH10302471A (ja) |
| KR (1) | KR100280566B1 (ja) |
| CN (1) | CN1214515A (ja) |
| DE (1) | DE19748502A1 (ja) |
| TW (1) | TW374165B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367690B1 (ko) * | 2000-12-04 | 2003-01-14 | (주)실리콘세븐 | 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법 |
| KR100371145B1 (ko) * | 2000-12-29 | 2003-02-06 | 주식회사 하이닉스반도체 | 임베디드 메모리 장치의 데이터 입출력 장치 |
| US6581188B1 (en) | 1999-07-29 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of designing the same |
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
| JP2006048914A (ja) * | 2004-07-30 | 2006-02-16 | Samsung Electronics Co Ltd | 半導体メモリ装置及びこの装置のデータライン配置方法 |
| KR100800105B1 (ko) * | 2001-11-30 | 2008-02-01 | 매그나칩 반도체 유한회사 | 임베디드 디램 |
| KR100855966B1 (ko) | 2007-01-04 | 2008-09-02 | 삼성전자주식회사 | 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법 |
| JP2009123324A (ja) * | 2007-11-09 | 2009-06-04 | Hynix Semiconductor Inc | バンクタイプ半導体メモリ装置 |
| JP6490840B1 (ja) * | 2018-01-05 | 2019-03-27 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302471A (ja) * | 1997-02-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6351427B1 (en) * | 1997-12-10 | 2002-02-26 | Texas Instruments Incorporated | Stored write scheme for high speed/wide bandwidth memory devices |
| US6504550B1 (en) * | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6535218B1 (en) * | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US6215718B1 (en) * | 1998-06-11 | 2001-04-10 | Texas Instruments Incorporated | Architecture for large capacity high-speed random access memory |
| JP3248617B2 (ja) * | 1998-07-14 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
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