KR100800105B1 - 임베디드 디램 - Google Patents

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KR100800105B1
KR100800105B1 KR1020010075145A KR20010075145A KR100800105B1 KR 100800105 B1 KR100800105 B1 KR 100800105B1 KR 1020010075145 A KR1020010075145 A KR 1020010075145A KR 20010075145 A KR20010075145 A KR 20010075145A KR 100800105 B1 KR100800105 B1 KR 100800105B1
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김용기
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매그나칩 반도체 유한회사
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Abstract

본 발명은 임베디드 디램(EMBEDDED DRAM)에 관한 것으로, 메모리 컴파일러를 이용한 ×16 비트 이하 및 ×128 비트 I/O 이상의 좁은(Narrow)/넓은(Wide) 데이타 폭(Width)을 구현하고 최소한의 래이아웃 변경을 통한 디자인 시간을 혁신적으로 향상 시킬 수 있도록 구성한 임베디드 디램에 관한 것이다. 이를 위한 본 발명의 임베디드 디램은 다수개의 데이타를 저장하며 수신된 로오 및 컬럼 어드레스에 의해 선택된 데이타를 출력하는 메모리셀 블록부와, 상기 메모리셀 블록부의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 로오 디코더부와, 상기 메모리셀 블록부의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 컬럼 어드레스를 디코딩시켜 발생하는 컬럼 디코더부와, 돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록부로 전송하는 다수개의 제 1 스위칭부와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 멀티플렉서부를 구비한 것을 특징으로 한다.

Description

임베디드 디램{EMBEDDED DRAM}
도 1은 종래 기술에 따른 임베디드 디램 코어를 도시한 구조도
도 2는 본 발명에 의한 임베디드 디램 코어를 도시한 구조도
도 3은 본 발명에 의한 임베디드 디램의 1메가 셀 어레이 블록을 도시한 구조도
도 4는 본 발명에 의한 임베디드 디램의 4메가 셀 어레이 블록을 도시한 구조도
도 5는 본 발명에 의한 임베디드 디램의 8메가 셀 어레이 블록을 도시한 구조도
* 도면의 주요부분에 대한 부호의 설명 *
11, 11_1∼11_8 : 128 서브셀 블록부 12 : 로오 디코더부
13, 13_1∼13_16 : 컬럼 디코더부 14 : 멀티플렉서부
15 : 디코더부 40 : 주변 로직부
20, 20_1∼20_16 : 컬럼 스위칭부
100, 100_1∼100_8 : 1메가(M) 셀 어레이 블록부
본 발명은 임베디드 디램(Embedded DRAM)에 관한 것으로, 특히 메모리 컴파일러(Memory Compiler)를 이용한 ×16 비트 이하 및 ×128 비트 I/O 이상의 좁은(Narrow)/넓은(Wide) 데이타 폭(Width)을 구현하고 최소한의 래이아웃(Layout) 변경을 통한 디자인 시간을 혁신적으로 향상 시킬 수 있도록 구성한 임베디드 디램에 관한 것이다.
도 1은 종래 기술에 따른 임베디드 디램의 구조를 나타낸 것으로, 128 서브 셀 블록부(1), 로오 디코더부(2), 컬럼 디코더부(3), 멀티플렉서부(4), N모스 트랜지스터(Nn) 및 P모스 트랜지스터(Pn)를 구비하고 있다.
먼저, 로오 디코더부(2)는 로오 어드레스(Row Add)를 수신하여 128 서브 셀 블록부(1)의 로오를 선택하여 활성화시킨다. 그리고, 컬럼 디코더부(3)는 컬럼 어드레스(Column Add)를 수신하여 128 서브 셀 블록부(1)의 컬럼을 선택하기 위한 디코딩된 신호를 출력한다.
N모스 트랜지스터(N1) 및 P모스 트랜지스터(P1)는 1쌍씩 묶여 있으며, 스위칭 신호(SWTHSGL)에 의해 컬럼 디코더부(3)로부터 수신된 신호를 128 서브 셀 블록부(1) 또는 멀티플렉서부(4)로 전송한다. 이때, N모스 트랜지스터(N1)를 통해 128 서브 셀 블록부(1)로 전송되는 신호는 좁은(Narrow) I/O 동작을 위한 신호(yi_narrow1<0:n>)이며, P모스 트랜지스터(P1)를 통해 멀티플렉서부(14)로 전송되는 신호는 넓은(Wide) I/O 동작을 위한 신호(yi_narrow2<0:n>)이다.
멀티플렉서부(4)는 P모스 트랜지스터(Pn)를 통해 전송된 신호(yi_narrow2<0:n>)를 수신하여 제어 신호(CTLSGL)에 의해 선택된 신호(yi_wide<0:m>)를 128 서브 셀 블록부(1)로 출력한다.
128 서브 셀 블록부(1)는 N모스 트랜지스터(N1)를 통해 수신된 신호(yi_narrow1<0:m>) 또는 멀티플렉서부(4)에서 수신된 신호(yi_wide<0:m>)에 의해 컬럼 라인을 활성화 시키게 된다.
그러면, 도 1을 참조하여 그 동작에 대해 설명한다.
우선, 스위칭 신호(SWTHSGL)가 '하이'이면 N모스 트랜지스터(N1)는 턴-온, P모스 트랜지스터(P1)는 턴-오프되어 컬럼 디코더부(3)에 의해 디코딩되어진 신호(yi_narrow1<0:n>)가 기존의 좁은(Narrow) I/O 코어 구조로 동작하게 된다. 이에 의해, 센스 앰프단의 컬럼 게이트를 활성화하여 데이타를 데이타 버스 라인으로 전송한다.
그리고, 스위칭 신호(SWTHSGL)가 '로우'이면 N모스 트랜지스터(N1)는 턴-오프, P모스 트랜지스터(P1)는 턴-온되어 컬럼 디코더부(3)에 의해 디코딩되어진 신호(yi_narrow2<0:n>)가 멀티플렉서부(4)로 입력된다. 이때, 멀티플렉서부(4)는 제어신호(CTLSGL)에 의해 선택되어진 신호(yi_wide<0:m>)를 128 서브셀 블록부(1)로 출력함으로써 센스 앰프단의 컬럼 게이트를 활성화하여 데이타를 데이타 버스 라인으로 전송한다.
그런데, 상기 구성을 갖는 종래의 임베디드 디램에 있어서는 멀티플렉서부(4)로 입력되는 신호(yi_narrow2<0:n>)의 값이 커지게 되면(즉, n값이 커지면), 멀티플렉서부(4)의 동작을 제어하는 제어 신호(CTLSGL)의 수가 많아져 외부에서의 인터페이스 입력 신호(interface input signal)의 수가 증가하는 문제점이 있었다. 그리고, 스위칭 신호(SWTHSGL)를 발생하기 위하여 외부 제어신호가 필요한 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 멀티 디바이스(Multi Device)용으로 고정된 어드레스 신호(A0∼An)를 모드 레지스터 세팅(Mode Register Setting)시 돈 캐어(Don't Care) 비트(A8∼An)를 프리디코딩하여 멀티플렉서 제어신호(CTLSGL)로 이용함으로써 좁은(Narrow)/넓은(Wide) 데이타 폭(Width)을 구현할 수 있는 임베디드 디램을 제공하는데 있다.
또한, 본 발명의 다른 목적은 메모리 컴파일러(Compiler)를 이용한 디자인시 다양한 디바이스를 구현할 수 있고 최소한의 래이아웃(Layout) 변경을 통해 디자인 시간을 크게 줄일 수 있는 임베디드 디램을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 임베디드 디램은 다수개의 데이타를 저장하며 수신된 로오 및 컬럼 어드레스에 의해 선택된 데이타를 출력하는 메모리셀 블록부와, 상기 메모리셀 블록부의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 로오 디코더부와, 상기 메모리셀 블록부의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 컬럼 어드레스를 디코딩시켜 발생하는 컬럼 디코더부와, 돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록부로 전송하는 다수개의 제 1 스위칭부 와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 멀티플렉서부를 구비한 것을 특징으로 한다.
상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 한다.
상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 임베디드 디램은 다수개의 데이타를 저장하며 수신된 로오 및 컬럼 어드레스에 의해 선택된 데이타를 출력하는 다수개의 메모리셀 블록으로 구성된 1메가 셀 어레이부와, 상기 각각의 메모리셀 블록의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 K개의 로오 디코더부와, 상기 각각의 메모리셀 블록의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 디코딩된 컬럼 어드레스를 발생하는 K개의 컬럼 디코더부와, 돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와, 돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록으로 전송하는 다수개의 제 1 스위칭부와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 다수개의 멀티플렉서부로 구성된 K개의 컬럼 스위칭부를 구비한 것을 특징으로 한다.
상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 한다.
상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 임베디드 디램은 K개의 메모리셀 블록으로 구성된 1메가 셀 어레이부가 4X개로 구성된 4X메가 셀 어레이부와, 상기 K개의 메모리셀 블록의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 K개의 로오 디코더부와, 상기 K개의 메모리셀 블록의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 디코딩된 컬럼 어드레스를 발생하는 4X/4개의 컬럼 디코더부와, 돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와, 돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록으로 전송하는 다수개의 제 1 스위칭부와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 다수개의 멀티플렉서부로 구성된 4X/4개의 컬럼 스위칭부를 구비한 것을 특징으로 한다.
상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 한다.
상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 한다.
상기 N, M, K, X 등은 개수를 나타내는 임의의 수로서 양의 정수인 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 임베디드 디램의 구조를 나타낸 것으로, 128 서브 셀 블록부(11), 로오 디코더부(12), 컬럼 디코더부(13), 디코더부(15)를 구비하고 있으며, 또한 멀티플렉서부(14), N모스 트랜지스터(Nn) 및 P모스 트랜지스터(Pn)로 구성된 컬럼 스위칭부(20)를 구비하고 있다.
로오 디코더부(12)는 로오 어드레스(Row Add)를 수신하여 128 서브셀 블록부(11)의 로오를 선택하여 활성화시키는 역할을 한다. 그리고, 컬럼 디코더부(13)는 컬럼 어드레스(Column Add)를 수신하여 128 서브 셀 블록부(11)의 컬럼을 선택하기 위한 디코딩된 신호를 출력한다.
N모스 트랜지스터(N1) 및 P모스 트랜지스터(P1)는 1쌍씩 묶여 있으며, 스위칭 신호(SWTHSGL)로 사용된 어드레스(Add[7])에 의해 컬럼 디코더부(13)로부터 수신된 신호를 128 서브 셀 블록부(11) 또는 멀티플렉서부(14)로 전송한다. 이때, N모스 트랜지스터(N1)를 통해 128 서브 셀 블록부(11)로 전송되는 신호는 좁은(Narrow) I/O 동작을 위한 신호(yi_narrow1<0:n>)이며, P모스 트랜지스터(P1)를 통해 멀티플렉서부(14)로 전송되는 신호는 넓은(Wide) I/O 동작을 위한 신호(yi_narrow2<0:n>)이다.
디코더부(15)는 돈-캐어(Don't Care) 비트 어드레스(Add[8:n])를 수신하여 멀티플렉서부(14)의 동작을 제어하기 위한 n×2n개의 디코딩된 신호(CTLSGL)를 발생한다.
멀티플렉서부(14)는 P모스 트랜지스터(Pn)를 통해 전송된 신호(yi_narrow2<0:n>)를 수신하여 디코더부(15)로부터 수신된 제어 신호(CTLSGL)에 의해 선택된 신호(yi_wide<0:m>)를 128 서브 셀 블록부(11)로 출력한다.
128 서브 셀 블록부(11)는 N모스 트랜지스터(N1)를 통해 수신된 신호(yi_narrow1<0:m>) 또는 멀티플렉서부(14)에서 수신된 신호(yi_wide<0:m>)에 의해 컬럼 라인을 활성화 시키게 된다.
그러면, 도 2를 참조하여 그 동작에 대해 설명한다.
먼저, 임베디드 에스디램(Embedded SDRAM)의 모드 레지스터 세트 동작시(이때, 칩 셀렉터바 신호(/CS), 라스바 신호(/RAS), 카스바 신호(/CAS) 및 라이트 인에이블바 신호(/WE)는 모두 '로우' 상태임.) 어드레스(Add[0:N])가 입력되면, 어드 레스(Add[0:2])는 버스트 길이(Burst Length), 어드레스(Add[3])는 버스트 타입(Burst Type), 어드레스(Add[4:6])는 카스바(/CAS) 레이턴시(Latency)로 사용되며 어드레스(Add[7])는 스위치 신호(SWTHSGL)로 사용된다.
스위치 신호(SWTHSGL)인 어드레스(Add[7])가 '하이'이면 N모스 트랜지스터(N1)는 턴-온, P모스 트랜지스터(P1)는 턴-오프되어 컬럼 디코더부(3)에 의해 디코딩되어진 신호(yi_narrow1<0:n>)가 기존의 좁은(Narrow) I/O 코어 구조로 동작하게 된다. 이에 의해, 센스 앰프단의 컬럼 게이트를 활성화하여 데이타를 데이타 버스 라인(Data Bus Line)으로 전송한다.
그러나, 스위칭 신호(SWTHSGL)인 어드레스(Add[7])가 '로우'이면 N모스 트랜지스터(N1)는 턴-오프, P모스 트랜지스터(P1)는 턴-온되어 컬럼 디코더부(13)에 의해 디코딩되어진 신호(yi_narrow2<0:n>)가 멀티플렉서부(14)로 입력된다.
멀티플렉서부(14)는 제어 신호(CTLSGL)에 의해 선택되어진 신호(yi_wide<0:m>)를 128 서브셀 블록부(11)로 출력함으로써 센스 앰프단의 컬럼 게이트를 활성화하여 데이타를 데이타 버스 라인으로 전송한다. 이때, 제어 신호(CTLSGL)는 디코더부(15)에서 돈-캐어(Don't Care) 비트 어드레스(Add[8:n])를 디코딩(n×2n)시켜 발생한 신호이다.
여기서, 신호(yi_wide<0:m>) 비트는 신호(yi_narrow2<0:n>) 비트보다 작다. 즉, m < n이다.
이때, m = 3이면 컬럼 디코더 출력신호는 yi<0:3>이 된다. 따라서, 한개의 128서브셀 블록에서는 32 비트의 데이타가 출력된다.
마찬가지로, m = 7이면 컬럼 디코더 출력신호는 yi<0:7>이 된다. 따라서, 한개의 128서브셀 블록에서는 16 비트의 데이타가 출력된다.
도 3은 본 발명에 의한 임베디드 디램의 1메가 셀 어레이 블록을 도시한 구조도로서, 임베디드 에스디램(Embedded SDRAM)에서 설계되어진 128 서브셀 블록이 8개로 이루어진 1M 서브셀 어레이 블록에 도 2에 도시된 본 발명의 회로를 적용한 경우이다.
도시된 바와 같이, 128 서브셀 블록부(11_1∼11_8)가 8개로 이루어진 1M 셀 어레이 블록부(100)와, 스위칭 신호인 어드레스(Add[7])를 수신하며 8개의 128 서브셀 블록부(11_1∼11_8) 각각에 연결된 8개의 컬럼 스위칭부(20_1∼20_8)와, 상기 8개의 컬럼 스위칭부(20_1∼20_8) 각각에 연결된 8개의 컬럼 디코더부(13_1∼13_8)와, 돈-캐어(Don't Care) 비트 어드레스(Add[8:n])를 수신하여 디코딩(n×2n)된 신호를 8개의 컬럼 스위칭부(20_1∼20_8)로 출력하는 디코더부(15)를 구비한다.
여기서, 8개의 128 서브셀 블록부(11_1∼11_8) 각각은 도 2에 도시된 128 서브셀 블록부(11)와 동일하며, 8개의 컬럼 디코더부(13_1∼13_8) 각각은 도 2에 도시된 컬럼 디코더부(13)와 동일한다. 그리고, 디코더부(15)도 도 2에 도시된 디코더부(15)와 동일하다.
또한, 8개의 컬럼 스위칭부(20_1∼20_8) 각각은 도 2에 도시된 멀티플렉서부(14)와 n개의 P모스 및 N모스 트랜지스터(Pn,Nn)로 구성된 컬럼 스위칭부(20)와 동일하다.
여기서, n = 63이고 스위치 신호인 어드레스(Add[7])가 '하이'이면, N모스 트랜지스터(N1)가 턴온되어 컬럼 디코더부(13_1∼13_8)의 출력 신호(yi_narrow1<0:63>)를 128 서브셀 블록부(11_1∼11_8)로 전달한다. 따라서, 각각의 128 서브셀 블록부(11_1∼11_8)에서는 2비트의 데이타가 출력되어 전체 16 비트 I/O가 출력되어진다. 이때, 멀티플렉서부(14)와 제어 신호(CTLSGL)는 돈-캐어(Don't Care) 상태이다.
만약, 스위치 신호인 어드레스(Add[7])가 '로우'이면(와이드 I/O) n×m 멀티플렉서부(14)와 제어 신호(CTLSGL)는 인에이블된다. 그리고, P모스 트랜지스터(P1)가 턴온되어 컬럼 디코더부(13)의 출력 신호(yi_narrow2<0:63>)를 멀티플렉서부(14)로 전송한다. 이때, 128 비트 I/O 이상의 데이타를 출력하기 위해서는 멀티플렉서의 출력값이 yi_wide<0:3>, yi_wide<0:7>이 되도록 멀티플렉서 제어신호(CTLSGL)의 제어를 받는다.
m = 3일때 yi_wide<0:3>이면, 128 서브셀 각각에서 32 비트의 데이타가 나와 전체 256(32×8) 비트 I/O가 출력되어진다. 그리고, m = 7일때는 129(16×8) 비트 I/O가 출력된다.
그러므로, 1 메가(M) 셀 어레이 블록으로 구성되어진 코어 구조에서 와이드 데이타 폭(Wide Data Width)을 구현할 수 있다.
도 4는 본 발명에 의한 임베디드 디램의 4메가 셀 어레이 블록을 도시한 구조도이다.
도시된 바와 같이, 8개의 128 서브셀 블록부(11_1∼11_8)와 주변 로직부(40)로 각각 이루어진 4개의 1M 서브셀 어레이 블록부(100_1∼100_4)와, 4개의 1M 서브 셀 어레이 블록부(100_1∼100_4)의 128 서브셀 블록부(11_1∼11_8) 각각에 연결되며, 스위칭 신호인 어드레스(Add[7])를 수신하는 8개의 컬럼 스위칭부(20_1∼20_8)와, 상기 8개의 컬럼 스위칭부(20_1∼20_8) 각각에 연결된 8개의 컬럼 디코더부(13_1∼13_8)와, 돈-캐어(Don't Care) 비트 어드레스(Add[8:n])를 수신하여 디코딩(n×2n)된 신호를 8개의 컬럼 스위칭부(20_1∼20_8)로 출력하는 디코더부(15)를 구비한다.
여기서, 8개의 128 서브셀 블록부(11_1∼11_8) 각각은 도 2에 도시된 128 서브셀 블록부(11)와 동일하며, 8개의 컬럼 디코더부(13_1∼13_8) 각각은 도 2에 도시된 컬럼 디코더부(13)와 동일한다. 그리고, 디코더부(15)도 도 2에 도시된 디코더부(15)와 동일하다.
또한, 8개의 컬럼 스위칭부(20_1∼20_8) 각각은 도 2에 도시된 멀티플렉서부(14)와 n개의 P모스 및 N모스 트랜지스터(Pn,Nn)로 구성된 컬럼 스위칭부(20)와 동일하다.
여기서, n = 63이고 스위치 신호인 어드레스(Add[7])가 '하이'이면, N모스 트랜지스터(N1)가 턴온되어 컬럼 디코더부(13_1∼13_8)의 출력 신호(yi_narrow1<0:63>)를 4개의 1M 서브셀 어레이 블록부(100_1∼100_4)의 128 서브셀 블록부(11_1∼11_8)로 전달한다. 따라서, 각각의 128 서브셀 블록부(11_1∼11_8)에서는 2비트의 데이타가 출력되어 전체 64(16×4) 비트 I/O가 출력되어진다. 이때, 멀티플렉서부(14)와 제어 신호(CTLSGL)는 돈-캐어(Don't Care) 상태이다.
만약, 스위치 신호인 어드레스(Add[7])가 '로우'이면(와이드 I/O) n×m 멀티플렉서부(14)와 제어 신호(CTLSGL)는 인에이블된다. 그리고, P모스 트랜지스터(P1)가 턴온되어 컬럼 디코더부(13)의 출력 신호(yi_narrow2<0:63>)를 멀티플렉서부(14)로 전송한다. 이때, 128 비트 I/O 이상의 데이타를 출력하기 위해서는 멀티플렉서의 출력값이 yi_wide<0:3>, yi_wide<0:7>이 되도록 멀티플렉서 제어신호(CTLSGL)의 제어를 받는다.
m = 3일때 yi_wide<0:3>이면, 128 서브셀 각각에서 32 비트의 데이타가 나와 전체 1024(32×8×4) 비트 I/O가 출력되어진다. 그리고, m = 7일때는 516(16×8×4) 비트 I/O가 출력된다.
그러므로, 4 메가(M) 셀 어레이 블록으로 구성되어진 코어 구조에서 와이드 데이타 폭(Wide Data Width)을 구현할 수 있다.
도 5는 본 발명에 의한 임베디드 디램의 8메가 셀 어레이 블록을 도시한 구조도이다.
도시된 바와 같이, 8개의 128 서브셀 블록부(11_1∼11_8)로 이루어진 8개의 1M 서브셀 어레이 블록부(100_1∼100_8)와, 8개의 1M 서브셀 어레이 블록부(100_1∼100_8)의 128 서브셀 블록부(11_1∼11_8) 각각에 연결되며, 스위칭 신호인 어드레스(Add[7])를 수신하는 16개의 컬럼 스위칭부(20_1∼20_16)와, 상기 16개의 컬럼 스위칭부(20_1∼20_16) 각각에 연결된 16개의 컬럼 디코더부(13_1∼13_16)와, 돈-캐어(Don't Care) 비트 어드레스(Add[8:n])를 수신하여 디코딩(n×2n)된 신호를 16개의 컬럼 스위칭부(20_1∼20_16)로 출력하는 디코더부(15)를 구비한다.
여기서, 8개의 128 서브셀 블록부(11_1∼11_8) 각각은 도 2에 도시된 128 서브셀 블록부(11)와 동일하며, 16개의 컬럼 디코더부(13_1∼13_16) 각각은 도 2에 도시된 컬럼 디코더부(13)와 동일한다. 그리고, 디코더부(15)도 도 2에 도시된 디코더부(15)와 동일하다.
또한, 16개의 컬럼 스위칭부(20_1∼20_16) 각각은 도 2에 도시된 멀티플렉서부(14)와 n개의 P모스 및 N모스 트랜지스터(Pn,Nn)로 구성된 컬럼 스위칭부(20)와 동일하다.
여기서, n = 63이고 스위치 신호인 어드레스(Add[7])가 '하이'이면, N모스 트랜지스터(N1)가 턴온되어 컬럼 디코더부(13_1∼13_16)의 출력 신호(yi_narrow1<0:63>)를 8개의 1M 서브셀 어레이 블록부(100_1∼100_8)의 128 서브셀 블록부(11_1∼11_8)로 전달한다. 따라서, 각각의 128 서브셀 블록부(11_1∼11_8)에서는 2비트의 데이타가 출력되어 전체 128(16×8) 비트 I/O가 출력되어진다. 이때, 멀티플렉서부(14)와 제어 신호(CTLSGL)는 돈-캐어(Don't Care) 상태이다.
만약, 스위치 신호인 어드레스(Add[7])가 '로우'이면(와이드 I/O) n×m 멀티플렉서부(14)와 제어 신호(CTLSGL)는 인에이블된다. 그리고, P모스 트랜지스터(P1)가 턴온되어 컬럼 디코더부(13)의 출력 신호(yi_narrow2<0:63>)를 멀티플렉서부(14)로 전송한다. 이때, 128 비트 I/O 이상의 데이타를 출력하기 위해서는 멀티플렉서의 출력값이 yi_wide<0:3>, yi_wide<0:7>이 되도록 멀티플렉서 제어신호(CTLSGL)의 제어를 받는다.
m = 3일때 yi_wide<0:3>이면, 128 서브셀 각각에서 32 비트의 데이타가 나와 전체 2048(32×8×8) 비트 I/O가 출력되어진다. 그리고, m = 7일때는 1024(16×8×8) 비트 I/O가 출력된다.
그러므로, 8 메가(M) 셀 어레이 블록으로 구성되어진 코어 구조에서 와이드 데이타 폭(Wide Data Width)을 구현할 수 있다.
본 발명에서는 도 5에 도시된 8 메가(M) 셀 어레이 블록의 변형으로, 16 메가(M) 셀 어레이 블록을 구성할 수 있다. 이때, 16 메가(M) 셀 어레이 블록에서는 1024 I/O 비트까지 데이타를 처리할 수 있다.
본 발명의 임베디드 디램은 시스템 온 칩(System on Chip) 기술의 토대가 되며, 고속 동작 및 저전력의 장점이 있어 PDA, 네트워크 칩(Network Chip) 분야에도 활용이 가능하다.
이상에서 설명한 바와 같이, 본 발명에서 구현한 임베디드 디램에 의하면, 멀티 디바이스(Multi Device)용으로 고정된 어드레스 신호(A0∼An)를 모드 레지스터 세팅(Mode Register Setting)시 돈 캐어(Don't Care) 비트(A8∼An)를 프리디코딩하여 멀티플렉서 제어신호(CTLSGL)로 이용함으로써 좁은(Narrow)/넓은(Wide) 데이타 폭(Width)을 구현할 수 있다.
그리고, 메모리 컴파일러(Compiler)를 이용한 디자인시 다양한 디바이스를 구현할 수 있고 최소한의 래이아웃(Layout) 변경을 통해 디자인 시간을 크게 줄일 수 있다.
또한, 외부에서 제공되는 제어 신호를 어드레스 비트로 처리함으로써 인터페이스 라인(Interface Line)을 간결하게 구성할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 임베디드 디램에 있어서,
    다수개의 데이타를 저장하며 수신된 로오 및 컬럼 어드레스에 의해 선택된 데이타를 출력하는 메모리셀 블록부와,
    상기 메모리셀 블록부의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 로오 디코더부와,
    상기 메모리셀 블록부의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 컬럼 어드레스를 디코딩시켜 발생하는 컬럼 디코더부와,
    돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록부로 전송하는 다수개의 제 1 스위칭부와,
    상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와,
    돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와,
    상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 멀티플렉서부를 구비한 것을 특징으로 하는 임베디드 디램.
  2. 제 1 항에 있어서,
    상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 하는 임베디드 디램.
  3. 제 1 항에 있어서,
    상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 하는 임베디드 디램.
  4. 제 1 항에 있어서,
    상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 하는 임베디드 디램.
  5. 제 1 항에 있어서,
    상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 하는 임베디드 디램.
  6. 임베디드 디램에 있어서,
    다수개의 데이타를 저장하며 수신된 로오 및 컬럼 어드레스에 의해 선택된 데이타를 출력하는 다수개의 메모리셀 블록으로 구성된 1메가 셀 어레이부와,
    상기 각각의 메모리셀 블록의 로오를 선택하기 위하여 디코딩된 로오 어드레 스를 발생하는 K개의 로오 디코더부와,
    상기 각각의 메모리셀 블록의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 디코딩된 컬럼 어드레스를 발생하는 K개의 컬럼 디코더부와,
    돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와,
    돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 상기 메모리셀 블록으로 전송하는 다수개의 제 1 스위칭부와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 다수개의 멀티플렉서부로 구성된 K개의 컬럼 스위칭부를 구비한 것을 특징으로 하는 임베디드 디램.
  7. 제 6 항에 있어서,
    상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 하는 임베디드 디램.
  8. 제 6 항에 있어서,
    상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 하는 임베 디드 디램.
  9. 제 6 항에 있어서,
    상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 하는 임베디드 디램.
  10. 제 6 항에 있어서,
    상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 하는 임베디드 디램.
  11. 임베디드 디램에 있어서,
    K개의 메모리셀 블록으로 구성된 1메가 셀 어레이부가 4X개로 구성된 4X메가 셀 어레이부와,
    상기 K개의 메모리셀 블록의 로오를 선택하기 위하여 디코딩된 로오 어드레스를 발생하는 K개의 로오 디코더부와,
    상기 K개의 메모리셀 블록의 다수개의 컬럼 중에서 N개의 컬럼을 선택하기 위한 디코딩된 컬럼 어드레스를 발생하는 4X/4개의 컬럼 디코더부와,
    돈-캐어 비트 어드레스(Add[8:N])를 수신하여 디코딩된 신호를 발생하는 디코더부와,
    돈-캐어 비트 어드레스(Add[7])를 이용한 제어 신호에 의해 상기 컬럼 디코 더부의 출력 신호를 상기 메모리셀 블록으로 전송하는 다수개의 제 1 스위칭부와, 상기 제어 신호에 의해 상기 컬럼 디코더부의 출력 신호를 멀티플렉서부로 전송하는 다수개의 제 2 스위칭부와, 상기 제 2 스위칭부를 통해 수신된 상기 컬럼 디코더부의 출력 신호를 상기 디코더부에서 출력된 신호에 의해 선택하여 상기 메모리셀 블록부의 다수개의 컬럼 중에서 M개의 컬럼을 선택하기 위한 컬럼 어드레스를 발생하는 다수개의 멀티플렉서부로 구성된 4X/4개의 컬럼 스위칭부를 구비한 것을 특징으로 하는 임베디드 디램.
  12. 제 11 항에 있어서,
    상기 영문자 N은 상기 M보다 큰 수를 가지는 것을 특징으로 하는 임베디드 디램.
  13. 제 11 항에 있어서,
    상기 제 1 스위칭부는 N모스 트랜지스터로 구성된 것을 특징으로 하는 임베디드 디램.
  14. 제 11 항에 있어서,
    상기 제 2 스위칭부는 P모스 트랜지스터로 구성된 것을 특징으로 하는 임베디드 디램.
  15. 제 11 항에 있어서,
    상기 디코더부는 수신된 신호를 N×2N 개로 디코딩하여 출력하는 것을 특징으로 하는 임베디드 디램.
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