KR20000042412A

KR20000042412A - 어드레스 버퍼와 칼럼 프리디코더 사이에서 하나의 공통 버스라인을 사용하는 메모리 반도체 소자

Info

Publication number: KR20000042412A
Application number: KR1019980058577A
Authority: KR
Inventors: 류제훈; 한종희
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-15
Also published as: US6166988A; JP2000195266A; JP4164846B2; KR100326270B1

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 어드레스 버스 라인의 수를 감소시켜 집적도를 증가시킬 수 있는 메모리 반도체 소자에 관한 것이다. 본 발명에 따른 반도체 메모리 소자는, 하나의 공통 데이터 버스라인; 다수의 어드레스 버퍼를 포함하고 상기 공통 데이터 버스라인에 연결된 다수의 칼럼 어드레스 버퍼를 포함하고, 상기 칼럼 어드레스 버퍼는, 상기 각 어드레스 버퍼에 버퍼링된 어드레스를 선택적으로 상기 공통 데이터 버스라인에 전송하기 위한 다수의 제어수단; 및 상기 공통 데이터 버스라인을 프리차지 시키기 위한 프리차지수단을 포함하여 이루어지는 것을 특징으로 한다.

상기와 같이 이루어지는 본 발명에 따른 버스라인 구조를 사용하면 기존의 버스라인 개수의 17%만 사용하여 어드레스 버퍼 블록을 구현할 수 있다.

Description

어드레스 버퍼와 칼럼 프리디코더 사이에서 하나의 공통 버스라인을 사용하는 메모리 반도체 소자

본 발명은 반도체 소자에 관한 것으로, 특히 어드레스 버스 라인의 수를 감소시켜 집적도를 증가시킬 수 있는 메모리 반도체 소자에 관한 것이다.

일반적으로, 비트라인을 선택하기 위하여 외부로부터 입력된 칼럼 어드레스는, 어드레스 버퍼에서 버퍼링된 후, 칼럼 디코더에 입력되기 전에 프리디코더에 입력되어 디코딩되게 된다. 도 1은 종래의 메모리 반도체의 칼럼 어드레스 디코딩을 설명한 도면으로, 1은 어드레스 버퍼 블록, 2는 내부 어드레스 버퍼 블록(어드레스 버퍼 블록과 같이 다수의 어드레스 버퍼로 구성됨), 3은 칼럼 프리디코더, 4는 칼럼 디코더, 5는 메모리 어레이 블록을 각각 나타낸다. 도면에 도시된 바와 같이, 내부 어드레스 버퍼 블록(2)을 가지는 종래의 메모리소자는 서로 반대위상을 가지는 두 개의 출력단(add 라인 및 addb 라인)을 가진다.

이를 구체적으로 살펴보면, 외부 칼럼 어드레스의 출력과 내부 칼럼 어드레스의 출력을 가지고 특정 비트라인을 선택하여 메모리 어레이 셀에 쓰기 또는 읽기 동작을 수행하게 되는데, 여기에서 필요한 버스라인의 개수를 살펴보면, 어드레스 A0∼An에 대해 n+1개의 어드레스 버퍼가 요구되고 각 버퍼에 대해 2개의 버스라인(add 및 addb)이 필요하므로 2(n+1)개의 외부 어드레스 버스라인이 필요하다. 마찬가지로, n+1개의 내부 어드레스(int_add 및 int_addb)에 대하여 2(n+1)개의 라인이 필요하여 총 4(n+1)개의 라인이 필요하다.

특히, 도2에 도시된 DDR구조에서는 2클럭 지연 어드레스 블록(16)의 버스라인이 필요하다. DDR에서는 읽기 커멘드가 들어간 후 바로 읽기 동작을 수행하기 위하여 지연되지 않은 버스라인이 필요하고, 쓰기 커멘드가 들어간 후에는 2클럭 지연된 후 쓰기 동작이 수행되기 때문에 2클럭 지연된 버스라인이 필요하다. 지연시키지 않고 바로 쓰기 어드레스를 사용한다면 다음의 경우에 문제가 발생한다. 쓰기 커멘드가 입력된 후, 2클럭 이후에 또 다른 쓰기 커멘드가 입력되면 실제로 쓰기가 수행되는 시점은 쓰기 커멘드가 입력된 후 2클럭이 지난 뒤이므로 첫 번째 쓰기 어드레스가 2클럭 후에 들어오는 또 다른 쓰기 어드레스에 의해 지워진다. 이를 방지하려면 2클럭 지연된 버스라인이 필요하다. 그리하여 외부 쓰기 어드레스 버스 라인과 외부 읽기 어드레스 버스라인을 분리하여야 한다. 이와 같은 DDR에서 요구되는 버스라인의 수는 다음과 같이 총 6(n+1)개가 필요하다.

1) A0 ~ An개의 읽기 어드레스 버퍼 x 2개의 버스라인(add 및 addb) = 2(n+1) 라인

2) A0 ~ An개의 쓰기 어드레스 버퍼 x 2개의 버스라인(2clk_dly_add 및 2clk_dly_addb) = 2(n+1) 라인

3) A0 ~ An개의 내부 어드레스 버퍼 x 2개의 버스라인(int_add, int_addb- 2*(n+1) =2(n+1) 라인

상기와 같이 이루어지는 종래의 어드레스 버스라인은 각 버퍼당 2개의 데이터 라인을 필요로 하기 때문에 소자의 집적도를 증가시키기에는 부적합한 점이 있었다. 또한, 각 버퍼의 데이터 라인과 연결된 버스라인 역시 두 개를 필요로하기 때문에 전체적인 면적 증가를 일으키는 문제점이 따랐다.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 칼럼 어드레스 프리디코딩 방법을 개선 함으로써 어드레스 버퍼의 데이터 전송라인의 수를 감소시킬 수 있는 메모리 반도체를 제공하는 데 그 목적이 있다.

본 발명에 따르면, 어드레스 버퍼와 프리디코더 사이에 데이터 전송은 각 어드레스당 단 하나의 버스라인을 통해 이루어진다. 즉, 칼럼 프리디코더에 들어가야 하는 어드레스 정보인 외부 읽기 어드레스 버스 라인, 외부 쓰기 어드레스 버스 라인, 내부 어드레스 버스 라인을 하나의 공통선으로 공용으로 사용한다.

도1은 종래의 메모리 소자에서 비트라인을 선택하기 위한 어드레스 버퍼 및 디코딩 과정을 개략적으로 도시한 도면,

도2는 종래의 DDR 소자에서 비트라인을 선택하기 위한 어드레스 버퍼 및 디코딩 과정을 개략적으로 도시한 도면,

도3은 본 발명에 따른 DDR 메모리 소자에서 비트라인을 선택하기 위한 어드레스 버퍼 및 디코딩 과정을 개략적으로 도시한 도면,

도4는 도3의 세부 회로도면,

도5는 가장 먼 쪽의 어드레스 정보가 도착했음을 알리기 위한 어드레스 트레이스(trace) 회로도.

* 도면의 주요 부분에 대한 부호의 설명

1,11: 어드레스 버퍼 블록 2,12: 내부 어드레스 버퍼 블록

3,13: 칼럼 프리디코더 4,14: 칼럼 디코더

5,15: 메모리 어레이 블록 16: 2클럭 지연 어드레스 블록

상기 목적을 달성하기 위하여 본 발명은, 반도체 메모리 소자에 있어서, 하나의 공통 데이터 버스라인; 다수의 어드레스 버퍼를 포함하고 상기 공통 데이터 버스라인에 연결된 다수의 칼럼 어드레스 버퍼를 포함하고, 상기 칼럼 어드레스 버퍼는, 상기 각 어드레스 버퍼에 버퍼링된 어드레스를 선택적으로 상기 공통 데이터 버스라인에 전송하기 위한 다수의 제어수단; 및 상기 공통 데이터 버스라인을 프리차지 시키기 위한 프리차지수단을 포함하여 이루어지는 것을 특징으로 한다.

먼저, 도3은 본 발명에 따른 DDR 메모리 소자에서 비트라인을 선택하기 위한 어드레스 버퍼 및 디코딩 과정을 개략적으로 도시한 도면으로, 도면에서 , 11은 어드레스 버퍼 블록, 12는 내부 어드레스 버퍼 블록, 13은 칼럼 프리디코더, 14는 칼럼 디코더, 15는 메모리 어레이 블록, 16은 2클럭 지연 어드레스 블록을 각각 나타낸다.

도3에 도시된 바와 같이, 본 발명에 따른 어드레스 라인은 어드레스 버퍼들(11, 12 및 16)과 프리디코더(13) 사이에 단지 하나의 전송라인(17)만을 가진다. 즉, 도3에 도시된 바와 같이, 본 발명에 다른 어드레스 버퍼 회로는 어드레스 버퍼에서 칼럼 프리디코더까지 어드레스 버스라인을 각각 1개만을 사용하여 외부 어드레스 정보, 2클럭 지연된 어드레스 정보 또는 내부 어드레스 정보를 선택적으로 내보낸다.

도4는 도3에서 설명된 선택적 어드레스 전송을 위한 세부 회로도로서, 설명을 간략히 하기 위하여 한 비트를 처리하는 어드레스 버퍼만을 도시한 것이다. 도4에 도시된 바와 같이, 외부 읽기 어드레스를 받아들일 때는 읽기 명령이 수행될 때 인에이블(enable)되는 신호(casatv6_rd)를 이용하여 외부 어드레스를 버스라인에 싣는다. 즉, 입력된 외부 어드레스는 버퍼(21)에서 버퍼링된 후 래치회로(22)에 저장된다. 이렇게 저장된 어드레스는 3개의 인에이블 제어신호(casatv6_rd, casatv6, 및 casatv6_wr)에 의해 최종 출력단에서 펄스 형태(add_col)로 출력되게 된다. 예를들어, 외부 읽기 어드레스를 입력받을때는, 제1 제어신호(casatv6_rd)가 하이로 입력되어 트랜지스터(G18)를 턴온 시킨다. 이때, 제2 및 제3 제어신호(casatv6_wt 및 casatv6)는 로우 상태를 유지하고 있어 트랜지스터(G50 및 G19)는 오프 상태를 유지하고 있어, 상기 래치회로(22)에 저장된 데이터의 로우 및 하이 상태에 따른 전압이 트랜지스터(G13)의 게이트에 인가되고 이 인가된 게이트 전압에 의해 발생된 전압이 프리디코더에 입력되어 디코딩 되게 된다. 마찬가지로, 내부 어드레스가 입력될때에는 제1 및 제2 제어신호(casatv6_wt 및 casatv6_rd)는 로우 상태를 유지하고, 제3 제어신호(icasatv6)는 하이 상태로 입력되어 트랜지스터(G19)가 턴온되어 내부 어드레스 버퍼회로(31)의 출력 어드레스의 로우 및 하이 상태에 따른 전압이 트랜지스터(G13)의 게이트에 인가되고 이 인가된 게이트 전압에 의해 발생된 전압이 프리디코더에 입력되게 되어 디코딩 되게 된다.

한편, 외부 쓰기 어드레스를 받아들일 때는 지연수단(23)을 통해 외부 어드레스를 2클럭 지연 시켰다가 쓰기 명령이 실제로 수행될 때 인에이블되는 제2 제어신호(casatv6_wt; 이 신호는 쓰기 커멘드가 들어온 후 2클럭 후에 인에이블됨)를 이용하여 2클럭 지연된 어드레스를 버스라인에 싣는다.

이와 같이 1개의 라인에 어드레스 정보를 실어보낼때에는 어드레스의 두 로직 상태 즉, 로우 및 하이 상태 모두 중요한 역할을 수행하게 된다. 그러므로, 상기 본 발명과 같이 하나의 라인을 공통으로 사용하는 버스라인(도4의 add_col)은 다음의 데이터 전송을 위해 프리차지 되어야만 한다. 따라서, 본 발명은 상기 최종출력단에 프리차지부(32)가 연결되어 하나의 어드레스 전송후에는 프리차지동작을 수행하게 된다.

한편, 상기 제1 내지 및 제3 제어신호(casatv6_rd, wcasatv6_wt 및 casatv6)는 각각 두 개의 인버터(24 내지 29)를 통해 트랜지스터(G50, G18 및 G19)의 게이트에 입력됨과 동시에, 상기 제1 내지 제3 제어신호는, 각각 직렬 연결된 3개의 PMOS 트랜지스터(P26, P25 및 P53)의 게이트에 인가되어 어드레스가 입력되지 않아야 할 때에는 일정한 전압을 제공한다. 이러한 안정화 수단(33)은 상기 트랜지스터(G13)의 게이트 전압을 일정하게 유지하여 데이터 전송의 초기 단계에서 발생할 수 있는 에러를 방지하게 된다. 더욱이, 상기 트랜지스터(G13)의 게이트단의 입력은 인버터(30)를 통해 입력되는 한편, 이 인버터(30)의 출력은 PMOS 트랜지스터(P54)의 게이트에 인가되어 그 PMOS 트랜지스터(P54)의 출력이 다시 인버터(30)로 입력되는 통상의 피드백 루프를 가진다.

일반적으로, 칼럼 프리디코더에 도달하는 어드레스 정보가 어드레스 버퍼의 위치에 따라 다르다, 즉, 칼럼 프리디코더에서 먼 쪽에 있는 어드레스 버퍼로부터 오는 어드레스 정보는 늦게 도착하고 칼럼 프리디코더에서 가까운 쪽에 있는 어드레스 버퍼로부터 오는 어드레스 정보는 빨리 도착한다. 따라서, 칼럼 프리디코더에서 칼럼 어드레스 정보를 캐치(catch)하는 신호, 즉 칼럼 어드레스를 캐치할 때에 가장 먼 쪽의 어드레스 정보가 도착했다는 정보를 줄 필요가 있다. 도5는 가장 먼 쪽의 어드레스 정보가 도착했음을 알리기 위한 어드레스 트레이스(trace) 회로이다. 이 회로의 위치는 칼럼 프리디코더에서 볼 때에 가장 먼 쪽에 있는 어드레스 버퍼의 위치와 같거나 혹은 조금 더 먼 쪽에 위치하게 된다.

이 회로의 출력 신호(add_trace)는 외부(읽기 또는 쓰기) 어드레스 정보를 내보내거나, 내부 어드레스 정보를 내보낼 때에 항상 출력되게 만들어 졌다. 즉, 도4의 회로에서 어드레스를 입력받는 트랜지스터(G49, G17 및 G20)가 항상 온되도록 연결되어 있어 상기 제1 내지 및 제3 제어신호(casatv6_rd, wcasatv6_wt 및 casatv6)중 어느 하나가 입력되면 "로우" 상태의 출력신호(add_trace)를 생성하도록 구상되어 있다. 도5의 회로는 도4의 버퍼(21), 래치회로(22), 지연수단(22) 및 내부 어드레스 버퍼(31)를 제거한 구조로, 종래의 메모리 반도체 소자에서 구현되고 있는 기타 다른 회로로 대체될 수도 있을 것이다.

본 발명에 따른 칼럼 어드레스 버스라인을 사용했을 때에 필요한 버스라인의 개수를 살펴보면, 칼럼 외부 읽기 어드레스(A0~An) 버스라인, 칼럼 외부 쓰기 어드레스(A0~An) 버스라인 및 내부 어드레스 버스라인이 가지는 총 개수는 n+1라인이다. 따라서, 기존의 버스라인의 개수를 본 발명의 버스라인 개수와 비교하면,

( 본 발명의 버스라인 개수 / 기존의 버스라인 개수 ) * 100% = ( (n+1) / 6(n+1) ) * 100% = 17%

즉, 본 발명에 따른 버스라인 구조를 사용하면 기존의 버스라인 개수의 17%만 사용하여 어드레스 버퍼 블록을 구현할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은 어드레스 버스라인의 수를 대폭 줄임으로써 반도체 소자의 집적도를 증가 시킬 수 있는 효과가 있다.

Claims

반도체 메모리 소자에 있어서,

하나의 공통 데이터 버스라인;

다수의 어드레스 버퍼를 포함하고 상기 공통 데이터 버스라인에 연결된 다수의 칼럼 어드레스 버퍼를 포함하고,

상기 칼럼 어드레스 버퍼는,

상기 각 어드레스 버퍼에 버퍼링된 어드레스를 선택적으로 상기 공통 데이터 버스라인에 전송하기 위한 다수의 제어수단; 및

상기 공통 데이터 버스라인을 프리차지 시키기 위한 프리차지수단을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 반도체 메모리 소자는 상기 어드레스가 입력되지 않을 때 상기 공통 데이터 버스라인에 일정한 전압을 유지시키기 위한 안정화 수단을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 다수의 제어수단은 트랜지스터로 구성되고, 상기 트랜지스터의 게이트 단자는 어드레스 읽기 제어신호, 어드레스 쓰기 제어신호 및 내부 어드레스 제어신호를 각각 입력받는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 반도체 메모리 소자는 n+1개의 칼럼 어드레스를 입력받고, 상기 공통 데이터 버스라인은 n+1개의 라인을 통해 각 칼럼 어드레스 버퍼와 연결되는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 각 칼럼 어드레스 버퍼는,

지연된 외부 쓰기 어드레스를 게이트 단자에 입력받는 제1 트랜지스터;

상기 제1 트랜지스터와 직렬 연결되어 지연된 외부 쓰기 어드레스 제어신호에 따라 상기 제1 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제2 트랜지스터;

외부 읽기 어드레스를 게이트 단자에 입력받는 제3 트랜지스터;

상기 제3 트랜지스터와 직렬 연결되어 외부 읽기 어드레스 제어신호에 따라 상기 제3 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제4 트랜지스터;

내부 어드레스를 게이트 단자에 입력받는 제5 트랜지스터;

상기 제5 트랜지스터와 직렬 연결되어 외부 읽기 어드레스 제어신호에 따라 상기 제5 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제6 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 반도체 메모리 소자는 최종 어드레스 정보가 도착했음을 알리기 위한 어드레스 트레이스 회로를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
제 6 항에 있어서,

상기 트레이스 회로는,

게이트 단자가 전원전압과 연결된 제1 트랜지스터;

상기 제1 트랜지스터와 직렬 연결되어 지연된 외부 쓰기 어드레스 제어신호에 따라 상기 제1 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제2 트랜지스터;

게이트 단자가 전원전압과 연결된 제3 트랜지스터;

상기 제3 트랜지스터와 직렬 연결되어 외부 읽기 어드레스 제어신호에 따라 상기 제3 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제4 트랜지스터;

게이트 단자가 전원전압과 연결된 제5 트랜지스터;

상기 제5 트랜지스터와 직렬 연결되어 외부 읽기 어드레스 제어신호에 따라 상기 제5 트랜지스터를 상기 공통 데이터 버스라인과 연결시키는 제6 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
제 5 항에 있어서,

상기 제1 트랜지스터의 게이트 단자에 입력되는 지연된 외부 쓰기 어드레스는 지연수단을 소정의 클럭수만큼 지연된 외부 어드레스 인 것을 특징으로하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 반도체 메모리 소자는,

공통 데이터 버스라인상에 형성된 인버터;

상기 인버터의 출력을 게이트 단자에 입력받아 상기 인버터의 입력단에 전원을 공급하는 피드백 루프를 구성하는 트랜지스터를 포함한 반도체 메모리 소자.