KR100543193B1

KR100543193B1 - 어드레스신호의 처리시간이 단축된 반도체 메모리 장치

Info

Publication number: KR100543193B1
Application number: KR1020030050994A
Authority: KR
Inventors: 구기봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-07-24
Filing date: 2003-07-24
Publication date: 2006-01-20
Also published as: KR20050011923A

Abstract

본 발명은 메모리 장치에서 입력된 어드레스를 보다 빠르게 디코딩할 수 있으면서도 전류소모는 줄어든 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 입력되는 어드레스를 래치하여 전달하는 제1 어드레스 래치부; 명령어에 응답하여 생성되는 액티브신호에 동기되어, 상기 명령어에 대응하는 뱅크를 활성화시키기 위한 뱅크선택신호를 출력하는 뱅크제어부; 상기 뱅크선택신호에 인에이블되어, 상기 제1 어드레스 래치부에서 전달되는 어드레스를 래치하여 전달하는 제2 어드레스 래치부; 상기 제2 어드레스 래치부에서 전달되는 어드레스가 리페어된 어드레스인지 판단하기 위한 리페어회로부; 상기 리페어회로부에서 판단하는 시간만큼 상기 뱅크선택신호를 지연시켜 출력하기 위한 딜레이; 및 상기 딜레이에 의해 지연된 뱅크선택신호에 인에이블되어 상기 제2 어드레스 래치부에서 전달되는 어드레스를 디코딩하여 출력하는 X 디코더를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리 장치, 어드레스, 래치, 디코더.

Description

어드레스신호의 처리시간이 단축된 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING TREATING TIME OF ADDRESS SIGNAL}

도1은 종래기술에 의한 메모리 장치의 블럭구성도.

도2는 도1에 도시된 어드레스 버퍼부의 일부분을 나타내는 회로도.

도3은 도1에 도시된 제1 어드레스 래치부의 일부분을 나타내는 회로도.

도4는 도1에 도시된 제2 어드레스 래치부의 일부분을 나타내는 회로도.

도5는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.

도6은 도5에 도시된 제1 어드레스 래치부의 일부분을 나타내는 회로도.

도7은 도5에 도시된 뱅크제어부를 나타내는 회로도.

도8은 도5에 도시된 제2 어드레스 래치부를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명

I1 ~ I37 : 인버터

T1 ~ T6 : 전송게이트

ND1 ~ ND4 : 낸드게이트

NOR1 ~ NOR4 : 노어게이트

MP1 ~ MP8 : 피모스트랜지스터

MN1 ~ MN8 : 앤모스트랜지스터

본 발명은 반도체 메모리 장치에 관한 것으로 특히 메모리 장치에 입력되는 로우어드레스의 처리시간을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.

도1은 종래기술에 의한 메모리 장치의 블럭구성도이다.

도1을 참조하여 살펴보면, 종래기술에 의한 메모리 장치는 어드레스(AIN<0:를 인에이블신호(ACLKB)에 응답하여 입력받아 래치한 다음 전달하는 어드레스 버퍼부(10)와, 명령어신호에 응답하여 생성되는 액티브신호(ACT)에 어드레스 버퍼부(10)에서 출력되는 어드레스(TLA<0:12>)를 래치하고 전달하거나 리프레쉬 동작시 발생하는 리프레쉬 신호(REF)에 의해 내부에서 생성되는 어드레스(IN_ADD<0:12>)를 전달하는 제1 어드레스 래치부(20)와, 뱅크신호(AIN<13:14>)를 디코딩하여 뱅크선택신호(BA<0:3>)중 하나를 활성화시켜 출력하는 뱅크디코더(11)와, 각 뱅크선택신호(BA<0:3>)를 소정시간 지연시켜 각각 출력(XAE0 ~ XAE3)하는 제1 딜레이(31 ~ 34)와, 제1 어드레스 래치부(20)로부터 전달되는 어드레스(BX<0:12>)를 제1 딜레이(31 ~ 34)에 의해 지연된 뱅크선택신호(XAE0 ~ XAE4)에 각각 응답하여 래치하고 전달하는 제2 어드레스 래치부(41 ~ 44)와, 제2 어드레스 래치부(41 ~ 44)에 의해 전달되는 어드레스(BXT0<0:12> ~ BXT3<0:12>)가 리페어된 어드레스인지 판단하는 네개의 제1내지 제4 리페어회로부(71 ~ 74)와, 제1 내지 제4 리페어회로부(71 ~74)에서 리페어된 어드레스인지를 판단하는 시간동안 뱅크선택신호(BAE0 ~ BAE3)를 지연시켜 출력하는 제2 딜레이(51 ~ 54)와, 제2 어드레스 래치부(41 ~44)에서 출력하는 어드레스(BXT0<0:12> ~ BXT3<0:12>)를 디코딩하여 출력하는 제1 내지 제4 X디코더(61 ~ 64)를 구비한다.

도2는 도1에 도시된 어드레스 버퍼부(10)의 일부분을 나타내는 회로도이다.

도2를 참조하여 살펴보면, 어드레스 버퍼부(10)는 어드레스신호(AIN<0>)를 입력받아 반전시켜 출력하는 3상 인버터(I2)와, 인버터(I1)의 출력을 반전하여 제1 어드레스 래치부(20)로 출력(TLA<0>)하는 인버터(I3)과, 인버터(I3)와 래치를 이루는 3상 인버터(I3)를 구비한다. 여기서 3상 인버터(I1,I3)는 인에이블신호(ACLKB)가 하이레벨과 로우레벨일 때 턴온되도록 구성되어 있다.

또한, 도2에 도시된 어드레스 버퍼부(10)은 입력되는 어드레스(AIN<0:12>)중에서 최하위 비트인 어드레스신호(AIN<0>)에 관한 부분만을 도시하였으며, 나머지 어드레스신호(AIN<1:12>)에 관한 부분은 도2에 도시된 부분과 같은 구성을 가지게 되어 생략하였다.

도3은 도1에 도시된 제1 어드레스 래치부(20)의 일부분을 나타내는 회로도이다.

도3을 참조하여 살펴보면, 제1 어드레스 래치부(20)은 활성화된 액티브(ACT)신호에 턴온되어 어드레스 버퍼부(10)에서 전달되는 어드레스신호(TLA<0>)를 전달하는 전송게이트(T1)와, 활성호된 리프레쉬 동작신호(REF)에 의해 턴온되어 메모리 장치의 내부에서 생성되는 리프레쉬용 어드레스(IN_ADD<0>)를 전달하는 전송게이트(T2)와, 전송게이트(T1) 또는 전송게이트(T2)를 통해 전달되는 신호를 래치하기 위한 인버터(I7,I9)와, 인버터(I7,I9)에 의해 래치된 신호를 반전하여 제2 어드레스 래치부(41 ~ 44)로 전달하기 위한 인버터(I8)을 구비한다.

여기서도 도3에 도시된 제1 어드레스 래치부(20)는 입력되는 어드레스(TLA<0:12>)중에서 최하위 비트인 어드레스신호(TLA<0>)에 관한 부분만을 도시하였으며, 나머지 어드레스신호(TLA<1:12>)에 관한 부분은 도3에 도시된 부분과 같은 구성을 가지게 되어 생략하였다.

도4는 도1에 도시된 제2 어드레스 래치부(41)의 일부분을 나타내는 회로도이다.

도4를 참조하여 살펴보면, 제2 어드레스 래치부(41)는 제1 딜레이(31)에 의해 전달되는 뱅크선택신호(BAE0)가 로우레벨일 때 턴온되어 제2 어드레스 래치부에서 출력되는 어드레스신호(BX0)를 전달하는 전송게이트(T3)와, 전송테이트(T3)에 의해 전달되는 어드레스신호(BX<0>)를 뱅크선택신호(BAE0)가 로우레벨일 때 래치하는 인버터(I11,I2)와, 인버터(I11)의 출력을 버퍼링하여 제1 X디코더(61)로 전달하는 인버터(I13,I14)를 구비한다. 여기서 인버터(I11)은 3상 인버터로서 뱅크선택신호(BAE0)가 로우레벨일 때 인에이블된다.

여기서 도4에 도시된 제2 어드레스 래치부(41)는 입력되는 어드레스(BX<0:12>)중에서 최하위 비트인 어드레스신호(BX<0>)에 관한 부분만을 도시하였으며, 나머지 어드레스신호(BX<1:12>)에 관한 부분은 도4에 도시된 부분과 같은 구성을 가지게 되어 생략하였다. 또한 도시되지 않은 나머지 뱅크1, 뱅크 2 및 뱅크 3에 대한 제2 어드레스 래치부(42 ~44)도 도 4에 도시된 제2 어드레스 래치부(41)과 같은 구성을 가진다.

이하에서는 도1 내지 도4를 참조하여 종래기술에 의한 메모리 장치의 동작을 살펴본다. 도1에 도시된 BANK0 ~ BANK3은 각각 뱅크1 ~ 뱅크4에 있는 데이터를 억세스하기 위한 디코딩 블럭이다.

메모리 장치에서 데이터를 억세스하기 위해서 입력된 어드레스(AIN<0:12>)는 어드레스 버퍼부(10)로 전달되며, 어드레스 버퍼부(10)는 인에이블신호(ACLKB)에 에 응답하여 어드레스(AIN<0:12>)를 버퍼링한 다음 제1 어드레스 래치부(20)로 전달한다.

이어서 제1 어드레스 래치부(20)는 액티브신호(ACT)가 하이레벨로 활성화되면 어드레스 버퍼부(10)에서 전달되는 어드레스(TLA<0:12>)를 전달받아 래치한 다음 다음단으로 전달한다.

한편, 뱅크디코더(11)는 뱅크신호(AIN<12:14>)를 입력받아 디코딩하여 뱅크선택신호(BA0 ~ BA3)중 하나를 활성화시켜 제1 딜레이(31 ~ 34)로 출력한다. 또한, 뱅크디코더(11)는 리프레쉬 동작을 위한 리프레쉬 동작신호(REF)가 활성화되어 입력되면, 리프레쉬 동작이 이루어지는 뱅크(예를 들어 뱅크0,뱅크1)의 뱅크선택신호(BA<0>,BA<1>)를 모두 활성화시켜 출력하게 된다. 액티브신호(ACT)는 메모리 장치에 리드 또는 라이트명령어가 입력될 때에 생성되는 펄스신호이다.

이어서 네개의 제1 딜레이(31 ~ 34)는 액티브신호(ACT)에 인에이블되어, 뱅크선택신호(BA0 ~ BA3)를 소정시간 지연시킨 후에 다음단에 구비된 네개의 제2 어드레스 래치부(41 ~ 44)와, 네개의 제2 딜레이(51 ~ 54)로 전달한다. 여기서 뱅크선택신호(BA0 ~ BA3)를 제1 딜레이(31 ~ 34)에 의해 소정시간 지연시켜 출력하는 것은 제1 어드레스 래치부(20)가 액티브신호(ACT)에 인에이블되어 입력되는 어드레스(TLA<0:12>)를 래치하고 다음 단의 제2 어드레스 래치부(41 ~ 44)로 전달하기 까지의 시간을 확보하기 위한 것이다.

이어서 제2 어드레스 래치부(41 ~ 44)는 뱅크선택신호(XAE0 ~ XAE3)가 로우레벨인 상태에서 어드레스(BX<0:12>)를 입력받고, 뱅크선택신호(XAE0 ~ XAE3)이 하이레벨인 상태에서 입력된 어드레스(BX<0:12>)를 래치하고 다음단의 제1 내지 제4 X 디코더(61 ~ 64)와 제1 내지 제4 리페어회로부(71 ~ 74)로 전달한다.

제1 내지 제4 리페어회로부(71 ~ 74)는 전달되는 어드레스(BXT0<0:12> ~ BXT3<0:12>)가 리페어되어 있는 어드레스인지를 판단하고 리페어가 된 어드레스이면, 입력된 어드레스에 대응하여 리페어된 어드레스를 제1 X디코더로 출력한다.

메모리 장치에서는 여분의 예비셀을 만들어 노멀셀에 에러가 발견되었을 때, 퓨즈 또는 안티퓨즈등을 통해 에러가 발견된 노멀셀을 억세스하는 명령어시 리페어공정에서 치환된 예비셀이 대신 억세스될 수 있도록 어드레스 경로를 치환하게 된다. 여기서 제1 내지 제4 리페어회로부(71 ~ 74)는 입력되는 어드레스가 리페어된 어드레스인지 감지하고, 리페어된 어드레스라면 입력된 어드레스에 대응하여 치환 된 어드레스를 X 디코더로 출력하게 되는 것이다.

한편, 제2 딜레이(51 ~ 54)는 뱅크선택신호(XAE0 ~ XAE3)를 소정시간 지연시킨 다음 제1 내지 제4 X디코더(61 ~ 64)로 출력하게 된다. 여기서 제2 딜레이(51 ~54)가 뱅크선택신호(XAE0 ~ XAE3)를 소정시간 지연시킨 다음 제1 내지 제4 X디코더(61 ~ 64)로 출력하는 이유는 제1 내지 제2 리페어회로부(71 ~ 74)에서 입력되는 어드레스(BXT0<0:12> ~ BXT3<0:12>)가 리페어 어드레스인지를 판단하는 시간을 확보하기 위한 것이다.

이어서 제1 내지 제2 X디코더(61 ~ 64)는 입력되는 어드레스(BXT0<0:12> ~ BXT3<0:12>) 또는 제1 내지 제4 리페어회로부(71 ~ 74)에서 입력되는 리페어된 어드레스를 디코딩하여 디코딩된 신호(AX0<0:8096> ~ AX3<0:8096>)를 출력한다.

여기서 제1 어드레스 래치부(20)에서 액티브신호(ACT)에 동기시켜 래치한 다음 다음단의 제3 어드래스 래치부(41 ~ 44)로 출력하게 되므로 어드레스신호(TLA<0:12>)와 액티브신호(ACT)의 셋업마진만큼 제2 어드레스 래치부(41 ~ 44)가 늦게 어드레스를 입력받아 전달하게 된다.

따라서 어드레스신호(TLA<0:12>)와 액티브신호(ACT)의 셋업마진만큼 X 디코더로 늦게 전달하면, 그만큼 X 디코더에서는 늦게 디코딩하여 디코딩된 신호(AX0<0:8096> ~ AX3<0:8096>)를 출력하게 된다.

한편, 도 4에 도시된 바와 같이, 제2 어드레스 래치부(41)는 뱅크선택신호(XAE0)가 로우 레벨인 경우에 어드레스(BX<0:12>)를 입력받아 제1 X디코더(61)와 제1 리페어회로부(71)로 전달하고, 뱅크선택신호(XBE0)가 하이 레벨인 경우에 입력된 어드레스(BX<0:12>)를 래치한다.
따라서, 예컨대 뱅크0가 억세스(Access)된후 뱅크1이 억세스되는 경우, 뱅크0의 뱅크선택신호(XBE0)가 하이 레벨이 되어 출력 어드레스(BXT0<0:12>)는 래치되어 토글(Toggle)하지 않으므로 리페어회로에서 전류소모는 줄어든다.
그러나, 억세스되지 않은 뱅크2의 뱅크선택신호(XBE2) 및 뱅크3의 뱅크선택신호(XBE3)는 로우 레벨이므로, 뱅크2 및 뱅크3의 리페어회에서의 전류소모는 막지 못하는 문제점이 있다.

삭제

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 메모리 장치에서 입력된 어드레스를 보다 빠르게 디코딩할 수 있으면서도 전류소모는 줄어든 메모리 장치를 제공함을 목적으로 한다.

본 발명은 상기의 과제를 달성하기 위해 입력되는 어드레스를 래치하여 전달하는 제1 어드레스 래치부; 명령어에 응답하여 생성되는 액티브신호에 동기되어, 상기 명령어에 대응하는 뱅크를 활성화시키기 위한 뱅크선택신호를 출력하는 뱅크제어부; 상기 뱅크선택신호에 인에이블되어, 상기 제1 어드레스 래치부에서 전달되 는 어드레스를 래치하여 전달하는 제2 어드레스 래치부; 상기 제2 어드레스 래치부에서 전달되는 어드레스가 리페어된 어드레스인지 판단하기 위한 리페어회로부; 상기 리페어회로부에서 판단하는 시간만큼 상기 뱅크선택신호를 지연시켜 출력하기 위한 딜레이; 및 상기 딜레이에 의해 지연된 뱅크선택신호에 인에이블되어 상기 제2 어드레스 래치부에서 전달되는 어드레스를 디코딩하여 출력하는 X 디코더를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.

본 실시예에 따른 메모리 장치는 인에이블신호(ACLKB)에 인에이블되어 입력되는 어드레스(AIN<0:14>)를 버퍼링하여 뱅크어드레스(TLA<13:14>)와 노멀 어드레스(TLA<0:12>)를 분리하여 각각 출력하는 어드레스 버퍼부(100)와, 어드레스 버퍼부(100)에서 출력되는 어드레스(TLA<0:12>)를 래치하여 전달하는 제1 어드레스 래치부(200)와, 명령어에 응답하여 생성되는 액티브신호(ACT)에 동기되어, 상기 명령어에 대응하는 뱅크를 활성화시키기 위한 뱅크선택신호(XAE0 ~ XAE3)를 출력하는 뱅크제어부(300)와, 뱅크선택신호(XAE0 ~ XAE3)에 인에이블되어, 제1 어드레스 래치부(200)에서 전달되는 어드레스(BX<0:12>)를 래치하여 전달하는 제2 어드레스 래 치부(410 ~ 440)와, 제2 어드레스 래치부(410 ~ 440)에서 전달되는 어드레스(BXT0<0:12> ~ BXT3<0:12>)가 리페어된 어드레스인지 판단하기 위한 제1 내지 제4 리페어회로부(710 ~ 740)와, 제1 내지 제4 리페어회로부(710 ~ 740)에서 판단하는 시간만큼 뱅크선택신호(XAE0 ~ XAE3)를 지연시켜 출력하기 위한 제1 내지 제4 딜레이(510 ~ 540)와, 제1 내지 제4 딜레이(510 ~ 540)에 의해 지연된 뱅크선택신호(XED0 ~ XED3)에 인에이블되어 제2 어드레스 래치부(410 ~ 440)에서 전달되는 어드레스(BXT0<0:12> ~ BXT3<0:12>)를 디코딩하여 출력하는 제1 내지 제4 X 디코더(610 ~ 640)를 구비한다. 여기서 제1 어드레스 래치부(200)는 노멀 억세스동작시에는 외부에서 입력되어 전달되는 어드레스(TLA<0:12>)를 래치하여 전달하고, 리프레쉬 동작시에는 내부에서 생성된 어드레스(IN_ADD<0:12>)를 래치하여 전달하게 된다.

도6은 도5에 도시된 제1 어드레스 래치부(200)의 일부분을 나타내는 회로도이다.

도6을 참조하여 살펴보면, 제1 어드레스 래치부(200)는 리프레쉬 동작신호(REF)가 비활성화인 경우에 턴온되어 외부에서 입력되어 전달되는 어드레스신호(TLA<0>)를 전달하기 위한 전송게이트(T4)와, 리프레쉬 동작신호(REF)가 활성화인 경우에 턴온되어 내부에서 생성된 어드레스(IN_ADD<0>)를 전달하기 위한 전송게이트(T5)와, 전송게이트(T4) 또는 전송게이트(T5)에서 전달되는 어드레스를 래치하기 위한 래치부(I16,I17)를 구비한다. 도6에 도시된 제1 어드레스 래치부(200)는 입력되는 어드레스(TLA<0:12>)중에서 어드레스신호(TLA<0>)에 관한 부분만을 나 타내는 것으로, 나머지 어드레스어드레스(TLA<1:12>)에 관한 부분도 같은 구성을 가지게 되어 생략하였다.

도7은 도5에 도시된 뱅크제어부(200)를 나타내는 회로도이다.

도7을 참조하여 살펴보면, 뱅크제어부(200)는 상기 명령어에 대응하는 뱅크를 선택하기 위해 뱅크어드레스(TLA<13:14>)를 입력받아 디코딩하는 뱅크디코더(310)와, 뱅크디코더에 의해 디코딩된 신호(ATP<0:3>)를 액티브신호(ACT)에 동기시켜 출력하는 네개의 뱅크선택신호 출력부(320 ~ 350)를 구비한다.

뱅크디코더(310)는 뱅크어드레스(TLA<13:14>)를 입력받아 네개의 디코딩된 신호(ATP<0:3>)를 출력한다.

뱅크선택신호 출력부(320는 하이레벨로 활성화되는 액티브신호(ACT)를 게이트로 입력받으며, 전원전압단(VDD)에 일측단이 연결된 피모스트랜지스터(MP1)와, 뱅크디코더(310)에서 디코딩된 신호(ATP<0>)를 게이트로 입력받으며, 일측단이 접지전압단(VSS)에 연결된 앤모스트랜지스터(MN1)와, 액티브신호(ACT)를 게이트로 입력받으며 피모스트랜지스터(MP1)의 타측단과 앤모스트랜지스터(MN1)의 타측단에 일측단과 타측단이 각각 접속된 앤모스트랜지스터(MN1)와, 피모스트랜지스터(MP1)의 타측단에 인가되는 신호를 반전하여 출력하는 인버터(I25)와, 인버터(I25)의 출력과 리프레쉬 동작신호(REF)를 입력받는 노아게이트(NOR1)와, 노어게이트(NOR1)의 출력을 반전하여 뱅크선택신호(XAE<0>)로 출력하는 인버터(I26)을 구비한다. 여기서 피모스트랜지스터(MP2)는 디코딩신호가 비활성화인 상태에서 인버터(I25)와 노 어게이트(NOR1)의 입력단을 일정하게 유지시켜 전류소모를 방지하기 위해 구비된 것이다.

또한, 나머지 뱅크선택신호 출력부(330 ~ 350)도 도시된 바와 같이, 뱅크선택신호 출력부(330)과 같은 구성을 가진다.

도8은 도5에 도시된 제2 어드레스 래치부(410)를 나타내는 회로도이다.

도8을 참조하여 살펴보면, 제2 어드레스 래치부(410)는 뱅크선택신호(XAE0)에 응답하여 턴온되어 제1 어드레스 래치부(200)에서 전달되는 어드레스(BX<0>)를 전달하는 전송게이트(T6)와, 뱅크선택신호(XAE<0>)에 응답하여 전송게이트(T6)를 통해 전달되는 어드레스를 래치하기 위한 래치부(I34,I35)와, 래치부(I24,I25)에 래치된 어드레스를 버퍼링하여 제1 X 디코더(610)로 출력하는 버퍼부(I36,I37)를 구비한다.

이하에서는 도5 내지 도8을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다. 도5에 도시된 BANK0 ~ BANK3은 각각 뱅크1 ~ 뱅크4에 있는 데이터를 억세스하기 위한 디코딩 블럭을 나타내고 있는 것이다.

메모리 장치에서 데이터를 억세스하기 위해서 입력된 어드레스(AIN<0:14>)는 어드레스 버퍼부(100)로 전달되며, 어드레스 버퍼부(100)는 인에이블신호(ACLKB)에 응답하여 어드레스(AIN<0:14>)를 버퍼링한 다음, 뱅크어드레스(TLA(<13:14>)는 뱅크제어부(300)로 전달하고, 노멀 어드레스(TLA<0:12>)는 제1 어드레스 래치부(200)로 전달한다.

이어서 제1 어드레스 래치부(200)는 리프레쉬 동작을 제어하기 위한 리프레 쉬 동작신호(REF)가 로우레벨로 비활성화인 경우에는 어드레스 버퍼부(10)에서 전달되는 어드레스(TLA<0:12>)를 전달받아 래치한 다음 다음단으로 전달하고, 리프레쉬 동작신호(REF)가 하이레벨로 활성화된 경우에는 리프레쉬 동작을 위해 내부에서 생성되는 내부어드레스(IN_ADD<0:12>)를 다음단인 제2 어드레스로 래치부(410 ~ 440)로 전달한다.

한편, 뱅크제어부(300)의 뱅크디코더(310)는 어드레스 버퍼부(100)로부터 전달되는 뱅크어드레스(TLA<13:14>)를 디코딩하여 디코딩신호(ATP<0:3>) 중 하나를 하이레벨로 활성화시켜 출력한다.

이어서 하이레벨로 활성화된 디코딩신호(예를 들어 ATP<0>)가 입력되는 뱅크선택신호 출력부(320)는 액티브신호(ACT)에 하이레벨로 되는 시점에 뱅크선택신호(XAE<0>)를 하이레벨로 출력한다.

이어서 제2 어드레스 래치부(410)는 뱅크선택신호(XAE0)가 하이레벨로 활성화된 상태에서 제1 어드레스 래치부(200)로부터 전달되는 어드레스(BX<0:12>)를 입력받아 래치한 다음 제1 리페어회로부(720)와 제1 X디코더(610)로 출력한다.

이 때 뱅크선택신호(XAE1 ~ XAE3)가 비활성화인 상태로 입력되는 나머지 제2 어드레스 래치부(420 ~ 440)는 제1 어드레스 래치부(200)로부터 전달되는 어드레스(BX<0:12>)를 전달받아 래치하지 않는다. 따라서 나머지 제2 어드레스 래치부(420 ~ 440)에 대응하는 제2 내지 제4 리페어회로(720 ~ 740)에는 어드레스가 입력되지 않아서 동작하지 않고, 이로 인하여 불필요한 전류를 낭비하지 않게 된다.

이어서 제1 리페어회로부(710)는 제2 어드레스 래치부(410)으로부터 전달되는 어드레스(BXT0<0:12>)가 리페어된 어드레스인지를 판단하고, 리페어된 어드레스라면 리페어 공정에서 대체된 어드레스를 제1 X디코더(610)로 전달한다.

한편, 뱅크제어부(300)로부터 출력되는 뱅크선택신호(XAE0)는 제1 딜레이(510)에 의해 제1 리페어회로부(710)에서 입력되는 어드레스가 리페어 어드레스 인지를 판단하는 시간만큼을 지연시킨 후에 제1 X디코더(610)로 출력한다.

이어서 제1 X디코더(610)는 제1 딜레이(510)에 의해 지연된 뱅크선택신호(XED0)에 인에이블되어 제2 어드레스 래치부(410)에서 전달되는 어드레스(BXT0<0:12>를 디코딩하여 디코딩한 신호(AX0<0:8096>)를 출력하게 된다.

여기서 디코딩한 신호(AX0<0:8096>)는 메모리 코어(미도시)로 입력되어 현재 실행중인 명령어에 대응하는 하나워 워드라인을 활성화시키는 신호로 사용된다.

이상에서 살펴본 바와 같이, 본 발명은 명령어가 입력될 때마다 생성되는 액티브신호(ACT)에 상관없이 어드레스(TLA<0:12>)를 먼저 래치하고 전달하는 한편, 뱅크제어부에서는 뱅크어드레스(TLA<13:14>)를 입력받아 디코딩한 다음 액티브신호에 동기되어 뱅크선택신호를 활성화시켜 출력하기 때문에 어드레스(TLA<0:12>)와 액티브신호간의 셋업 마진을 젼혀 고려할 필요가 없다.

따라서 어드레스(TLA<0:12>)와 액티브신호간의 셋업 마진만큼 어드레스(BXT0)가 리페어회로부로 빠르게 전달되고, 이로 인하여 전체적인 어드레스의 처리시간이 단축된다.

또한, 제2 어드레스 래치부(410 ~ 440)는 뱅크선택신호(XAE0 ~ XAE3)가 비활 성화된 상태로 입력되면, 이전단에서 전달되는 어드레스(BX<0:12>)를 입력받지 않으므로 선택되지 않은 뱅크에 대응하는 리페어회로부가 동작되지 않아서 불필요한 전류소모를 크게 줄일 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 종래의 메모리 장치보다 어드레스를 보다 빠르게 전달되어 디코딩할 수 있수 있어 전체적인 메모리 장치의 억세스 시간을 줄일 수 있다.

또한, 본 발명에 의해 선택되지 않은 뱅크의 리페어회로에서 실제 억세스동작과 상관없는 소모되는 불필요한 전류를 줄일 수 있어, 메모리 장치의 동작전류를 감소시킬 수 있다.

Claims

입력되는 어드레스를 래치하여 전달하는 제1 어드레스 래치부;

명령어에 응답하여 생성되는 액티브신호에 동기되어, 상기 명령어에 대응하는 뱅크를 활성화시키기 위한 뱅크선택신호를 출력하는 뱅크제어부;

상기 뱅크선택신호에 인에이블되어, 상기 제1 어드레스 래치부에서 전달되는 어드레스를 래치하여 전달하는 제2 어드레스 래치부;

상기 제2 어드레스 래치부에서 전달되는 어드레스가 리페어된 어드레스인지 판단하기 위한 리페어회로부;

상기 리페어회로부에서 판단하는 시간만큼 상기 뱅크선택신호를 지연시켜 출력하기 위한 딜레이; 및

상기 딜레이에 의해 지연된 뱅크선택신호에 인에이블되어 상기 제2 어드레스 래치부에서 전달되는 어드레스를 디코딩하여 출력하는 X 디코더

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제1 어드레스 래치부는

노멀 억세스동작시에는 외부에서 입력되는 어드레스를 래치하여 전달하고, 리프레쉬 동작시에는 내부에서 생성된 어드레스를 래치하여 전달하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제1 어드레스 래치부는

리프레쉬 동작신호가 비활성화인 경우에 턴온되어 상기 외부에서 입력되는 어드레스를 전달하기 위한 제1 전송게이트;

상기 리프레쉬 동작신호가 활성화인 경우에 턴온되어 상기 내부에서 생성된 어드레스를 전달하기 위한 제2 전송게이트; 및

상기 제1 전송게이트 또는 제2 전송게이트에서 전달되는 어드레스를 래치하기 위한 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 뱅크제어부는

상기 명령어에 대응하는 뱅크를 선택하기 위해 뱅크어드레스를 입력받아 디코딩하는 뱅크디코더; 및

상기 뱅크디코더에 의해 디코딩된 신호를 상기 액티브신호에 동기시켜 출력하는 뱅크선택신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 뱅크선택신호 출력부는

하이레벨로 활성화되는 상기 액티브신호를 게이트로 입력받으며, 전원전압단에 일측단이 연결된 제1 피모스트랜지스터;

상기 뱅크디코더에서 디코딩된 신호를 게이트로 입력받으며, 일측단이 접지전압단에 연결된 제1 앤모스트랜지스터;

상기 액티브신호를 게이트로 입력받으며, 상기 제1 피모스트랜지스터의 타측단과 상기 제1 앤모스트랜지스터의 타측단에 일측단과 타측단이 각각 접속된 제2 앤모스트랜지스터; 및

상기 제1 피모스트랜지스터의 타측단에 인가되는 신호를 반전하여 상기 뱅크선택신호로 출력하는 인버팅수단을 구비하는 것을 특징으로 하는 반도체 장치의 메모리 장치.
제 1 항에 있어서,

상기 제2 어드레스 래치부는

상기 뱅크선택신호에 응답하여 턴온되어 상기 제1 어드레스 래치부에서 전달되는 어드레스를 전달하는 전송게이트;

상기 뱅크선택신호에 응답하여 상기 전송게이트를 통해 전달되는 어드레스를 래치하기 위한 래치수단; 및

상기 래치수단에 래치된 어드레스를 버퍼링하여 상기 X 디코더로 출력하는 버퍼링수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.