KR20080020347A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 메인디코더와 프리디코더의 동작을 효과적을 제어하여, 데이터 억세스시에 프리디코더와 메인디코더에 의해 소비되는 전류를 최대한으로 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 액티브 동작 구간 및 프리차지 동작 구간동안 래치된 어드레스를 출력시키는 어드레스 래치부; 상기 어드레스 래치부의 출력을 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩신호를 출력하는 디코딩회로부; 및 상기 프리차지 동작 구간동안 상기 디코딩 신호가 디스에이블 되도록 제어하는 프리차지 제어부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 프리디코더, 메인디코더, 전류소모.

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}
도1은 반도체 메모리 장치의 블럭도.
도2는 도1에 도시된 프리디코더의 내부 블럭도.
도3은 도2에 도시된 래치부의 회로도.
도4는 도2에 도시된 프리디코더의 동작을 나타내는 파형도.
도5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도6은 도5에 도시된 어드레스 래치부와 프리디코더를 나타내는 회로도.
도7은 도6에 도시된 어드레스 래치부를 나타내는 회로도.
도8은 도5에 도시된 프리디코더의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
I1 ~ I21 : 인버터 ND1 ~ ND10 : 낸드게이트
T1, T2 : 전송게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 디코더회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하기 위해 다수의 단위셀이 배치된 데이터 저장영역과, 데이터 저장영역에 저장된 데이터를 출력하거나 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 데이터 입출력회로가 배치되는 입출력영역이 있다.
입출력영역에는 데이터 입력회로와, 데이터 출력회로, 어드레스 입력회로 및 명령어 입력회로를 구비한다. 데이터 입력회로는 라이트명령에 따라 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 회로이다. 데이터 출력회로는 리드명령에 따라 데이터 저장영역에서 제공되는 데이터를 외부로 출력하기 위한 회로이다. 어드레스 입력회로는 라이트명령과 리드명령에 따라서 저장되거나 출력될 데이터의 위치를 지정하기 위한 어드레스를 입력받아 출력하는 회로이다. 명령어 입력회로는 리드명령 또는 라이트 명령등을 입력받아 해석하여 다른 회로들을 제어하기 위한 회로이다.
데이터 저장영역은 다수의 뱅크를 구비한다. 하나의 뱅크에는 어드레스에 각각 대응되는 다수의 단위셀을 구비하고 있다. 일반적으로 하나의 뱅크에는 다수의 단위셀이 그룹되어진 셀블럭을 다수 구비하게 된다. 또한 데이터 저장영역에는 입출력영역에서 전달되는 어드레스를 입력받아 디코딩하여 뱅크에 구비된 다수의 단위셀중 입력된 어드레스에 대응하는 단위셀을 선택하기 위한 디코딩 회로가 배치된다.
효과적으로 입력된 어드레스를 디코딩하기 위해, 반도체 메모리 장치는 프리디코더와 메인디코더를 구비한다. 어드레스가 입력되면 먼저 프리디코더에서 입력된 어드레스를 한번 디코딩하고, 프리디코더에서 출력된 신호를 이용하여 메인디코더가 다시 디코딩하는 것이다. 반도체 메모리 장치는 프리디코더와 메인디코더는 각 뱅크마다 구비하고 있다. 반도체 메모리 장치가 이렇게 각 뱅크마다 대응하는 프리디코더와 메인디코더가 구비하고 있기 때문에 각 뱅크별로 데이터 억세스 동작을 수행할 수 있다.
반도체 메모리 장치가 데이터를 억세스하는 과정을 살펴보면, 먼저 어드레스를 입력받는다. 입력된 어드레스에 대응하는 뱅크를 선택한다. 선택된 뱅크에 구비된 프리디코더가 입력된 어드레스를 디코딩한다. 이어서 메인디코더가 프리디코더의 출력을 디코딩한다. 디코딩된 결과에 대응하는 데이터가 억세스된다. 데이터가 억세스되고 나면, 프리차지 동작이 수행된다. 프리차지 동작은 다음의 데이터억세스를 위해서 메인디코더와 프리디코더를 포함하는 각종 회로가 프리차지 값으로 리셋되는 동작을 말한다.
기술이 발달하면서 반도체 메모리 장치는 더 적은 파워를 소비하고, 더 빠르게 데이터를 억세스할 수 있도록 요구받고 있다. 데이터를 억세스하기 위해 메인디 코더와 프리디코더가 동작하는 과정에서 너무 많은 전류가 소비되어, 이를 줄이는 방법이 개발되는 것이 필요하다.
본 발명은 반도체 메모리 장치의 메인디코더와 프리디코더의 동작을 효과적을 제어하야, 데이터 억세스시에 프리디코더와 메인디코더에 의해 소비되는 전류를 최대한으로 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 액티브 동작 구간 및 프리차지 동작 구간동안 래치된 어드레스를 출력시키는 어드레스 래치부; 상기 어드레스 래치부의 출력을 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩신호를 출력하는 디코딩회로부; 및 상기 프리차지 동작 구간동안 상기 디코딩 신호가 디스에이블 되도록 제어하는 프리차지 제어부를 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 액티브 동작에 대응하여 활성화되는 액티브신호에 응답하여 어드레스 신호를 래치하기 위한 어드레스 래치부; 상기 어드레스 래치부의 출력을 상기 액티브 동작이 수행되는 액티브 동작 구간 및 프리차지 동작 구간동안 출력시키는 출력유지부; 상기 출력유지부의 출력신호를 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩회로부; 및 상기 프리차지 동작 구간동안 상기 디코딩회로부에서 워드라인을 활성화시키기 위해 출력하는 신호를 디스에이블 시키 도록 제어하는 프리차지 제어부를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 어드레스를 래치하여 출력하는 단계; 상기 래치된 어드래스를 디코딩하여 워드라인을 인에이블시키는 단계; 및 프리차지 구간에 상기 인에이블된 워드라인을 디스에이블 시키는 단계를 포함하고, 상기 래치된 어드레스는 액티브 동작구간 및 프리차지 동작구간동안 출력을 유지하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 다수의 뱅크(10,20,30,40)와, 프리디코더(11,21,31,41)와, 메인디코더(12,22,32,42)와, 입력회로(50)를 구비한다. 뱅크(10,20,30,40)는 각각 다수의 워드라인을 구비하고 있다. 하나의 워드라인에는 다수의 단위셀이 대응된다. 각 뱅크에는 각각 프리디코더와 메인디코더가 대응된다. 입력회로(50)는 제어신호(ACTIVE)와, 어드레스(ADDRESS)와, 프리차지 신호(PRECHARGE)를 입력받아 프리디코더로 전달한다. 프리디코더는 입력회로에서 출력되는 액티브신호(BA)에 응답하여 내부어드레스(ATROW)를 입력받아 디코딩하여 출력한다. 메인디코더는 대응하는 프리디코더에서 출력되는 신호를 디코딩하여 대응하는 뱅크에 구비되는 워드라인을 활성화시킨다.
액티브신호(BA)는 액티브명령에 응답하여 액티브 동작구간에 활성화되는 신호이다. 액티브 동작구간이라고 하는 것을 어드레스가 입력되고 디코딩되어, 뱅크에 있는 워드라인이 선택되고 난 이후에, 선택된 워드라인에 대응하는 단위셀의 데이터 신호가 감지 및 증폭될 때까지의 구간을 말한다. 단위셀에 저장된 데이터신호가 감지 및 증폭된 이후에 리드 또는 라이트 명령에 대응하는 데이터 신호가 억세스된다. 데이터 억세스가 종료되면, 프리차지 명령에 의해 프리차지 구간이 된다. 프리차지 구간동안은 다음에 액티브 명령 또는 리드 및 라이트명령을 실행할 수 있도록 준비하는 구간이다.
도2는 도1에 도시된 프리디코더의 내부 블럭도이다.
도2를 참조하여 살펴보면, 프리디코더는 래치부(11A,11B)와, 디코더(11C)를 구비한다. 래치부(11A,11B)는 액티브신호(BA)에 응답하여 내부어드레스(ATROW<0>,ATROPW<1>)를 래치한다. 디코더(11C)는 래치부에서 출력되는 래치된 어드레스 신호(BXAB<0>,BXA<0>,BXAB<1>,BXA<1>)를 디코딩하여 메인디코더로 출력한다. 이를 위해, 디코더(11C)는 낸드게이트(ND1 ~ ND4)와 인버터(I1 ~ I4)를 구비한다. 래치부(11A)가 내부어드레스를 래치하여 출력하면 프리디코더(11C)는 이를 디코딩하여 출력하게 된다. 프리디코더(11C)에서 출력되는 디코딩된 신호는 메인디코더로 전달된다.
도3은 도2에 도시된 래치부의 회로도이다.
도3을 참조하여 살펴보면, 래치부(11A)는 액티브신호(BA)를 입력받아 반전하여 출력하는 인버터(I6,I7)와, 인버터(I6,I7)의 출력에 응답하여 어드레 스(ATROW<0>)를 전달하는 전송게이트(T1)와, 전송게이트(T1)의 출력을 래치하는 래치(L1)와, 인버터(I7)의 출력에 응답하여 래치(L1)의 출력을 입력받아 논리곱하여 출력하기 위한 낸드게이트(ND5) 및 인버터(I8)와, 전송게이트(T1)의 출력과 인버터(I7)의 출력을 논리곱하여 출력하기 위한 낸드게이트(ND6) 및 인버터(I9)를 구비한다.
도4는 도2에 도시된 프리디코더의 동작을 나타내는 파형도이다.
액티브 구간에서 액티브신호(BA)가 하이레벨로 활성화되면, 로우레벨의 내부어드레스(ATROW<0>,ATROW<1>)가 래치부(11A,11B)에 래치된다. 래치부(11A,11B)는 내부어드레스(ATROW<0>,ATROW<1>)를 래치하여 신호(BXAB<0>, BXA<0>, BXAB<1>, BXA<1>)로 출력한다. 여기서 신호(BXAB<0>, BXA<0>)는 서로 위상이 반전되어 출력되며, 신호(BXAB<1>, BXA<1>)도 서로 위상이 반전되어 출력된다. 프리디코더(11C)는 신호(BXAB<0>, BXA<0>, BXAB<1>, BXA<1>)를 디코딩하여 신호(LAX01)는 하이레벨로 나머지 신호(LAX01<1>, LAX01<2>, LAX01<3>)는 로우레벨로 출력한다. 메인디코더는 프리디코더(11C)의 출력을 입력받아 디코딩하여 대응하는 뱅크의 워드라인을 활성화시킨다.
프리차지 구간에서 액티브신호(BA)가 로우레벨로 비활성화되면, 래치부(11A,11B)는 내부어드레스신호(ATROW)에 관계없이 출력신호를 로우레벨로 디스에이블시킨다. 따라서 프리디코더(11C)에서 출력되는 신호도 모두 로우레벨로 디스에이블 상태가 된다. 따라서 메인디코더에서 출력하는 신호도 모두 디스에이블 상태가 된다.
그러나, 프리차지 구간에서는 래치부의 출력이 로우레벨로 디스에이블 되지 않더라도, 메인디코더에서 출력되는 모든 신호를 디스에이블시키야 한다. 즉, 프리차지 동작을 제어하는 제어부에서 메인디코더에서 뱅크에 어떤 워드라인도 활성화시키지 못하도록 제어해야만 한다. 따라서 이미 프리차지 구간에서는 메인디코더의 출력이 디스에이블되기 때문에, 래치부와 프리디코더의 출력을 디스에이블시킬 필요는 없게 되는 것이다. 래치부와 프리디코더의 출력을 디스에이블시기는 천이 과정에서 불필요한 전류가 소모될 수 있는 것이다.
도5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 어드레스 래치부(100), 프리디코더(200)와, 메인디코더(300)와, 뱅크(400)와, 프리차지 제어부(500)를 구비한다. 어드래스 래치부(100)는 액티브 동작에 대응하여 활성화되는 액티브신호(BA)에 응답하여 어드레스 신호(ATROW)를 래치하여, 액티브 동작이 수행되는 액티브 동작 구간 및 프리차지 동작 구간동안 출력시킨다. 프리디코더(200)는 어드래스 래치부(100)에서 출력되는 신호를 디코딩한다. 메인디코더(300)는 프리디코더(200)에서 출력되는 신호를 디코딩하여 뱅크(400)에서 구비되는 워드라인을 활성화시킨다. 프리차지 제어부(500)는 프리차지 동작 구간동안 메인디코더(300)에서 워드라인을 활성화시키기 위해 출력하는 신호를 디스에이블 시키도록 제어한다.
도6은 도5에 도시된 어드레스 래치부와 프리디코더를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 어드레스 래치부(100)는 펄스생성부(110)와, 래치 부(120,130)를 구비한다. 펄스생성부(110)는 액티브신호9BA)를 펄스형태의 신호로 전환하여 래치부(120,130)로 출력한다. 래치부(120,130)는 액티브 동작에 대응하여 활성화되는 액티브신호(BA)에 응답하여 내부어드레스 신호(ATROW<0>,ATROW<1>)를 r각각 래치한다.
프리디코더(200)는 래치부(11A,11B)는 출력되는 신호(BXAB<0>, BXA<0>, BXAB<1>)를 디코딩하여 출력하기 위해 낸드게이트(ND7 ~ ND10)와, 인버터(I10 ~ I13)를 구비한다.
도7은 도6에 도시된 어드레스 래치부를 나타내는 회로도이다. 특히 어드래스 래치부의 펄스생성부와 래치부의 내부 회로를 나타내고 있다.
도7에 도시된 바와 같이, 펄스생성부는 액티브신호(BA)를 반전하여 출력하기 위한 인버터(I14 ~ I16)와, 인버터(I16)의 출력과 액티브신호(BA)를 입력받는 낸드게이트(ND11)를 구비한다. 래치부(120)는 래치블럭(121)와, 출력부(122)를 구비한다. 래치블럭(121)는 낸드게이트(ND11)의 출력에 응답하여 어드레스 신호(ATROW<0>)를 전달하는 전송게이트(T2)와, 전송게이트(T2)의 출력을 낸드게이트(ND11)의 출력에 응답하여 래치하는 래치(L2)를 구비한다. 출력부는(122)는 래치(L2)에서 출력되는 신호를 버퍼링하여 출력하기 위해 직렬연결된 인버터(I19,I20)를 구비한다. 여기서는 어드레스 신호(ATROW<0>)를 입력받는 래치부(120)만 도시하였는데, 어드레스 신호(ATROW<1>)를 입력받는 래치부도 래치부(120)의 구성과 같은 형태로 구성되어 있다.
도8은 도5에 도시된 프리디코더의 동작을 나타내는 파형도이다.
액티브 구간에서 액티브신호(BA)가 하이레벨로 활성화되면, 펄스생성부(110)에서 액티브신호(BA)의 하이레벨로의 천이에 대응하는 펄스를 생성하여 래치부(120)으로 출력한다. 래치부는 펄스생성부(10)에서 출력되는 펄스신호에 응답하여 내부어드레스(ATROW<0>,ATROW<1>)를 래치한다. 래치부(120)는 내부어드레스(ATROW<0>)를 래치하여, 신호(BXAB<0>, BXA<1>)로 출력한다. 여기서 신호(BXAB<0>, BXA<0>)는 서로 위상이 반전되어 출력되는 신호이다. 프리디코더(200)는 신호(BXAB<0>, BXA<0>, BXAB<1>, BXA<1>)를 디코딩하여 신호(LAX01)는 하이레벨로 나머지 신호(LAX01<1>, LAX01<2>, LAX01<3>)는 로우레벨로 출력한다. 메인디코더는 프리디코더(11C)의 출력을 입력받아 디코딩하여 대응하는 뱅크의 워드라인을 활성화시킨다.
프리차지 구간에서는 액티브신호(BA)가 로우레벨로 비활성화되더라도, 래치부(120)에서 출력되는 신호는 계속 이전에 출력되는 신호를 유지한다. 특히, 래치부(120)의 출력부(122)는 액티브신호의 제어를 받지 않고 래치에서 출력되는 신호를 단순히 버퍼링하여 출력하기 위해 버퍼로 구성되어 있다. 래치부(120)에서 출력되는 신호가 프리차지 구간에서 계속유지되기 때문에, 프리디코더도 계속해서 활성화된 신호를 입력받게 된다. 그러므로, 액티브 동작구간이 종료되고, 프라차지 구간이 되어도 래치부에서 출력되는 신호의 천이가 되지 않아, 그로 인한 전류 소모를 줄일 수 있다.
한편, 프라치지 제어부(500)에서 제어신호(PPE)를 메인디코더로 출력하여, 메인디코더에서 워드라인을 활성활시키기 위해 출력하는 신호는 더 이상 출력되지 않는다.
이상과 같이 본 발명에 의한 반도체 메모리 장치는 어드레스를 입력받아 래치하는 래치부가 액티브 동작구간과 프리차지 동작구간에서 계속 출력을 유지하기 때문에, 프라치지 구간마다 내부 어드래스 신호의 천이가 발생되는 경우보다 전류소모를 줄일 수 있다. 액티브 동작구간과 프리차지 동작구간에서 래치부가 출력되지만, 래치부의 출력을 입력받아 디코딩하는 회로인 메인디코더는 프리차지 제어부의 제어를 받기 때문에, 프리차지 구간에서 내부적인 에러는 생기지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 어드래스를 입력받아 디코딩하는 과정에서 불필요하게 소모되는 전류를 줄일 수 있다. 따라서 소비전력이 줄어든 반도체 메모리 장치를 제조하는 것이 용이하게 되었다.

Claims (16)

  1. 액티브 동작 구간 및 프리차지 동작 구간동안 래치된 어드레스를 출력시키는 어드레스 래치부;
    상기 어드레스 래치부의 출력을 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩신호를 출력하는 디코딩회로부; 및
    상기 프리차지 동작 구간동안 상기 디코딩 신호가 디스에이블 되도록 제어하는 프리차지 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 래치부는
    액티브 동작에 대응하여 활성화되는 액티브신호에 응답하여 상기 어드레스 신호를 래치하기 위한 래치부; 및
    상기 래치부의 출력을 버퍼링하여 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레스 래치부는
    상기 액티브신호를 펄스형태의 신호로 전환하여 상기 래치부로 출력하기 위한 펄스생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 펄스생성부는
    상기 액티브신호를 반전하여 출력하기 위한 인버팅 수단; 및
    상기 인버팅 수단의 출력과 상기 액티브신호를 입력받는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 래치부의 래치부는
    상기 낸드게이트의 출력에 응답하여 상기 어드레스 신호를 전달하는 전송게이트;및
    상기 전송게이트의 출력을 상기 낸드게이트의 출력에 응답하여 래치하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    어드레스 래치부의 출력부는
    상기 래치에서 출력되는 신호를 버퍼링하여 출력하기 위한 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 디코딩회로부는
    상기 어드레스 래치부의 출력을 디코딩하여 출력하는 프리디코더; 및
    상기 프리디코더의 출력을 디코딩하여 상기 디코딩 신호를 출력하는 메인디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 액티브 동작에 대응하여 활성화되는 액티브신호에 응답하여 어드레스 신호를 래치하기 위한 어드레스 래치부;
    상기 어드레스 래치부의 출력을 상기 액티브 동작이 수행되는 액티브 동작 구간 및 프리차지 동작 구간동안 출력시키는 출력유지부;
    상기 출력유지부의 출력신호를 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩회로부; 및
    상기 프리차지 동작 구간동안 상기 디코딩회로부에서 워드라인을 활성화시키 기 위해 출력하는 신호를 디스에이블 시키도록 제어하는 프리차지 제어부
    를 구비하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 어드레스 래치부는
    상기 액티브신호를 펄스형태의 신호로 전환하여 상기 어드레스 래치부로 출력하기 위한 펄스생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 펄스생성부는
    상기 액티브신호를 반전하여 출력하기 위한 인버팅 수단; 및
    상기 인버팅 수단의 출력과 상기 액티브신호를 입력받는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 어드레스 래치부는
    상기 낸드게이트의 출력에 응답하여 상기 어드레스 신호를 전달하는 전송게 이트; 및
    상기 전송게이트의 출력을 상기 낸드게이트의 출력에 응답하여 래치하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 출력유지부는
    상기 래치에서 출력되는 신호를 버퍼링하여 출력하기 위한 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 2 항에 있어서,
    상기 디코딩회로부는
    상기 어드레스 래치부의 출력을 디코딩하여 출력하는 프리디코더; 및
    상기 프리디코더의 출력을 디코딩하여 상기 디코딩 신호를 출력하는 메인디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 어드레스를 래치하여 출력하는 단계;
    상기 래치된 어드래스를 디코딩하여 워드라인을 인에이블시키는 단계; 및
    프리차지 구간에 상기 인에이블된 워드라인을 디스에이블시키는 단계
    를 포함하고, 상기 래치된 어드레스는 액티브 동작구간 및 프리차지 동작구간동안 출력을 유지하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  15. 제 14 항에 있어서,
    상기 래치된 어드래스를 디코딩하여 워드라인을 인에이블시키는 단계는
    상기 래치된 어드레스를 제1 디코딩하는 프리디코딩 단계; 및
    상기 프리디코딩 단계에서 디코딩된 어드레스를 제2 디코딩 하는 메인디코딩 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  16. 제 14 항에 있어서,
    상기 어드레스를 래치하여 출력하는 단계는
    명령어 신호를 입력받는 단계;
    상기 입력된 명령어 신호를 펄스신호로 생성하는 단계; 및
    상기 펄스신호를 이용하여 상기 어드레스를 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012087473A2 (en) * 2010-12-22 2012-06-28 Intel Corporation Nor logic word line selection
KR20170124876A (ko) 2016-05-03 2017-11-13 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177626B2 (en) * 2013-08-27 2015-11-03 Naoki Shimizu Semiconductor memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置
JP3267259B2 (ja) * 1998-12-22 2002-03-18 日本電気株式会社 半導体記憶装置
US6141276A (en) * 1999-09-02 2000-10-31 Micron Technology, Inc. Apparatus and method for increasing test flexibility of a memory device
KR20010084291A (ko) * 2000-02-24 2001-09-06 윤종용 반도체 메모리 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012087473A2 (en) * 2010-12-22 2012-06-28 Intel Corporation Nor logic word line selection
WO2012087473A3 (en) * 2010-12-22 2012-08-16 Intel Corporation Nor logic word line selection
US8547777B2 (en) 2010-12-22 2013-10-01 Intel Corporation Nor logic word line selection
KR20170124876A (ko) 2016-05-03 2017-11-13 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치
US9905281B2 (en) 2016-05-03 2018-02-27 SK Hynix Inc. Data input/output circuit and semiconductor memory device having the same

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