KR20080032970A - 오프-커런트 축소회로를 갖는 글로벌 입출력 라인용드라이버 - Google Patents

오프-커런트 축소회로를 갖는 글로벌 입출력 라인용드라이버 Download PDF

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Abstract

본 발명은 리드 또는 라이트 동작 시에 GIO 구동부에서 발생되는 오프-커런트(off-current)를 최소화할 수 있는 글로벌 입출력(Global Input and Output : GIO) 라인용 드라이버를 제공하기 위한 것으로서, 메인 센스 앰프의 풀-업 신호 및 풀-다운 신호에 응답하여 GIO 신호를 출력하는 GIO 구동수단과, GIO 라인에 연결되어 상기 출력되는 GIO 신호를 래치하는 래치부와, 상기 GIO 구동부의 오프-커런트 발생신호에 응답하여 준비단계시에 래치부에 래치된 GIO 신호 레벨을 제어하는 오프-커런트 축소 회로부를 포함하는데 있다.
반도체 메모리, GIO, 오프-커런트

Description

오프-커런트 축소회로를 갖는 글로벌 입출력 라인용 드라이버{GIO(Global Input and Output) line driver having a off-current reduction circuit}
도 1 은 종래의 GIO 드라이버를 갖는 반도체 메모리 장치의 개략적인 블록도이다.
도 2 는 도 1의 GIO 드라이버부를 상세히 나타낸 회로도이다.
도 3 은 본 발명에 따른 오프-커런트 축소회로를 갖는 GIO 드라이버부를 상세히 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀 어레이 110 : 로우 디코더
120 : 칼럼 디코더 130 : 메인 센스 앰프
140 : GIO 드라이버부 141 : GIO 구동수단
142 : 래치부 143 : 논리 조합부
144 : 축소회로 150 : 입출력 회로
RP0 내지 RP15 : 단위 GIO 드라이버 P0 내지 P15 : IO 패드
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내의 오프-커런트(off-current) 축소회로를 갖는 글로벌 입출력(Global Input and Output : GIO) 라인용 드라이버에 관한 것이다.
반도체 메모리 장치에서 GIO 라인은 리드 또는 라이트 동작시 입출력 핀과 메모리 뱅크 사이에 데이터를 전달하기 위한 데이터 전송 라인이다. 이러한 GIO 라인이 긴 경우 로딩(loading)이 크기 때문에 리드 또는 라이트 동작시 GIO 버스에 실린 신호의 스윙이 늘어지게 되며, 이는 동작 마진을 열화시키는 요인이 된다.
특히 반도체 메모리의 집적도가 512Mb인 경우에는 스펙(spec.)상 뱅크의 개수는 4개이지만, 집적도가 1Gb인 경우에는 뱅크의 개수가 8개로 증가하게 된다. 따라서 증가된 뱅크의 길이만큼 특정 뱅크에서 전달되는 데이터 라인에 대한 로딩은 2배 가까이 증가하게 된다. 여기에서 발생할 수 있는 데이터의 손실을 없애기 위해 사용되는 것이 GIO 드라이버(당 기술분야에서는 GIO 리피터라고 통칭되기도 한다.)이다.
도 1 은 종래의 GIO 드라이버를 갖는 반도체 메모리 장치의 개략적인 블록도이다. 도 1에서는 16개의 데이터 입출력 핀들을 구비하여 한번에 16개의 데이터를 처리할 수 있는 X16 DRAM(Dynamic Random Access Memory)의 일례가 도시된다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(100), 로우 디코더(110), 칼럼 디코더(120), 메인 센스 앰프(130), GIO 드라이버부(140), 입출력 회로(150) 및 입출력(IO) 패드들(P0 내지 P15)을 포함한다.
로우 디코더(110)는 로우 어드레스 신호(RADD)를 디코딩하고, 그 디코딩 결 과에 따라 워드 라인들(WL1 내지 WLK) 중 하나를 활성화시킨다. 그리고 칼럼 디코더(12)는 칼럼 어드레스 신호(CADD)를 디코딩하고, 칼럼 디코딩 신호들(미도시)을 메모리 셀 어레이(100)에 출력한다.
또한, 메인 센스 앰프(130)는 메인 로컬 입출력 라인들(ML0 내지 ML15)을 통하여 메모리 셀 어레이(100)로부터 수신되는 4비트의 내부 데이터들을 증폭시키고, 그 증폭된 데이터들을 서브 글로벌 입출력 라인들(SGIO0 내지 SGIO15)에 각각 풀-업(MO_PU)신호와 풀-다운(MO_PD)신호로 출력한다.
그러면, GIO 드라이버부(140)는 동일한 리피터 제어신호(미도시)에 응답하여 메인 센스 앰프(130)에서 증폭된 데이터들의 풀-업 신호(MO_PU)와 풀-다운 신호(MO_PD)를 스위칭함으로써, 서브 글로벌 입출력 라인들(SGIO0 내지 SGIO15)과 글로벌 입출력 라인들(GIO0 내지 GIO15)을 각각 연결 또는 분리시킨다.
그리고 데이터 입출력 회로(150)는 글로벌 입출력 라인들(GIO0 내지 GIO15)을 통하여 메인 센스 앰프(130)로부터 수신되는 증폭된 데이터들에 응답하여, 출력 데이터들(DO0 내지 DO15)을 입출력(IO) 패드들(P0 내지 P15)을 거쳐 외부로 각각 출력한다.
도 2 는 도 1의 GIO 드라이버부를 상세히 나타낸 회로도이다.
도 2를 참조하면, GIO 드라이버부(140)는 다수의 단위 GIO 드라이버(RP0 내지 RP15)를 포함하며, 각각의 단위 GIO 드라이버(RP0)는 GIO 구동수단(141)과, 래치부(142)를 포함한다.
이때, GIO 구동수단(141)은 메인 센스 앰프(130)의 출력신호인 16개의 풀-업 신호(MO_PU) 및 16개의 풀-다운 신호(MO_PD)를 각각 PMOS(PM1) 및 NMOS(NM1)의 게이트 입력으로 받아 GIO 신호를 출력한다. 그리고 래치부(142)는 GIO 구동수단(141)에서 출력되는 GIO 신호를 각각 래치한다.
상세한 동작을 살펴보면, 액티브가 된 상태에서 리드(read)를 할 경우, 메모리 셀 어레이(100)에 저장되어 있는 데이터의 레벨(high 또는 low)에 따라 메인 센스 앰프(130)는 그 데이터를 증폭하여 풀-업 신호(MO_PU)와 풀-다운 신호(MO_PD)로 GIO 드라이버부(140)에 출력한다. 그러면 GIO 드라이버부(140)내의 각 GIO 구동수단(141)은 GIO 레벨이 하이 또는 로우 레벨을 갖는 GIO 신호를 출력하고, 이 GIO 신호는 다음 리드 동작시까지 GIO 라인(GIO0 내지 GIO15)에 연결된 래치부(142)에 의해서 유지된다.
그리고 라이트(Write)시에도 리드 동작과 마찬가지로 라이트 동작에 따라 GIO 레벨이 하이 또는 로우 레벨로 변화하게 되며, 다음 라이트 또는 리드 동작시까지 GIO 라인(GIO0 내지 GIO15)에 연결된 래치부(142)에 의해서 유지된다.
그러나, 프로세스(process)가 축소(shrink)됨에 따라 게이트의 랭스(length)가 줄어들게 되어 소자에서 발생되는 오프-커런트(off-current)가 증가되게 된다. 이에 따라, 준비단계(리드 또는 라이트 동작을 하지 않는 경우)시에 저 전력을 요구하는 제품을 개발하기가 어려워진다. 특히 제품용량이 커지면서 로딩(loading)이 증가되어 크기가 커야 되며, 뱅크수가 늘어남에 따라 개수도 많아지고 있어서 GIO 구동부의 오프-커런트 증가를 피할 수 없다.
이런 상황에서 종래 기술은 리드 또는 라이트 동작시의 변화된 레벨이 준비 단계시에도 그대로 유지되도록 되어 있는데, 이때 유지되는 GIO 레벨이 GIO 드라이버부에서 오프-커런트가 많아지는 경우가 발생하여 오프-커런트를 최소화할 수 없는 문제점을 갖는다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 리드 또는 라이트 동작시에 GIO 드라이버부에서 발생되는 오프-커런트(off-current)를 최소화할 수 있는 글로벌 입출력(Global Input and Output : GIO) 라인용 드라이버를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 GIO 드라이버부에서 발생되는 오프-커런트가 최소화되도록 설정해 주어 저 전력 제품을 개발하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 글로벌 입출력 라인용 드라이버의 특징은 메인 센스 앰프의 풀-업 신호 및 풀-다운 신호에 응답하여 GIO 신호를 출력하는 GIO 구동수단과, GIO 라인에 연결되어 상기 출력되는 GIO 신호를 래치하는 래치부와, 상기 GIO 구동수단의 오프-커런트 발생신호에 응답하여 준비단계시에 래치부에 래치된 GIO 신호 레벨을 제어하는 오프-커런트 축소 회로부를 포함하는데 있다.
바람직하게 상기 오프-커런트 축소 회로부는 상기 GIO 구동수단의 오프-커런트 발생신호에 응답하여 준비단계시에 제 1 및 제 2 제어신호를 생성하는 논리 조합부와 상기 생성된 제 1 및 제 2 제어신호에 응답하여 래치부에 래치된 GIO 신호 를 풀-업 또는 풀-다운하는 축소 회로부를 포함하는 것을 특징으로 한다.
바람직하게 상기 논리 조합부는 준비단계 발생신호(ICASB) 및 PMOS 오프-커런트 발생신호(POFF)를 입력받아 논리연산하여 제 1 제어신호를 생성하는 제 1 NAND 게이트와, 상기 ICASB 및 NMOS 오프-커런트 발생신호(NOFF)를 입력받아 논리연산하여 반전부를 통해 반전되는 제 2 제어신호를 생성하는 제 2 NAND 게이트를 포함하는 것을 특징으로 한다.
바람직하게 상기 축소 회로부는 제 1 제어신호에 응답하여 GIO 신호를 풀-업하여 래치부를 하이 레벨로 유지하는 PMOS와, 제 2 제어신호에 응답하여 GIO 신호를 풀-다운하여 래치부를 로우 레벨로 유지하는 NMOS 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 오프-전류 축소회로를 갖는 글로벌 입출력 라인용 드라이버의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 예를 들면, 본 발명에 의한 오프-전류 축소회로를 갖는 GIO 드라이버에 대해 개시하지만, 이는 GIO가 아닌 다른 입출력 라인에 적용할 수 있을 것이다. 또한 오프-전류 축소회로는 CMOS 형태로 실시하였지만, 이는 다른 논리 소자를 이용하여 구현 될 수 있다.
도 3 은 본 발명에 따른 오프-커런트 축소회로를 갖는 GIO 드라이버부를 상세히 나타낸 회로도이다.
도 3을 참조하면, GIO 드라이버부(140)는 다수의 단위 GIO 드라이버(RP0 내지 RP15)를 포함하며, 각각의 단위 GIO 드라이버(RP0)는 GIO 구동수단(141), 래치부(142), 논리 조합부(143) 및 축소회로(144)를 포함한다.
이때, GIO 구동수단(141)은 메인 센스 앰프(130)의 출력신호인 16개의 풀-업 신호(MO_PU) 및 16개의 풀다운 신호(MO_PD)를 각각 PMOS(PM1) 및 NMOS(NM1)의 게이트 입력으로 받아 GIO 신호를 출력한다. 그리고 래치부(142)는 GIO 구동수단(141)에서 출력되는 GIO 신호를 각각 래치한다.
아울러, 논리 조합부(143)는 인가되는 ICASB, POFF 및 NOFF 신호를 입력으로 논리조합하여 GIO 라인(GIO0 내지 GIO15)으로 출력되는 GIO 신호를 제어하는 제 1 및 제 2 제어신호를 출력한다. 즉, POFF 신호 및 ICASB 신호를 입력받아 NAND 게이트(ND1)에서 논리조합하여 제 1 제어신호를 출력한다. 또한 NOFF 신호 및 ICASB 신호를 입력받아 NAND 게이트(ND2)에서 논리 조합한 후, 인버터(IV)를 통해 반전하여 제 2 제어신호를 출력한다.
이때, ICASB는 준비단계시 발생되는 신호이고, POFF는 GIO 구동수단(141)내 PMOS의 오프-커런트가 큰 경우 발생되는 신호이며, NOFF는 GIO 구동부(141)내 NMOS의 오프-커런트가 큰 경우 발생되는 신호이다.
그리고 축소회로(144)는 논리 조합부(143)에서 출력되는 제 1 제어신호에 응 답하는 16개의 PMOS(PM2)는 GIO 신호를 풀-업(pull-up)하여 GIO 라인(GIO0 내지 GIO15)에 인가하고, 제 2 제어신호에 응답하는 16개의 NMOS(NM2)는 GIO 신호를 풀-다운(pull-down)하여 GIO 라인(GIO0 내지 GIO15)에 인가한다.
상세한 동작을 살펴보면, GIO 구동수단(141)내 PMOS의 오프-커런트가 크면, 퓨즈(fuse) 등을 이용하여 NOFF는 로우 신호로 디스에이블을 유지하고 POFF는 하이 신호로 인에이블로 설정된다. 여기에서 POFF 신호 및 NOFF 신호는 퓨즈의 컷팅(cutting)을 통해 그 신호레벨을 결정할 수도 있고, 또는 별도의 프로그래밍 동작을 통해 구현할 수도 있는 것과 같이 여러 방법이 적용될 수 있을 것이다.
이후, 액티브가 된 상태에서 리드를 할 경우 메모리 셀 어레이(100)에 저장되어 있는 데이터의 레벨에 따라 메인 센스 앰프(130)는 증폭하여 풀-업 신호(MO_PU) 및 풀-다운 신호(MO_PD)를 GIO 드라이버부(140)에 출력한다. 그리고 GIO 드라이버부(140)내의 각 GIO 구동수단(141)은 GIO 레벨이 하이 또는 로우 레벨을 갖는 GIO 신호를 출력한다. 이어 GIO 신호는 다음 리드 동작시까지 GIO 라인에 연결된 래치부(142)에 의해서 유지된다.
이어 연속적인 리드 동작이 완료되고 준비단계로 변화되면, ICASB 신호가 인에이블되어 하이 신호인 ICASB가 입력된다. 그러면 제 1 NAND 게이트(ND1)의 논리연산으로 제 1 제어신호는 로우 신호를 출력하고, 제 2 NAND 게이트(ND2) 및 인버터(IV)에 의해 제 2 제어신호도 로우 신호를 출력하게 된다.
따라서, GIO 라인(GIO0 내지 GIO15)에 연결된 축소회로(144)는 풀-업 PMOS(PM2)는 턴온되고, 풀-다운 NMOS(NM2)는 턴오프되어, 모든 GIO 레벨이 하이 레벨로 변화되어 래치부(142)를 강제적으로 하이 레벨로 유지시킨다.
이렇게 준비단계시에 GIO 라인(GIO0 내지 GIO15)이 하이 레벨로 유지되면 GIO 구동수단(141)에서는 NMOS 오프-커런트만 발생된다. 즉 PMOS 오프-커런트가 큰 소자에서 GIO 구동수단(141)은 PMOS 대비 비교적 적은 NMOS 오프-커런트만 발생되어 GIO 구동수단(141)에서 발생되는 오프-커런트를 최소화시킬 수 있다.
그리고 다음 리드 동작이 시작되면 ICASB 신호가 로우 신호로 디스에이블 되어 래치부(142)는 메인 센스 앰프(130)에서 증폭된 풀-업 신호(MO_PU) 및 풀-다운 신호(MO_PD)에 따라 하이 또는 로우 레벨을 유지하게 된다.
아울러, 라이트(Write)시에도 리드 동작과 마찬가지로 라이트 동작에 따라 GIO 레벨이 하이 또는 로우 레벨로 변화하게 되며, 다음 라이트 또는 리드 동작시까지 GIO 라인에 연결된 래치부(142)에 의해서 유지된다.
그리고 연속적인 라이트 동작이 완료되고 준비단계시로 변화되면 ICASB 신호는 다시 하이 신호로 인에이블되어 모든 GIO 레벨이 하이 레벨로 변화되며 다음 라이트 또는 리드 동작시까지 래치부(142)를 강제적으로 하이 레벨로 유지시킨다. 이어 다음 라이트 또는 리드 동작이 시작되면 ICASB 신호가 로우 신호로 디스에이블 된다.
한편, GIO 구동수단(141)내 NMOS의 오프-커런트가 크면 이때에는 POFF는 로우 신호로 디스에이블을 유지한 채 NOFF만 하이 신호로 인에이블로 설정한 후 위에서 설명된 POFF 경우와 유사한 동작을 보여준다. 단지 준비단계시 모든 GIO 레벨이 로우 신호로 유지되어 GIO 구동수단(141)에서는 PMOS의 오프-커런트만 발생된다. 따라서, NMOS의 오프-커런트가 큰 소자에서는 GIO 구동수단(141)은 NMOS 대비 비교적 적은 PMOS의 오프-커런트가 발생되어 GIO 구동수단(141)에서 발생되는 오프-커런트를 최소화하게 된다.
이상에서 설명한 바와 같은 본 발명에 따른 오프-전류 축소회로를 갖는 글로벌 입출력 라인용 드라이버는 다음과 같은 효과가 있다.
첫째, 글로벌 입출력 라인용 드라이버에 오프-전류 축소회로를 구성함으로써, 메모리 소자에서 준비단계시 GIO 구동수단에서 발생되는 오프-커런트를 최소화할 수 있다.
둘째, 리드 또는 라이트 동작을 하지 않는 경우 GIO 라인의 레벨을 GIO 구동수단에서 발생되는 오프-커런트가 최소화 되도록 설정해주어 저전력 제품을 개발하는데 기여하는데 효과가 있다.

Claims (5)

  1. 메인 센스 앰프의 풀-업 신호 및 풀-다운 신호에 응답하여 GIO 신호를 출력하는 GIO 구동수단;
    GIO 라인에 연결되어 상기 출력되는 GIO 신호를 래치하는 래치부; 및
    상기 GIO 구동수단의 오프-커런트 발생신호에 응답하여 준비단계시에 래치부에 래치된 GIO 신호 레벨을 제어하는 오프-커런트 축소 회로부를 포함하는 글로벌 입출력 라인용 드라이버.
  2. 제 1 항에 있어서, 상기 오프-커런트 축소 회로부는
    상기 GIO 구동수단의 오프-커런트 발생신호에 응답하여 준비단계시에 제 1 및 제 2 제어신호를 생성하는 논리 조합부; 및
    상기 생성된 제 1 및 제 2 제어신호에 응답하여 래치부에 래치된 GIO 신호를 풀-업 또는 풀-다운하는 축소 회로부를 포함하는 글로벌 입출력 라인용 드라이버.
  3. 제 2 항에 있어서, 상기 논리 조합부는
    준비단계 발생신호(ICASB) 및 PMOS 오프-커런트 발생신호(POFF)를 입력받아 논리연산하여 제 1 제어신호를 생성하는 제 1 NAND 게이트;
    상기 ICASB 및 NMOS 오프-커런트 발생신호(NOFF)를 입력받아 논리연산하여 반전부를 통해 반전되는 제 2 제어신호를 생성하는 제 2 NAND 게이트를 포함하는 글로벌 입출력 라인용 드라이버.
  4. 제 2 항에 있어서, 상기 축소 회로부는
    제 1 제어신호에 응답하여 GIO 신호를 풀-업하여 래치부를 하이 레벨로 유지하는 PMOS;
    제 2 제어신호에 응답하여 GIO 신호를 풀-다운하여 래치부를 로우 레벨로 유지하는 NMOS 중 적어도 하나 이상을 포함하는 글로벌 입출력 라인용 드라이버.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 제어신호는 퓨즈를 이용하여 생성함을 특징으로 하는 글로벌 입출력 라인용 드라이버.
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* Cited by examiner, † Cited by third party
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