KR100502667B1 - 반도체 메모리 장치의 라이트 드라이버 - Google Patents

반도체 메모리 장치의 라이트 드라이버 Download PDF

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KR100502667B1 KR10-2003-0075961A KR20030075961A KR100502667B1 KR 100502667 B1 KR100502667 B1 KR 100502667B1 KR 20030075961 A KR20030075961 A KR 20030075961A KR 100502667 B1 KR100502667 B1 KR 100502667B1
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Abstract

본 발명은 라이트 오버 드라이브(write over drive)를 마지막 버스트에서만 수행하여 데이터 버스 라인 프리차지 레벨 상승과 내부 전원의 상승을 방지할 수 있는 반도체 메모리 장치의 라이트 드라이버에 관한 것으로, 라이트 활성화 신호에 따라 입력된 데이터를 선택적으로 전송하는 전송 수단과, 전송된 데이터를 구동전압을 이용하여 데이터 버스 라인으로 구동하는 구동수단과, 오버 드라이브 제어신호 및 정상 드라이브 제어신호에 따라 구동전압으로 외부 전원전압 및 내부 전원전압을 각각 구동수단으로 인가하는 전원 인가 수단과, 라이트 동작 시에 활성화 되는 라이트 명령 신호와 버스트 길이의 마지막 데이터 처리 시에 활성화 되는 버스트 종료 신호를 이용하여 오버 드라이브 제어신호와 정상 드라이브 제어신호를 발생하는 오버 드라이브 제어 수단을 포함한다.

Description

반도체 메모리 장치의 라이트 드라이버{Write driver of a semiconductor memory device}
본 발명은 반도체 메모리 장치의 라이트 드라이버(write driver)에 관한 것으로, 보다 상세하게는 라이트 오버 드라이브(write over drive)를 마지막 버스트에서만 수행하여 데이터 버스 라인 프리차지 레벨 상승과 내부 전원의 상승을 방지할 수 있는 반도체 메모리 장치의 라이트 드라이버에 관한 것이다.
반도체 메모리 장치의 집적도가 높지 않은 경우 리드(read) 동작의 경우에 데이터 전달 수단인 데이터 버스(data bus)와 라이트(write) 동작의 경우에 데이터 전달 수단인 데이터 버스가 각기 독립적으로 설계되었다.
하지만, 메모리 칩의 면적을 최소화하여 가격 경쟁력을 높이기 위해 데이터 전달 수단인 데이터 버스를 단일화한 싱글 데이터 버스(single data bus)를 가지는 고집적도의 반도체 메모리 장치가 부각되고 있다.
즉, 이러한 싱글 데이터 버스의 구조는 리드 동작의 경우와 라이트 동작의 경우에 있어서 데이터 전달 수단인 데이터 버스를 공유하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타낸 개념 블록도이다. 여기서는 라이트 경로(write path)만을 도시한다.
반도체 메모리 장치는 다수의 워드라인(WL)과 다수의 비트라인(BL)의 교차점에 매트릭스 배열된 다수의 메모리 셀을 포함하는 다수의 메모리 블록(1)과, 워드라인(WL)을 선택하는 로우 디코더(row decoder)(2)와, 비트라인(BL)을 선택하는 칼럼 디코더(column decoder)(3)와, 데이터 입출력 핀으로 입력된 데이터가 임시 저장되는 입력 버퍼(4)와, 입력 버퍼(4)에 저장된 데이터를 데이터 버스 라인(DB)으로 구동하는(drive) 라이트 드라이버(write driver)(5)와, 비트라인(BL)에 실린 데이터를 증폭하고 칼럼 선택신호(YS)에 따라 비트라인(BL)을 선택하는 비트라인 센스앰프(6)를 포함한다.
종래 기술에 따른 반도체 메모리 장치의 리드 동작은 읽고자 하는 메모리 셀에 해당하는 어드레스가 입력되면 어드레스 버퍼(address buffer)를 통하여 프리 디코더(pre decoder)로 입력된다. 프리 디코더로부터 출력된 어드레스들은 로우 디코더(2)를 통해 워드라인 드라이버(word line driver)에 입력되고, 워드라인 드라이버는 해당하는 워드라인(WL)을 선택한다. 마찬가지로 칼럼 디코더(3)에 의해 칼럼 선택신호(YS)를 발생하여 해당하는 메모리 셀이 연결된 비트 라인(BL)을 선택한다. 선택된 메모리 셀의 데이터는 비트라인(BL)에 실려 비트라인 센스앰프(6)에 의해 증폭되어 출력된다.
한편, 라이트 동작은 메모리 셀의 선택과정은 상기한 리드 동작과 동일하며 라이트 동작 시에는 칩이 라이트 상태가 되므로 센스앰프(6)와 출력버퍼는 동작하지 않고 입력 버퍼(4)가 동작상태로 들어간다. 그러므로 데이터 입출력 패드로 입력된 데이터(ID)는 입력 버퍼(4)를 통해 라이트 드라이버(5)에 의해 구동되어 데이터 버스 라인(DB)에 실린다. 데이터 버스 라인(DB)에 실린 데이터는 칼럼 선택 신호(YS)에 의해 선택된 비트 라인(BL)을 통해 선택된 메모리 셀에 저장된다.
도 2는 도 1에 도시된 라이트 드라이버(5)를 나타낸 상세 회로도이다.
라이트 드라이버(5)는 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)를 선택적으로 전송하는 전송부(7)와, 전송된 데이터(WD)를 데이터 버스 라인(DB, DBB)으로 구동하는 구동부(8A, 8B)와, 제어신호들(OD, ND)에 따라 구동 전압(DP)을 구동부(8A, 8B)로 인가하는 전원부(9)를 포함한다.
전송부(7)는 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)를 선택적으로 전송하는 제 1 낸드게이트(ND1)와, 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)가 제 1 인버터(INV1)에 의해 반전된 위상을 갖는 데이터를 선택적으로 전송하는 제 2 낸드게이트(ND2)와, 제 1 낸드게이트(ND1)로부터 출력된 데이터를 버퍼링 하는 인버터들(INV2, INV3)과, 제 2 낸드게이트(ND2)로부터 출력된 데이터를 버퍼링 하는 인버터들(INV4, INV5)을 포함한다.
구동부는 제 1 구동부(8A)와 제2 구동부(8B)를 포함하는데, 제 1 구동부(8A)는 인버터(INV5)로부터 출력된 제 1 풀업 신호(PU1)에 따라 데이터 버스 라인(DB)을 구동 전압(DP)으로 풀업 하는 풀업 트랜지스터(PM1)와, 인버터(INV2)로부터 출력된 제 1 풀다운 신호(PD1)에 따라 데이터 버스 라인(DB)을 접지전압(VSS)으로 풀다운 하는 풀다운 트랜지스터(NM1)를 포함하고, 제 2 구동부(8B)는 인버터(INV3)로부터 출력된 제 2 풀업 신호(PU2)에 따라 보상 데이터 버스 라인(DBB)을 구동 전압(DP)으로 풀업 하는 풀업 트랜지스터(PM2)와, 인버터(INV4)로부터 출력된 제 2 풀다운 신호(PD2)에 따라 보상 데이터 버스 라인(DBB)을 접지전압(VSS)으로 풀다운 하는 풀다운 트랜지스터(NM2)를 포함한다. 여기서 풀업 트랜지스터(PM1, PM2)는 PMOS 트랜지스터로 구성하고, 풀다운 트랜지스터(NM1, NM2)는 NMOS 트랜지스터로 구성한다.
전원부(9)는 오버 드라이브 제어신호(OD)에 따라 외부 전원전압(VEXT)을 구동전압(DP)으로 인가하는 제 1 스위치(NM3)와, 정상 드라이브 제어신호(ND)에 따라 내부 전원전압(VINT)을 구동전압(DP)으로 인가하는 제 2 스위치(NM4)를 포함한다. 여기서, 스위치(NM3, NM4)는 NMOS 트랜지스터를 사용한다.
도 3은 도 2에 도시된 라이트 드라이버(5)의 동작을 나타낸 타이밍도이다. 여기서는 버스트 길이(burst length)가 4이고 모두 하이 레벨의 데이터가 라이트 되는 경우를 예를 들어 설명한다.
먼저, 전송부(7)는 라이트 활성화 신호(WE)가 하이 레벨로 활성화 되면 입력버퍼(4)로부터 입력된 데이터(WD)를 전송한다.
제 1 구동부(8A)는 정상 데이터(PU1, PD1)에 따라 데이터 버스 라인(DB)을 구동 전압(DP)으로 풀업 하거나 접지전압(VSS)으로 풀다운 하고, 제 2 구동부(8B)는 반전 데이터(PU2, PD2)에 따라 보상 데이터 버스 라인(DBB)을 구동전압(DP)으로 풀업 하거나 접지전압(VSS)으로 풀다운 한다.
이때, 구동전압(DP)은 구동부(8A, 8B)가 동작하는 초기에는 높은 전압(VEXT)으로 오버 드라이브(over drive)하여 구동 속도를 향상시키고, 소정 시간이 경과한 후에 정상 전압(VINT)으로 드라이브 하여 안정적으로 구동한다. 즉, 전원부(9)는 라이트 드라이버(5)가 구동하는 초기에 소정 시간동안 오버 드라이브 제어신호(OD)가 하이 레벨로 활성화 되어 구동전압(DP)으로 외부전원전압(VEXT)을 인가하고, 소정 시간이 경과하면 오버 드라이브 제어신호(OD)는 로우 레벨로 비활성화 되고, 정상 드라이브 제어신호(ND)가 하이 레벨로 활성화 되어 구동전압(DP)으로 내부전원전압(VINT)을 인가한다. 여기서 오버 드라이브 제어신호(OD)와 정상 드라이브 제어신호(ND)는 서로 반대 위상을 갖는다.
그러나 종래 기술에 따른 라이트 드라이버는 라이트 동작 때마다 오버 드라이브를 수행하기 때문에, 버스트 길이(burst length)가 길어질 경우 데이터 버스 라인(DB, DBB)에 대한 프리차지와 균등화가 정상적으로 수행되기 전에 후속 라이트 동작이 수행되기 때문에 데이터 버스 라인(DB, DBB)의 프리차지 전압이 상승하는 문제점이 발생한다.
최악의 경우 비트라인(BL)에 실리는 하이 레벨을 갖는 데이터의 라이트 레벨이 상승되어 비트라인 센스앰프(6)의 동작 전원전압인 내부전원전압(VINT)까지 상승하게 될 수 있다.
이러한 현상은 고속 동작을 수행하는 반도체 소자일수록 데이터 버스 라인(DB, DBB) 프리차지 시간이 짧아지기 때문에 발생할 가능성이 높아지는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이트 오버 드라이브 시 발생하는 데이터 버스 라인 프리차지 레벨 상승과 내부 전원전압의 상승 가능성을 방지할 수 있는 반도체 메모리 장치의 라이트 드라이버를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 당성하기 위한 본 발명의 일 측면에 따르면, 라이트 활성화 신호에 따라 입력된 데이터를 선택적으로 전송하는 전송 수단; 전송된 상기 데이터를 구동전압을 이용하여 데이터 버스 라인으로 구동하는 구동수단; 오버 드라이브 제어신호 및 정상 드라이브 제어신호에 따라 상기 구동전압으로 외부 전원전압 및 내부 전원전압을 각각 상기 구동수단으로 인가하는 전원 인가 수단; 라이트 동작 시에 활성화 되는 라이트 명령 신호와 버스트 길이의 마지막 데이터 처리 시에 활성화 되는 버스트 종료 신호를 이용하여 상기 오버 드라이브 제어신호와 상기 정상 드라이브 제어신호를 발생하는 오버 드라이브 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이브가 제공 된다.
이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 라이트 드라이버(5)를 나타낸 상세 회로도이다. 여기서 종래 기술에 도시된 구성소자와 동일한 구성소자에 대해서는 동일한 도면 부호를 사용한다.
라이트 드라이버(5)는 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)를 선택적으로 전송하는 전송부(7)와, 전송된 데이터(WD)를 데이터 버스 라인(DB, DBB)으로 구동하는 구동부(8A, 8B)와, 제어신호들(OD, ND)에 따라 구동 전압(DP)을 구동부(8A, 8B)로 인가하는 전원부(9)와, 라이트 명령 신호(WTE)와 버스트 종료 신호(BSTLT)를 이용하여 오버 드라이브 제어신호(OD)와 정상 드라이브 제어신호(ND)를 발생하는 오버 드라이브 제어부(10)를 포함한다.
전송부(7)는 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)를 선택적으로 전송하는 제 1 낸드게이트(ND1)와, 라이트 활성화 신호(WE)에 따라 입력된 데이터(WD)가 제 1 인버터(INV1)에 의해 반전된 위상을 갖는 데이터를 선택적으로 전송하는 제 2 낸드게이트(ND2)와, 제 1 낸드게이트(ND1)로부터 출력된 데이터를 버퍼링 하는 인버터들(INV2, INV3)과, 제 2 낸드게이트(ND2)로부터 출력된 데이터를 버퍼링 하는 인버터들(INV4, INV5)을 포함한다.
구동부는 제 1 구동부(8A)와 제2 구동부(8B)를 포함하는데, 제 1 구동부(8A)는 인버터(INV5)로부터 출력된 제 1 풀업 신호(PU1)에 따라 데이터 버스 라인(DB)을 구동 전압(DP)으로 풀업 하는 풀업 트랜지스터(PM1)와, 인버터(INV2)로부터 출력된 제 2 풀다운 신호(PD1)에 따라 데이터 버스 라인(DB)을 접지전압(VSS)으로 풀다운 하는 풀다운 트랜지스터(NM1)를 포함하고, 제 2 구동부(8B)는 인버터(INV3)로부터 출력된 제 2 풀업 신호(PU2)에 따라 보상 데이터 버스 라인(DBB)을 구동 전압(DP)으로 풀업 하는 풀업 트랜지스터(PM2)와, 인버터(INV4)로부터 출력된 제 2 풀다운 신호(PD2)에 따라 보상 데이터 버스 라인(DBB)을 접지전압(VSS)으로 풀다운 하는 풀다운 트랜지스터(NM2)를 포함한다. 여기서 풀업 트랜지스터(PM1, PM2)는 PMOS 트랜지스터로 구성하고, 풀다운 트랜지스터(NM1, NM2)는 NMOS 트랜지스터로 구성한다.
전원부(9)는 오버 드라이브 제어신호(OD)에 따라 외부 전원전압(VEXT)을 구동 전압(DP)으로 인가하는 제 1 스위치(NM3)와, 정상 드라이브 제어신호(ND)에 따라 내부 전원전압(VINT)을 구동전압(DP)으로 인가하는 제 2 스위치(NM4)를 포함한다. 여기서, 스위치(NM3, NM4)는 NMOS 트랜지스터를 사용한다.
오버 드라이브 제어부(10)는 라이트 동작이 진행될 때 하이 레벨로 활성화 되는 라이트 명령 신호(STE)와 라이트 버스트의 마지막에 발생하는 하이 레벨 펄스 신호인 버스트 종료 신호(BSTLT)를 부정 논리 곱하는 낸드게이트(ND3)와, 낸드게이트(ND3)로부터 출력된 신호(ND)를 반전하여 오버 드라이브 제어신호(OD)를 발생하는 인버터(INV6)를 포함한다. 여기서 낸드게이트(ND3)와 인버터(INV6)의 동작 전압은 고전압(VPP)이다.
도 5는 도 4에 도시된 라이트 드라이버(5)의 동작을 나타낸 타이밍도이다. 여기서는 버스트 길이(burst length)가 4이고 모두 하이 레벨의 데이터가 라이트 되는 경우를 예를 들어 설명한다.
먼저, 전송부(7)는 라이트 활성화 신호(WE)가 하이 레벨로 활성화 되면 입력버퍼(4)로부터 입력된 데이터(WD)를 전송한다.
제 1 구동부(8A)는 정상 데이터(PU1, PD1)에 따라 데이터 버스 라인(DB)을 구동 전압(DP)으로 풀업 하거나 접지전압(VSS)으로 풀다운 하고, 제 2 구동부(8B)는 반전 데이터(PU2, PD2)에 따라 보상 데이터 버스 라인(DBB)을 구동전압(DP)으로 풀업 하거나 접지전압(VSS)으로 풀다운 한다.
이때, 구동전압(DP)은 구동부(8A, 8B)가 동작하는 초기에는 높은 전압(VEXT)으로 오버 드라이브(over drive)하여 구동 속도를 향상시키고, 소정 시간이 경과한 후에 정상 전압(VINT)으로 드라이브 하여 안정적으로 구동한다. 즉, 전원부(9)는 라이트 드라이버(5)가 구동하는 초기에 소정 시간동안 오버 드라이브 제어신호(OD)가 하이 레벨로 활성화 되어 구동전압(DP)으로 외부 전원전압(VEXT)을 인가하고, 소정 시간이 경과하면 오버 드라이브 제어신호(OD)는 로우 레벨로 비활성화 되고, 정상 드라이브 제어신호(ND)가 하이 레벨로 활성화 되어 구동전압(DP)으로 내부 전원전압(VINT)을 인가한다. 여기서 오버 드라이브 제어신호(OD)와 정상 드라이브 제어신호(ND)는 서로 반대 위상을 갖는다.
여기서 오버 드라이브 제어부(10)는 라이트 명령 신호(WTE)가 하이 레벨로 활성화 된 상태에서 버스트 길이의 마지막 데이터 처리 시에 발생하는 펄스 신호인 버스트 종료 신호(BSTLT)가 발생할 때에만 오버 드라이브 제어신호(OD)가 하이 레벨이 되어 오버 드라이브를 수행한다. 즉, 이전의 버스트 길이의 데이터 처리 시에는 오버 드라이브를 수행하지 않는다.
전술한 본 발명은 라이트 타임을 개선하기 위한 라이트 오버 드라이브를 수행할 때 발생하는 데이터 버스 라인 프리차지 레벨 상승과 내부 전원전압의 상승 가능성을 방지할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타낸 개념 블록도.
도 2는 도 1에 도시된 라이트 드라이버를 나타낸 상세 회로도.
도 3은 도 2에 도시된 라이트 드라이버의 동작을 나타낸 타이밍도.
도 4는 본 발명에 따른 반도체 메모리 장치의 라이트 드라이버를 나타낸 상세 회로도.
도 5는 도 4에 도시된 라이트 드라이버의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 메모리 블록 2 : 로우 디코더
3 : 칼럼 디코더 4 : 입력 버퍼
5 : 라이트 드라이버 6 : 비트라인 센스앰프
7 : 전송부 8A, 8B : 구동부
9 : 전원부 10 : 오버 드라이브 제어부
ND1, ND2, ND3 : 낸드게이트
INV1, INV2, INV3, INV4, INV5, INV6 : 인버터
PM1, PM2 : PMOS 트랜지스터
NM1, NM2, NM3, NM4 : NMOS 트랜지스터

Claims (9)

  1. 라이트 활성화 신호에 따라 입력된 데이터를 선택적으로 전송하는 전송 수단;
    전송된 상기 데이터를 구동전압을 이용하여 데이터 버스 라인으로 구동하는 구동수단;
    오버 드라이브 제어신호 및 정상 드라이브 제어신호에 따라 상기 구동전압으로 외부 전원전압 및 내부 전원전압을 각각 상기 구동수단으로 인가하는 전원 인가 수단;
    라이트 동작 시에 활성화 되는 라이트 명령 신호와 버스트 길이의 마지막 데이터 처리 시에 활성화 되는 버스트 종료 신호를 이용하여 상기 오버 드라이브 제어신호와 상기 정상 드라이브 제어신호를 발생하는 오버 드라이브 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이브.
  2. 제 1 항에 있어서, 상기 전송 수단은
    상기 라이트 활성화 신호에 따라 상기 데이터를 선택적으로 전송하는 제 1 낸드게이트;
    상기 라이트 활성화 신호에 따라 상기 데이터가 제 1 인버터에 의해 반전된 위상을 갖는 데이터를 선택적으로 전송하는 제 2 낸드게이트;
    상기 제 1 낸드게이트로부터 출력된 데이터를 버퍼링 하는 다수의 제 2 인버터들;
    상기 제 2 낸드게이트로부터 출력된 데이터를 버퍼링 하는 다수의 제 3 인버터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  3. 제 1 항에 있어서, 상기 구동수단은
    상기 데이터 버스 라인을 구동하는 제 1 구동 수단; 및
    상기 보상 데이터 버스 라인을 구동하는 제 2 구동 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  4. 제 3 항에 있어서,
    상기 제 1 구동수단은
    상기 전송수단으로부터 출력된 제 1 풀업 신호에 따라 상기 데이터 버스 라인을 상기 구동전압으로 풀업 하는 제 1 풀업 트랜지스터; 및
    상기 전송수단으로부터 출력된 제 1 풀다운 신호에 따라 상기 데이터 버스 라인을 접지전압으로 풀다운 하는 제 1 풀다운 트랜지스터를 포함하고,
    제 2 구동수단은
    상기 전송수단으로부터 출력된 제 2 풀업 신호에 따라 보상 데이터 버스 라인을 상기 구동전압으로 풀업 하는 제 2 풀업 트랜지스터; 및
    상기 전송수단으로부터 출력된 제 2 풀다운 신호에 따라 보상 데이터 버스 라인을 상기 접지전압으로 풀다운 하는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  5. 제 4 항에 있어서,
    상기 풀업 트랜지스터들은 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터들은 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  6. 제 1 항에 있어서, 전원 인가 수단은
    상기 오버 드라이브 제어신호에 따라 상기 외부 전원전압을 상기 구동전압으로 인가하는 제 1 스위치 수단; 및
    상기 정상 드라이브 제어신호에 따라 상기 내부 전원전압을 상기 구동전압으로 인가하는 제 2 스위치 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  7. 제 6 항에 있어서,
    상기 스위치 수단들은 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  8. 제 1 항에 있어서, 오버 드라이브 제어수단은
    상기 라이트 명령 신호와 상기 버스트 종료 신호를 부정 논리 곱하는 낸드게이트;
    상기 낸드게이트로부터 출력된 상기 정상 드라이브 제어신호를 반전하여 상기 오버 드라이브 제어신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
  9. 제 8 항에 있어서,
    상기 낸드게이트와 상기 인버터의 동작 전압은 고전압인 것을 특징으로 하는 반도체 메모리 장치의 라이트 드라이버.
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