KR100744090B1 - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 하나의 데이터 라인을 통해 리드데이터과 라이트 데이터를 전달시키는 반도체 메모리 장치에 있어서, 데이터 전달라인의 리셋 동작을 보다 효과적으로 할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터 전달라인; 리드명령에 대응하는 제1 데이터신호를 상기 데이터 전달라인을 통해 입력받아, 출력하기 위한 리드 데이터신호 전달부; 리셋신호에 응답하여 상기 데이터 전달라인을 리셋시키기 위한 리셋제어부; 및 라이트 명령에 대응하는 제2 데이터신호를 입력받아 상기 데이터 전달라인으로 출력하되, 상기 리셋신호에 응답하여 상기 데이터 전달라인의 리셋동작을 수행하기 위한 라이트 데이터신호 전달부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 라이트, 리드, 드라이버.

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}
도1은 반도체 메모리 장치의 블럭도.
도2는 도1에 도시된 라이트 드라이버를 나타내는 회로도.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도4는 본 발명의 바람직한 제1 실시예에 따른 라이트 드라이버를 나타내는 회로도.
도5는 본 발명의 바람직한 제2 실시예에 따른 라이트 드라이버를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 비트라인 센스앰프부 200 : IO 센스앰프부
300 : 라이트 드라이버 400 : 로컬라인 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 라이트 동작을 위해 구비되는 데이터 전달회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 다수의 데이터를 중에서 원하는 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치의 메인 동작에는 데이터를 저장하는 라이트동작과, 저장된 데이터중 선택된 데이터를 출력시키는 리드동작이 있다. 또한, 리드동작과 라이트 동작이 이루어지지 않는 경우에 리드/라이트 동작을 준비하는 프리차지 동작이 있다. 디램같이 캐패시터를 데이터 저장 단위로 사용하는 반도체 메모리 장치는 캐패시터에 저장된 신호의 자연적인 누설을 보상하기 위한 리프레쉬 동작을 수행해야만 한다.
반도체 메모리 장치는 효율적으로 많은 데이터를 저장하기 위해 데이터를 저장하는 기본구성요소인 단위셀을 매트릭스 형태로 배치하고 있다. 매트릭스 형태로 배치된 단위셀은 가로방향으로 가로지르는 다수의 워드라인과 세로방향으로 가로지르는 다수의 비트라인이 교차하는 다수의 지점에 각각 배치된다. 워드라인은 로우어드레스에 의해 대응되며, 비트라인은 컬럼어드레스에 대응된다. 일반적으로, 리드 또는 라이트 동작을 수행할 때에 먼저 로우어드레스를 입력받아 다수의 워드라인중 하나를 선택하고, 이어서 컬럼어드레스를 입력받아 다수의 비트라인중 하나를 선택한다. 선택된 워드라인과 비트라인에 의해 정해지는 단위셀의 데이터가 억세스될 데이터인 것이다.
효율적인 구성을 위해서 반도체 장치는 하나의 어드레스 입력 패드를 통해 로우어드레스와 컬럼어드레스를 입력받는다. 또한 데이터가 입출력되는 패드도 공유하고 있는데, 리드동작시에는 입출력패드를 통해 데이터가 출력되며, 라이트 동작시에는 입출력패드를 통해 데이터가 입력된다. 따라서 단위셀과 입출력패드 사이에는 하나의 데이터 전달 패스가 있으며, 그 데이터 전달패스에는 리드동작시와 라이트 동작시에 데이터를 정해진 방향으로 전달해 주기 위한 라이트 데이터의 전달회로와 리드데이터 전달회로가 배치된다.
이렇게 하나의 데이터 전달라인을 통해, 리드명령에 대응하는 데이터를 데이터 전달라인에서 외부로 전달시키고, 라이트 명령에 대응하는 데이터를 외부에서 데이터저장영역으로 전달하기 위해서는 라이트 데이터 전달회로와 리드 데이터 전달회로가 대응하는 명령에 따라 정확하게 데이터를 정해진 방향으로 이동시켜야 한다. 또한, 리드명령에 대응하여 리드 데이터를 데이터 전달라인을 통해 외부로 출력하고 난 이후에 ,라이트 명령에 따른 데이터를 데이터 전달라인을 통해 이동시키기 위해서는 데이터 전달라인을 리셋시켜야 한다. 만약 데이터 전달라인이 제대로 리셋되지 않으면, 리드 명령에 대응하는 데이터 신호와 라이트 명령에 대응하는 데이터 신호가 하나의 데이터 라인에서 충돌이 되기 때문에, 에러가 발생할 수 있다.
본 발명은 전술한 문제점을 해결하기 위해, 하나의 데이터 라인을 통해 리드데이터과 라이트 데이터를 전달시키는 반도체 메모리 장치에 있어서, 데이터 전달라인의 리셋 동작을 보다 효과적으로 할 수 있는 반도체 메모리 장치 및 그 구동방 법을 제공함을 목적으로 한다.
본 발명은 데이터 전달라인; 리드명령에 대응하는 제1 데이터신호를 상기 데이터 전달라인을 통해 입력받아, 출력하기 위한 리드 데이터신호 전달부; 리셋신호에 응답하여 상기 데이터 전달라인을 리셋시키기 위한 리셋제어부; 및 라이트 명령에 대응하는 제2 데이터신호를 입력받아 상기 데이터 전달라인으로 출력하되, 상기 리셋신호에 응답하여 상기 데이터 전달라인의 리셋동작을 수행하기 위한 라이트 데이터신호 전달부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 데이터 전달라인; 리드명령에 대응하는 제1 데이터신호를 상기 데이터 전달라인을 통해 입력받아, 출력하기 위한 리드 데이터신호 전달부; 및 라이트 명령에 대응하는 제2 데이터신호를 입력받아 상기 데이터 전달라인으로 출력하되, 리셋신호에 응답하여 상기 데이터 전달라인의 리셋동작을 수행하기 위한 라이트 데이터신호 전달부를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 리드명령에 대응하는 제1 데이터 신호를 데이터 전달라인을 통해 전달하는 단계; 상기 데이터 전달라인으로 통해 전달된 상기 제1 데이터 신호를 외부로 출력하는 단계; 라이트 명령에 대응하는 제2 데이터 신호를 이용하여 드라이빙 수단으로 상기 데이터 전달라인을 드라이빙하는 단계; 상기 데이터 전달리인의 드라이빙 결과에 대응하는 신호를 데이터 저장영역에 저장하는 단계; 및 상기 드라이빙 수단으로 상기 데이터 전달라인을 리셋시키는 단계를 구비하는 반도체 메 모리 장치의 구동방법을 제공한다.
또한 본 발명은 리드명령에 대응하는 제1 데이터 신호를 데이터 전달라인을 통해 전달하는 단계; 상기 데이터 전달라인으로 통해 전달된 상기 제1 데이터 신호를 외부로 출력하는 단계; 라이트 명령에 대응하는 제2 데이터 신호를 이용하여 드라이빙 수단으로 상기 데이터 전달라인을 드라이빙하는 단계; 상기 데이터 전달리인의 드라이빙 결과에 대응하는 신호를 데이터 저장영역에 저장하는 단계; 리셋신호에 응답하여 리셋제어부가 상기 데이터 전달라인을 리셋시키는 단계; 및 상기 드라이빙 수단이 상기 리셋신호를 입력받아 상기 데이터 전달라인의 리셋동작을 수행하는 단계를 구비하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 제1 데이터 전달라인; 제2 데이터 전달라인; 및 상기 제1 데이터 전달라인의 데이터를 상기 제2 데이터 전달라인으로 드라이빙하는 드라이버를 구비하되, 상기 드라이버는 리셋신호에 응답하여 상기 제2 데이터 전달라인을 리셋전압으로 리셋시키는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 데이터 입출력을 위한 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 비트라인 센스앰프부(100)와, IO 센스앰프부(200)와, 라이트 드라이버(300)와, 로컬라인 제어부(400)를 구비 한다. 비트라인 센스앰프부(100)는 비트라인(BL,BLb)에 인가되는 데이터 신호를 감지 및 증폭하여 로컬라인(LIO,LIOb)로 출력하기 위한 회로이다. 비트라인(BL,BLb)에 인가되는 데이터 신호는 데이터 저장영역에 저장되어 있던 신호로서, 리드 명령에 대응하여 로컬라인(LIO,LIOb)에 인가된 신호이다. IO 센스앰프부(200)는 로컬라인(LIO,LIOb)을 통해 전달되는 데이터 신호를 래치하고 증폭한 후 글로벌라인(GIO)으로 출력한다. 라이트 드라이버(300)는 라이트 명령에 의해 생성된 라이트신호(WTDRVCON)에 응답하여 글로벌라인(GIO)을 통해 입력되는 데이터 신호를 로컬라인(LIO,LIOb)으로 전달하는 회로이다. 로컬라인 제어부(400)는 제어신호(LIORST)에 대응하여 비트라인(LIO,LIOb)의 리셋동작을 제어하기 위한 회로이다.
도2은 도1에 도시된 라이트 드라이버와 로컬라인 제어부(400)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 라이트 드라이버(300)는 제어신호(WTDRVCON)에 응답하여 글로벌라인(GIO)를 통해 전달되는 데이터 신호를 입력받아 래치하는 라이트 데이터신호 래치부(310)와, 라이트 데이터신호 래치부(310)에 의해 래치된 데이터를 이용하여 로컬라인(LIO,LIOb)을 드라이빙하기 위한 데이터신호 드라이버(320)를 구비한다. 로컬라인 제어부(400)는 데이터 신호 드라이버(320)에서 출력되는 신호가 로컬라인(LIO,LIOb)을 통해 비트라인 센스앰프부(100)로 전달된 이후에, 제어신호(LIORSTB)에 응답하여 로컬라인(LIO,LIOb)을 코어전압(VCORE)으로 리셋시킨다.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도3를 참조하여 살펴보면, 라이트 명령(WT)을 수행하는 경우에 비트라인 센 스앰프부(100)는 제어신호(YI)가 하이레벨로 인에이블되어 있을 때에 로컬라인(LIO,LIOb)의 인가된 데이터 신호를 입력받는다. 리드 명령(RT)을 수행하는 경우에 비트라인 센스앰프부(100)는 제어신호(YI)가 하이레벨로 인에이블되어 있을 때에 로컬라인(LIO,LIOb)로 데이터 신호를 출력한다. 로컬라인(LIO,LIOb)에 데이터 신호가 인가되는 경우에는 로컬라인 제어부(400)를 제어하는 제어신호(LIORST)는 로우레벨로 디스에이블 상태가 된다.
라이트 명령(WT)에 따라 입력된 데이터 신호는 로컬라인(LIO,LIOb)을 코어전압레벨(VCORE)과 접지전압 레벨(VSS)으로 드라이빙하지만, 리드명령에 대응하는 데이터신호는 로컬라인(LIO,LIOb)의 레벨을 일정부분으로만 드라이빙 할 수 있다. 라이트 명령에 대응하여 외부에서 입력되는 데이터 신호의 드라이빙 능력보다 리드 명령에 대응하여 비트라인 센스앰프부(100)에서 출력되는 데이터 신호의 드라이빙 능력이 작기 때문이다.
계속해서 살펴보면, 로컬라인 제어부(400)는 리드명령 또는 라이트 명령에 대응하는 데이터가 로컬라인(LIO,LIOb)을 통과하면, 로컬라인(LIO,LIOb)을 코어전압(VCORE)으로 리셋한다. 반도체 메모리 장치의 동작클럭의 주파수가 높아지면 로컬라인 제어부(400)가 로컬라인(LIO,LIOb)을 리셋시키는 시간은 줄어들게 된다. 또한 반도체 메모리 장치가 동작하는 환경의 온도, 입력되는 전원전압의 전압레벨 또는 제조공정상의 문제등으로 로컬라인 제어부(400)의 동작특성은 변할 수 있기 때문에, 로컬라인 제어부(400)가 로컬라인(LIO,LIOb)을 리셋시키는 시간은 더 줄어들수 있다.
따라서, 로컬라인(LIO,LIOb)이 로컬라인(LIO,LIOb)을 정해진 시간안에 리셋시키지 못하는 경우가 생길 수 있다. 즉, 로컬라인 제어부(400)가 로컬라인(LIO,LIOb)의 전압레벨을 정해진 리셋시간동안 코어전압레벨로 상승시키기 못하는 것이다. 특히 라이트 명령에 따라 데이터 신호가 로컬라인(LIO,LIOb)에 인가된 이후에는 로컬라인 제어부(400)가 로컬라인(LIO,LIOb)을 리셋시키기가 더 어렵다. 라이트명령에 대응하여 입력되는 데이터 신호는 드라이빙 능력이 리드명령에 대응하여 출력되는 데이터신호에 비해서 상대적으로 크기 때문에, 이를 이용하여 라이트 드라이버에서 출력하는 신호의 드라이빙 능력도 크다. 따라서 라이트 명령에 대응하는 데이터 신호가 로컬라인(LIO,LIOb)을 통과하고 난 이후에 그 데이터 신호와 반대로 로컬라인 제어부(400)가 로컬라인(LIO,LIOb)을 코어전압(VCORE)으로 리셋하려면 많은 시간이 필요한 것이다. 로컬라인 제어부(400)가 정해진 시간안에 로컬라인(LIO,LIOb)을 리셋시키지 못하면 연속해서 수행되는 리드명령에 대응하는 데이터 신호가 제대로 로컬라인(LIO,LIOb)을 통과하여 IO 센스앰프부(100)로 전달될 수 없는 문제가 있다.
도4는 본 발명의 바람직한 제1 실시예에 따른 라이트 데이터 전달부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 제1 실시예에 따른 본 발명의 메모리 장치의 라이트 데이터 전달부(300B)는 글로벌라인(GIO)에서부터 전달되는 라이트 명령에 대응하는 데이터신호를 로컬라인(LIO,LIOB)으로 출력한다. 글로벌라인(GIO)는 데이터 입력버퍼에서 출력되는 데이터 신호를 라이트 드라이버(300B)로 전달하기 위한 데 이터 전달라인이다. 로컬라인(LIO,LIOB)는 라이트 드라이버(300B)에서 출력되는 데이터 신호를 데이터 저장영역에 있는 비트라인 센스앰프로 전달하기 위한 데이터 전달라인이다. 또한, 로컬라인(LIO,LIOB)과 글로벌라인(GIO)는 리드 명령에 대응하는 데이터 신호를 전달하는데 이용된다.
라이트 신호 전달부(300B)는 데이터 신호 래치부(310)와, 라이트 드라이버(320)를 구비한다. 데이터 신호 래치부(310) 라이트신호(WTDRVCON)에 응답하여 글로벌라인(GIO)을 통해 전달되는 데이터 신호를 입력받아 래치한다. 래치(L5)는 라이트신호(WTDRVCON)가 로직 하이레벨로 인에이블 되었을 때, 모스트랜지스터(T1,T2)에 의해 전달되는 데이터 신호를 래치한다. 래치(L6)는 라이트신호(WTDRVCON)가 로직 하이레벨로 인에이블 되었을 때, 모스트랜지스터(T7, T8)에 의해 전달되는 데이터 신호를 래치한다. 라이트신호(WTDRVCON)는 라이트 명령이 입력되면 반도체 메모리 장치가 내부적으로 생성하는 신호이다. 래치(L6)는 반전된 리셋신호(LIORSTb)가 로직 하이레벨로 디스에이블 되고, 버퍼링된 라이트신호(WTCONd)가 하이레벨로 인에이블 되었을 때에 모스트랜지스터(T6)에 의해 전달되는 데이터 신호를 래치한다. 래치(L8)는 반전된 리셋신호(LIORSTb)가 로직 하이레벨로 디스에이블 되고, 버퍼링된 라이트신호(WTCONd)가 하이레벨로 인에이블 되었을 때에 모스트랜지스터(T12)에 의해 전달되는 데이터 신호를 래치한다.
라이트 드라이버(320)는 리셋신호(LIORST)의 로우레벨에 응답하여 데이터 신호 래치부(310)에 의해 래치된 데이터 신호를 이용하여 로컬라인(LIO,LIOb)을 드라이빙하고, 리셋신호(LIORST)의 하이레벨에 응답하여 로컬라인(LIO,LIOb)을 리셋전 압인 코어전압(VCORE)으로 리셋한다. 라이트 드라이버(320)는 래치(L6)에 의해 래치된 신호와 리셋신호(LIORST)를 입력받는 노어게이트(NOR1)와, 래치(L8)에 의해 래치된 신호와 리셋신호(LIORST)를 입력받는 노어게이트(NOR2)와, 노어게이트(NOR1)의 출력을 게이트로 입력받아 로컬라인(LIO)을 풀업시키기 위한 피모스트랜지스터(T13)와, 래치(L8)에 의해 래치된 신호를 게이트로 입력받아 로컬라인(LIO)을 풀다운시키기 위한 앤모스트랜지스터(T14)와, 노어게이트(NOR2)의 출력을 게이트로 입력받아 로컬라인(LIOb)을 풀업시키기 위한 피모스트랜지스터(T15)와, 래치(L8)에 의해 래치된 신호를 게이트로 입력받아 로컬라인(LIOb)을 풀다운시키기 위한 앤모스트랜지스터(T16)를 구비한다.
노어게이트(NOR1)는 리셋신호(LIORST)가 로우레벨인 경우에는 래치(L6)에 의해 래치된 신호를 반전하여 출력한다. 노어게이트(NOR2)는 리셋신호(LIORST)가 로우레벨인 경우에는 래치(L8)에 의해 래치된 신호를 반전하여 출력한다. 만약 래치(L6)에 의해 하이레벨로 래치된 데이터신호가 노어게이트(NOR2)에 입력되고, 래치(L8)에 의해 로우레벨로 래치된 데이터 신호가 노어게이트(NOR1)로 입력된다면, 노어게이트(NOR2)는 로우레벨의 데이터 신호를 출력하고, 노어게이트(NOR1)는 하이레벨의 데이터 신호를 출력한다. 따라서 모스트랜지스터(T14,T15)가 턴온되어 로컬라인(LIOb)는 로우레벨로 드라이빙되고, 로컬라인(LIO)는 하이레벨로 드라이빙된다. 만약, 래치(L6)에 의해 로우레벨로 래치된 데이터신호가 노어게이트(NOR2)에 입력되고, 래치(L8)에 의해 하이레벨로 래치된 데이터 신호가 노어게이트(NOR1)로 입력된다면, 노어게이트(NOR2)는 하이레벨의 데이터 신호를 출력하고, 노어게이 트(NOR1)는 로우레벨의 데이터 신호를 출력한다. 따라서 모스트랜지스터(T13,T16)가 턴온되어 로컬라인(LIOb)는 하이레벨로 드라이빙되고, 로컬라인(LIO)는 로우레벨로 드라이빙된다.
라이트 데이터 전달부(300B)에 의해 로컬라인(LIO,LIOB)에 인가된 데이터 신호가 데이터 저장영역에 저장되고 한 이후에, 리셋제어부(400B)는 로컬라인(LIO,LIOB)을 전압레벨을 코어전압(VCORE)으로 리셋시킨다. 리셋제어부(400B)는 반전된 리셋신호(LIORSTB)에 응답하여 로컬라인(LIO,LIOB)으로 리셋전압인 코어전압(VCORE)을 공급하기 위한 모스트랜지스터(T17,18)와, 반전된 리셋신호(LIORSTB)에 응답하여 로컬라인(LIO,LIOB)의 전압레벨을 이퀄라이즈시키기 위한 모스트랜지스터(T19)를 구비한다.
리셋신호(LIORSTb)가 로우레벨로 입력되면, 리셋제어부(400B)의 모스트랜지스터(T17,T18,T19)가 턴온되어 로컬라인의 전압레벨을 코어전압레벨로 리셋시킨다. 또한, 리셋신호(LIORSTb)가 하이레벨로 입력되면, 노어게이트(NOR1NOR2)는 타측의 입력에 상관없이, 항상 로우레벨의 신호를 출력한다. 따라서 모스트랜지스터(T13,T15)가 턴온되어 로컬라인(LIO,LIOb)가 리셋전압(VCORE)으로 리셋되는 것을 보조한다.
이렇게 리셋제어부(400B)뿐만 아니라, 라이트 데이터 전달부(300B)의 라이트 드라이버(320)에서도 로컬라인(LIO,LIOb)가 코어전압(VCORE)으로 리셋되는 것을 도와 줌으로서 보다 쉽게 로컬라인(LIO,LIOb)이 리셋될 수 있다.
도5는 본 발명의 바람직한 제2 실시예에 따른 라이트 데이터 전달부를 나타 내는 회로도이다.
도5를 참조하여 살펴보면, 제2 실시예에 따른 라이트 데이터 전달부(300C)는 데이터 래치부(310)과, 라이트 드라이버(330)를 구비한다. 데이터 래치부(310)는 도4에 도시된 데이터 래치부와 같은 구성으로 같은 동작을 수행하기 때문에 자세한 설명은 생략한다. 라이트 드라이버(330)는 도4의 라이트 드라이버(320)과 리셋제어부(400B)의 기능을 하나의 회로블럭으로 구현한 것이다. 라이트 드라이버(320)는 데이터 래치부(310)에 의해 제공되는 데이터 신호를 이용하여 로컬라인(LIO,LIOb)을 드라이빙한다. 이어서 로컬라인(LIO,LIOb)에 인가된 데이터 신호가 데이터 저장영역에 저장된 이후에는 라이트 드라이버(320)는 리셋신호(LIORST)에 응답하여 로컬라인(LIO,LIOb)을 코어전압(VCORE)으로 리셋시킨다. 이 때 모스트랜지스터(T24)는 로컬라인(LIO,LIOb)의 전압레벨을 이퀄라이즈 시키기 위한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서, 하나의 데이터 전달라인을 통해 리드 데이터와 라이트 데이터를 전달하는 경우, 데이터 전달라인을 보다 쉽게 리셋시킬 수 있게 되었다. 따라서 반도체 메모리 장치가 신뢰성있게 리드명령과 라이트 명령을 연속해서 수행할 수 있다. 또한 반도체 메모리 장치가 고속으로 데이터를 연속해서 처리할 수 있게 되었다.

Claims (21)

  1. 데이터 전달라인;
    리드명령에 대응하는 제1 데이터신호를 상기 데이터 전달라인을 통해 입력받아, 출력하기 위한 리드 데이터신호 전달부;
    리셋신호에 응답하여 상기 데이터 전달라인을 리셋시키기 위한 리셋제어부; 및
    라이트 명령에 대응하는 제2 데이터신호를 입력받아 상기 데이터 전달라인으로 출력하되, 상기 리셋신호에 응답하여 상기 데이터 전달라인의 리셋동작을 수행하기 위한 라이트 데이터신호 전달부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 전달라인은
    제1 및 제2 데이터 전달라인으로 구성되어, 한쌍의 데이터 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리셋제어부는
    상기 리셋신호에 응답하여 상기 제1 및 제2 데이터 전달라인으로 리셋전압을 공급하기 위한 리셋전압 공급부; 및
    상기 리셋신호에 응답하여 상기 제1 및 제2 데이터 전달라인의 전압레벨을 이퀄라이즈시키기 위한 이퀄라이즈부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리셋전압 공급부는
    상기 리셋신호에 응답하여 상기 제1 데이터 전달라인으로 상기 리셋전압을 공급하기 위한 제1 피모스트랜지스터; 및
    상기 리셋신호에 응답하여 상기 제2 데이터 전달라인으로 상기 리셋전압을 공급하기 위한 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 이퀄라이즈부는
    상기 리셋신호를 게이트로 인가받으며, 일측과 타측이 상기 제1 및 제2 데이 터 전달라인에 각각 접속되는 제3 피모스트래지스터를 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 라이트 데이터신호 전달부는
    라이트신호에 응답하여 상기 제2 데이터 신호를 래치하기 위한 데이터 신호 래치부; 및
    상기 리셋신호의 제1 로직레벨에 응답하여 상기 래치부에 의해 래치된 라이트 데이터 신호를 이용하여 상기 제1 및 제2 데이터 전달라인을 드라이빙하고, 상기 리셋신호의 제2 로직레벨에 응답하여 상기 제1 및 제2 데이터 전달라인을 리셋전압으로 리셋시키는 라이트 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 라이트 드라이버는
    상기 래치부에 의해 래치된 데이터 신호와 상기 리셋신호를 논리곱하여 출력하기 위한 논리곱수단; 및
    상기 논리곱수단의 출력을 게이트로 입력받는 피모스트래지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 신호 래치부는
    상기 라이트 신호에 응답하여 상기 제2 데이터 신호의 제1 레벨을 래치하기 위한 제1 래치부; 및
    상기 라이트 신호에 응답하여 상기 제2 데이터 신호의 제2 레벨을 래치하기 위한 제2 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 라이트 드라이버는
    상기 제2 래치부에 의해 래치된 신호와 상기 리셋신호를 입력받는 제1 노어게이트;
    상기 제1 래치부에 의해 래치된 신호와 상기 리셋신호를 입력받는 제2 노어게이트;
    상기 제1 노어게이트의 출력을 게이트로 입력받아 상기 제1 데이터 전달라인을 풀업시키기 위한 제1 피모스트랜지스터;
    상기 제1 래치부에 의해 래치된 신호를 게이트로 입력받아 상기 제1 데이터 전달라인을 풀다운시키기 위한 제1 앤모스트랜지스터;
    상기 제2 노어게이트의 출력을 게이트로 입력받아 상기 제2 데이터 전달라인을 풀업시키기 위한 제2 피모스트랜지스터; 및
    상기 제2 래치부에 의해 래치된 신호를 게이트로 입력받아 상기 제2 데이터 전달라인을 풀다운시키기 위한 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 데이터 전달라인;
    리드명령에 대응하는 제1 데이터신호를 상기 데이터 전달라인을 통해 입력받아, 출력하기 위한 리드 데이터신호 전달부; 및
    라이트 명령에 대응하는 제2 데이터신호를 입력받아 상기 데이터 전달라인으로 출력하되, 리셋신호에 응답하여 상기 데이터 전달라인의 리셋동작을 수행하기 위한 라이트 데이터신호 전달부
    를 구비하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 전달라인은
    제1 및 제2 데이터 전달라인으로 구성되어, 한쌍의 데이터 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 라이트 데이터신호 전달부는
    라이트신호에 응답하여 상기 제2 데이터 신호를 래치하기 위한 데이터 신호 래치부;
    상기 리셋신호의 제1 로직레벨에 응답하여 상기 래치부에 의해 래치된 라이트 데이터 신호를 이용하여 상기 제1 및 제2 데이터 전달라인을 드라이빙하고, 상기 리셋신호의 제2 로직레벨에 응답하여 상기 제1 및 제2 데이터 전달라인을 리셋전압으로 리셋시키는 라이트 드라이버; 및
    상기 리셋신호에 응답하여 상기 제1 및 제2 데이터 전달라인의 전압레벨을 이퀄라이즈시키기 위한 이퀄라이즈부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 이퀄라이즈부는
    상기 리셋신호를 게이트로 인가받으며, 일측과 타측이 상기 제1 및 제2 데이터 전달라인에 각각 접속되는 제1 피모스트래지스터를 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 라이트 드라이버는
    상기 래치부에 의해 래치된 데이터 신호와 상기 리셋신호를 논리곱하여 출력하기 위한 논리곱수단; 및
    상기 논리곱수단의 출력을 게이트로 입력받는 제2 피모스트래지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 데이터 신호 래치부는
    상기 라이트 신호에 응답하여 상기 제2 데이터 신호의 제1 레벨을 래치하기 위한 제1 래치부; 및
    상기 라이트 신호에 응답하여 상기 제2 데이터 신호의 제2 레벨을 래치하기 위한 제2 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 라이트 드라이버는
    상기 제2 래치부에 의해 래치된 신호와 상기 리셋신호를 입력받는 제1 노어게이트;
    상기 제1 래치부에 의해 래치된 신호와 상기 리셋신호를 입력받는 제2 노어게이트;
    상기 제1 노어게이트의 출력을 게이트로 입력받아 상기 제1 데이터 전달라인을 풀업시키기 위한 제1 피모스트랜지스터;
    상기 제1 래치부에 의해 래치된 신호를 게이트로 입력받아 상기 제1 데이터 전달라인을 풀다운시키기 위한 제1 앤모스트랜지스터;
    상기 제2 노어게이트의 출력을 게이트로 입력받아 상기 제2 데이터 전달라인을 풀업시키기 위한 제2 피모스트랜지스터; 및
    상기 제2 래치부에 의해 래치된 신호를 게이트로 입력받아 상기 제2 데이터 전달라인을 풀다운시키기 위한 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 리드명령에 대응하는 제1 데이터 신호를 데이터 전달라인을 통해 전달하는 단계;
    상기 데이터 전달라인으로 통해 전달된 상기 제1 데이터 신호를 외부로 출력하는 단계;
    라이트 명령에 대응하는 제2 데이터 신호를 이용하여 드라이빙 수단으로 상기 데이터 전달라인을 드라이빙하는 단계;
    상기 데이터 전달리인의 드라이빙 결과에 대응하는 신호를 데이터 저장영역에 저장하는 단계; 및
    상기 드라이빙 수단으로 상기 데이터 전달라인을 리셋시키는 단계
    를 구비하는 반도체 메모리 장치의 구동방법.
  18. 리드명령에 대응하는 제1 데이터 신호를 데이터 전달라인을 통해 전달하는 단계;
    상기 데이터 전달라인으로 통해 전달된 상기 제1 데이터 신호를 외부로 출력하는 단계;
    라이트 명령에 대응하는 제2 데이터 신호를 이용하여 드라이빙 수단으로 상기 데이터 전달라인을 드라이빙하는 단계;
    상기 데이터 전달라인의 드라이빙 결과에 대응하는 신호를 데이터 저장영역에 저장하는 단계;
    리셋신호에 응답하여 리셋제어부가 상기 데이터 전달라인을 리셋시키는 단계; 및
    상기 드라이빙 수단이 상기 리셋신호를 입력받아 상기 데이터 전달라인의 리셋동작을 수행하는 단계
    를 구비하는 반도체 메모리 장치의 구동방법.
  19. 제1 데이터 전달라인;
    제2 데이터 전달라인; 및
    상기 제1 데이터 전달라인의 데이터를 상기 제2 데이터 전달라인으로 드라이빙하는 드라이버를 구비하되,
    상기 드라이버는 리셋신호에 응답하여 상기 제2 데이터 전달라인을 리셋전압으로 리셋시키는 것을 특징으로 하는 반도체 메모리장치.
  20. 제 19 항에 있어서,
    상기 리셋신호에 응답하여 상기 제2 데이터 전달라인을 상기 리셋전압으로 리셋시키는 리셋부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 리셋신호에 응답하여 한쌍으로 구비되는 상기 제2 데이터 전달라인의 두 라인의 전압레벨을 균등화시키는 균등화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060789A (ko) * 1996-01-22 1997-08-12 김광호 데이터 전송 회로
KR19990003110A (ko) * 1997-06-24 1999-01-15 윤종용 커플링을 막기 위한 반도체 메모리 장치
KR19990057796A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4007673B2 (ja) * 1998-03-31 2007-11-14 富士通株式会社 メモリ装置
US6062328A (en) * 1998-06-10 2000-05-16 Campbell; Jeffery D. Electric handcart
JP2003208799A (ja) * 2002-01-11 2003-07-25 Mitsubishi Electric Corp 半導体記憶装置
US7113433B2 (en) * 2005-02-09 2006-09-26 International Business Machines Corporation Local bit select with suppression of fast read before write
US7336546B2 (en) * 2005-02-09 2008-02-26 International Business Machines Corporation Global bit select circuit with dual read and write bit line pairs
KR100605607B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060789A (ko) * 1996-01-22 1997-08-12 김광호 데이터 전송 회로
KR19990003110A (ko) * 1997-06-24 1999-01-15 윤종용 커플링을 막기 위한 반도체 메모리 장치
KR19990057796A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치

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