CN111095409B - 子放大器、开关装置以及半导体装置 - Google Patents

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Abstract

本发明提供一种子放大器、开关装置及半导体装置，通过使用单端信号线，能够在抑制芯片面积增加的同时，同时地读出或写入大量数据。子放大器(SAP)具有：解除一对局部布线(LIOT、LIOB)的预充电的第一预充电电路(110)；基于写入信号(WT)将写入数据反相并经由局部布线(LIOT、LIOB)的一方从主布线(MIOB)向读出放大器(SA)传输的局部反相驱动电路(120)；基于写入信号(WT)将写入数据经由局部布线(LIOT、LIOB)的另一方从主布线(MIOB)向读出放大器(SA)传输的局部非反相驱动电路(130)；以及基于读出信号(RT)将读出数据反相并从局部布线(LIOT、LIOB)的一方向主布线(MIOB)传输的主反相驱动电路(140)。

Description

子放大器、开关装置以及半导体装置
技术领域
本发明涉及一种子放大器(sub amplifier)、开关装置以及半导体装置。
背景技术
以往，已知有具有多个功能块的半导体装置。例如，提出了无需增大芯片面积就能够从一个块中读出大量数据的DRAM(Dynamic Random Access Memory：动态随机存取存储器)(例如，参照专利文献1)。此外，提出了改善内部数据传输速度的逻辑混载DRAM(例如，参照专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开平6-36556号公报；
专利文献2：日本特开2001-67863号公报。
发明内容
发明要解决的课题
在专利文献1所公开的DRAM中，能够从读出放大器列中获取仅读出放大器的数量的数据。此外，能够共用写入和读出的数据线。另一方面，由于前提是选择数据线为互补信号的电路结构，所以在选择数据线传输单端信号的情况下不能进行写入。因此，不能将选择数据线用作单端信号线，不能削减选择数据线来缓和选择数据线的间距。
与此相对，在专利文献2所公开的逻辑混载DRAM中，与两个读出放大器电路对应地配置1条内部数据线。内部数据线是单端信号线，传输1位数据信号。像这样，通过使用单端信号线，能够传输大量的数据信号。由此，与使用互补信号的情况相比，能够缓和数据线的间距。只要能够在使用单端信号线的同时由其他结构构成半导体装置，则也是优选的。
本发明的目的在于，提供一种子放大器、开关装置以及半导体装置，通过使用单端信号线，能够在抑制芯片面积增加的同时，同时地读出或写入大量的数据。
用于解决课题的方案
本发明涉及一种子放大器，其经由列开关与读出放大器连接，并且与传输写入数据以及读出数据的主布线连接，所述子放大器具有：一对局部布线，其与所述读出放大器以及所述列开关连接；第一预充电电路，其与一对所述局部布线分别连接，在写入数据被写入和读出数据被读出时解除一对所述局部布线的预充电；局部反相驱动电路，其与一对所述局部布线的一方以及所述主布线连接，基于写入信号将写入数据反相并经由所述局部布线的一方从所述主布线向所述读出放大器传输；局部非反相驱动电路，其与一对所述局部布线的另一方以及所述主布线连接，基于写入信号将写入数据经由所述局部布线的另一方从所述主布线向所述读出放大器传输；以及主反相驱动电路，其与一对所述局部布线的一方以及所述主布线连接，基于读出信号将读出数据反相并从所述局部布线的一方向所述主布线传输。
此外，优选的是，所述第一预充电电路在从所述读出放大器读出高电平数据、且所述局部布线的一方的电位低于规定的值的情况下，将所述局部布线的一方的电位维持在预充电电位。
此外，优选的是，所述第一预充电电路在向保持有高电平的数据的所述读出放大器反相写入低电平的数据、且所述局部布线的另一方的电位低于规定的值的情况下，将所述局部布线的另一方的电位维持在预充电电位。
此外，本发明涉及一种开关装置，其具有：上述任一个子放大器、多个一对的读出放大器及列开关，所述列开关连接在所述子放大器，一对的所述读出放大器及列开关隔着所述子放大器相向地配置。
此外，本发明涉及一种开关装置，其具有：上述任一子放大器；以及主放大器，其经由主布线连接在所述子放大器，所述主放大器具有对所述主布线进行预充电的第二预充电电路。
此外，优选的是，所述第二预充电电路将所述主布线预充电至比通过所述第一预充电电路得到的电位更高的外部电位。
此外，优选的是，所述第二预充电电路以比外部电位更低的电位对所述主布线进行预充电。
此外，优选的是，所述第一预充电电路以与通过所述第二预充电电路对所述主布线的预充电相同的电位，对一对所述局部布线进行预充电。
此外，本发明涉及一种半导体装置，其具有：上述任一个开关装置，其邻接地配置有多个；主布线，其在与所述开关装置的配置方向相交的方向上配置有多个；以及列布线，其沿所述开关装置的配置方向配置有多个。
发明效果
根据本发明，能够提供一种子放大器、开关装置以及半导体装置，通过使用单端信号线，能够在抑制芯片面积增加的同时，同时地读出或写入大量的数据。
附图说明
图1是表示本发明的第一实施方式的半导体装置的概略结构图。
图2是表示第一实施方式的开关装置的概略结构图。
图3是表示第一实施方式的子放大器的电路结构的概略图。
图4是第一实施方式的子放大器的电路图。
图5是第一实施方式的开关装置的电路图。
图6是表示图5的开关装置的工作波形的波形图。
图7是本发明的第二实施方式的开关装置的电路图。
图8是表示图7的开关装置的工作波形的波形图。
图9是本发明的第三实施方式的开关装置的电路图。
图10是表示图9的开关装置的工作波形的波形图。
图11是本发明的第四实施方式的子放大器的电路图。
图12是本发明的第五实施方式的子放大器的电路图。
具体实施方式
以下，参照附图对本发明的各实施方式涉及的子放大器SAP、开关装置10以及半导体装置1的各实施方式进行说明。另外，在各实施方式中，对于布线、流过该布线的信号以及该布线的电位，附加同一符号进行说明。
首先，对本发明的各实施方式的子放大器SAP、开关装置10以及半导体装置1的概要进行说明。
半导体装置1例如是DRAM(Dynamic Random Access Memory：动态随机存取存储器)，包括多个功能块。半导体装置1构成为能够从多个功能块中分别读写多个数据。
[第一实施方式]
接着，参照图1至图6，对本发明的第一实施方式涉及的子放大器SAP、开关装置10及半导体装置1进行说明。
如图1所示，半导体装置1包括读出放大器(SA)区域SAA、主放大器MA、X解码器XDEC和Y解码器YDEC、子字驱动器SWD、存储单元MC、主布线MIOB以及列布线YS。
读出放大器区域SAA例如呈矩阵状配置有多个。在本实施方式中，读出放大器区域SAA在行方向(X方向)上配置8个，在列方向(Y方向)上配置n个(n为自然数)。在读出放大器区域SAA的列方向之间，沿着列方向配置(布局)多个位线BL。读出放大器区域SAA分别具有多个开关装置10。
通过邻接地配置多个开关装置10来构成读出放大器区域SAA。在本实施方式中，通过在行方向上邻接地配置多个开关装置10来构成读出放大器区域SAA。关于开关装置10的结构将在后面叙述。
主放大器MA相对于读出放大器区域SAA的排列方向配置在一个端部。在本实施方式中，主放大器MA配置在列方向的一端(Y方向的一端)。主放大器MA与读出放大器区域SAA之间进行读出数据和写入数据的传输。在主放大器MA连接与外部之间传输写入数据、读出数据的数据读写总线DRWSB。关于主放大器MA的电路结构将在后面叙述。
X解码器XDEC和Y解码器YDEC相对于读出放大器区域SAA的排列方向配置在另一个端部。在本实施方式中，X解码器XDEC和Y解码器YDEC配置在行方向的一端(X方向的一端)。Y解码器YDEC与构成读出放大器区域SAA的开关装置10之间传输对成为有效的开关装置10进行选择的列信号YS。
子字驱动器SWD呈矩阵状配置有多个。在本实施方式中，子字驱动器SWD在列方向上配置在邻接的读出放大器区域SAA之间，在行方向上分别配置在由列方向上邻接的读出放大器所包围的区域的两端。X解码器XDEC和配置在行方向上的多个子字驱动器SWD通过未图示的多个主字线来连接。在多个子字驱动器SWD上配置有沿行方向配置的多个子字线SWL。子字驱动器SWD是将由X解码器XDEC根据任意的输入地址信号而生成的主字线以及未图示的子字线的选择信号作为输入信号来构成电路，选择一根子字线SWL。
在由列方向上排列的读出放大器区域SAA和行方向上排列的子字驱动器SWD所包围的区域中分别配置有多个存储单元MC。多个存储单元MC分别配置在位线BL与子字线SWL的交点。
在与开关装置10的配置方向交叉的方向上配置有多个主布线MIOB。在本实施方式中，主布线MIOB沿着列方向延伸，在行方向上配置有多个。即，各主布线MIOB跨越沿着列方向排列的n个读出放大器区域SAA来配置。在本实施方式中，对一个读出放大器区域SAA设置128条主布线MIOB，整体上设置1024条主布线MIOB。多个主布线MIOB的一端与设置在列方向的一端的主放大器MA连接，与多个读出放大器区域SAA之间传输读出数据及写入数据。多个主布线MIOB分别是能够进行单端传输的信号线。因此，在多条主布线MIOB中，对一个读出放大器区域SAA所具有的128个开关装置10来设置128条主布线MIOB。
沿着构成读出放大器区域SAA的开关装置10的配置方向配置多个列布线YS。在本实施方式中，列布线YS在行方向延伸，沿列方向配置有多个。即，各列布线YS跨越沿行方向排列的8个读出放大器区域SAA而配置。在本实施方式中，列布线YS的一端与配置在行方向的一端的Y解码器YDEC连接，列布线YS对多个开关装置10的后述的列开关YSW进行通断。
接着，对开关装置10进行说明。
通过邻接地配置多个开关装置10来构成一个读出放大器区域SAA。在本实施方式中，通过在行方向上并排地配置128个开关装置10来构成一个读出放大器区域SAA。开关装置10具有子放大器SAP、列开关YSW以及读出放大器SA。在本实施方式中，如图2所示，开关装置10具有一个子放大器SAP、四个列开关YSW以及四个读出放大器SA。
子放大器SAP与传输写入数据和读出数据的主布线MIOB连接，并且与电源线NCS、PCS连接。另外，子放大器SAP与传输第一预充电信号的第一预充电布线LIOPB、传输写入信号的写入布线WT以及传输读出信号的读出布线RT连接。关于子放大器SAP的电路结构将在后面叙述。
列开关YSW与子放大器SAP邻接地配置，并与子放大器SAP连接。在本实施方式中，列开关YSW是以主布线MIOB为中心来成对地配置的，并且隔着子放大器SAP相向地配置。具体而言，列开关YSW沿读出放大器区域SAA的列方向在子放大器SAP的两端各配置有两个，并且沿读出放大器区域SAA的行方向夹着主布线MIOB而配置在两侧。列开关YSW分别与一个列布线YS连接。列开关YSW基于由列布线YS传输的列信号YS对开关装置10的工作进行通断。关于列开关YSW的电路结构将在后面叙述。
读出放大器SA与列开关YSW成对地设置。读出放大器SA与列开关YSW邻接地配置。在本实施方式中，读出放大器SA是以主布线MIOB为中心来成对地配置的，并且隔着子放大器SAP相向地配置。具体而言，读出放大器SA沿读出放大器区域SAA的列方向分别配置在列开关YSW的一端，并且沿读出放大器区域SAA的行方向夹着主布线MIOB而配置在两侧。读出放大器SA与电源线NCS、PCS连接，并且与均衡器布线BLEQ、位线预充电电源VBLP以及未图示的位线对等连接。关于读出放大器SA的电路结构将在后面叙述。
接着，对子放大器SAP、主放大器MA、列开关YSW以及读出放大器SA的电路结构进行说明。
如图3所示，子放大器SAP具有一对局部布线LIOT、LIOB、第一预充电电路110、局部反相驱动电路120、局部非反相驱动电路130以及主反相驱动电路140。
一对局部布线LIOT、LIOB经由列开关YSW连接在读出放大器SA。具体而言，一对局部布线LIOT、LIOB分别依次与列开关YSW、读出放大器SA连接。一对局部布线LIOT、LIOB对于高电平或低电平的数据利用它们之间的电位差经由列开关YSW传输至读出放大器SA。
第一预充电电路110分别与一对局部布线LIOT、LIOB连接。第一预充电电路110分别对一对局部布线LIOT、LIOB进行预充电。第一预充电电路110在写入数据被写入和读出数据被读出时，解除一对局部布线LIOT、LIOB的预充电。在本实施方式中，如图4所示，第一预充电电路110具有栅极与第一预充电布线LIOPB连接的两个pMOS晶体管111、112。在第一预充电电路110中，一个pMOS晶体管111的漏极与另一个pMOS晶体管112的漏极连接，并且电源线PCS与两者的漏极连接。此外，在第一预充电电路110中，一个pMOS晶体管111的源极与一个局部布线LIOT连接，另一个pMOS晶体管112的源极与另一个局部布线LIOB连接。
局部反相驱动电路120与一对局部布线LIOT、LIOB的一方以及主布线MIOB连接。另外，局部反相驱动电路120与写入布线WT连接。局部反相驱动电路120基于写入信号WT将写入数据进行反相并经由一个局部布线LIOT从主布线MIOB向读出放大器SA传输。如图4所示，该局部反相驱动电路120具有两个nMOS晶体管121、122。在局部反相驱动电路120中，一个nMOS晶体管121的漏极与电源线NCS连接，在一个nMOS晶体管121的源极连接另一个nMOS晶体管122的漏极。另外，在局部反相驱动电路120中，另一个nMOS晶体管122的源极与一个局部布线LIOT连接。并且，在局部反相驱动电路120中，一个nMOS晶体管121的栅极与主布线MIOB连接。在局部反相驱动电路120中，另一个nMOS晶体管122的栅极与写入布线WT连接。
局部非反相驱动电路130与一对局部布线LIOT、LIOB的另一方以及主布线MIOB连接。另外，局部非反相驱动电路130与写入布线WT连接。局部非反相驱动电路130基于写入信号WT将写入数据经由另一个局部布线LIOB从主布线MIOB向读出放大器SA传输。如图4所示，该局部非反相驱动电路130具有一个nMOS晶体管131。在局部非反相驱动电路130中，nMOS晶体管131的漏极与主布线MIOB连接。另外，在局部非反相驱动电路130中，nMOS晶体管131的源极与另一个局部布线LIOB连接。并且，在局部非反相驱动电路130中，nMOS晶体管131的栅极与写入布线WT连接。
主反相驱动电路140与一对局部布线LIOT、LIOB的一方(局部布线LIOT)以及主布线MIOB连接。此外，主反相驱动电路140与读出布线RT连接。主反相驱动电路140基于读出信号RT将读出数据进行反相并从一个局部布线LIOT向主布线MIOB传输。如图4所示，该主反相驱动电路140具有两个nMOS晶体管141、142。在主反相驱动电路140中，一个nMOS晶体管141的漏极与电源线NCS连接，源极与另一个nMOS晶体管142的漏极连接。此外，在主反相驱动电路140中，另一个nMOS晶体管142的源极与局部反相驱动电路120的一个nMOS晶体管121的栅极以及主布线MIOB连接。在主反相驱动电路140中，一个nMOS晶体管141的栅极与局部布线LIOT连接，另一个nMOS晶体管142的栅极与读出布线RT连接。
主放大器MA连接在数据读写总线DRWSB和主布线MIOB之间。主放大器MA具有写入驱动器21、读出驱动器22以及对主布线MIOB进行预充电的第二预充电电路23。
写入驱动器21是从数据读写总线DRWSB向主布线MIOB输出写入数据的电路。具体地说，写入驱动器21在时钟信号DWCLKB为低电平的期间锁存(latch)写入数据，在写入使能信号DWAEB为低电平时被激活，从数据读写总线DRWSB向主布线MIOB输出写入数据。
读出驱动器22是从主布线MIOB向数据读写总线DRWSB输出读出数据的电路。具体地说，读出驱动器22在读出使能信号DRAET为高电平时锁存读出数据，在控制信号DRAOB为低电平时被激活，从主布线MIOB向数据读写总线DRWSB输出读出数据。
如图5所示，第二预充电电路23具有与主预充电布线DMIOEQB连接且用外部电位VDD对主布线MIOB进行预充电的pMOS晶体管。在第二预充电电路23中，向pMOS晶体管的漏极施加外部电位VDD，pMOS晶体管的源极与主布线MIOB连接。此外，在第二预充电电路23中，pMOS晶体管的栅极与主预充电布线DMIOEQB连接。第二预充电电路23在不是数据读出时及数据写入时的情况下，用外部电位VDD对主布线MIOB进行预充电。
列开关YSW基于传输到列布线YS的列信号，将读出放大器SA与一对局部布线LIOT、LIOB之间的连接进行通断。如图4和图5所示，列开关YSW具有两个nMOS晶体管n1和n2。在列开关YSW中，一个nMOS晶体管n1的源极与一个局部布线LIOT连接，漏极与一个位线BLT连接，栅极与列布线YS连接。此外，在列开关YSW中，另一个nMOS晶体管n2的源极与另一个局部布线LIOB连接，漏极与另一个位线BLB连接，栅极与列布线YS连接。另外，在图5中，整体地示出了列开关YSW和读出放大器SA。
读出放大器SA与均衡器布线BLEQ以及一对位线BLT、BLB连接。如图4和图5所示，读出放大器SA具有触发器电路FF和均衡器电路EQ。读出放大器SA能够通过酌情地组合例如日本特开2015-176617号公报的现有技术、实施例中记载的读出放大器电路及均衡器电路、公知的方法来构成。读出放大器SA通过使用与电源线PCS、NCS连接的触发器电路FF而使一对位线的电位变化，从而向位线BL输出高电平信号或低电平信号。另外，读出放大器SA在待机(standby)期间，通过均衡器电路EQ将位线均衡为电位VBLP。
接着，参照图6对使用了开关装置10的工作进行说明。
在待机状态(状态A以前)下，电源线PCS、NCS被预充电至电位VARY的一半电平即VBLP。例如，如果VARY为1.0V，则VBLP为0.5V，一对局部布线LIOT、LIOB由第一预充电电路110预充电至VBLP。主预充电布线DMIOEQB的预充电信号DMIOEQB为VSS(接地电平)，主布线MIOB被预充电至外部电位VDD电平(VDD＞VARY)。
在状态A下，若激活指令ACT被输入到半导体装置1，则与所选择的行地址对应的读出放大器SA被激活。此时，通过第一预充电电路110，一对局部布线LIOT、LIOB被驱动至电位VARY。
在状态A下，若写入指令WRT被输入到半导体装置1，则过渡到状态B。在状态B下，从数据读写总线DRWSB向主放大器MA输入写入数据。然后，第二预充电电路23解除主布线MIOB的预充电。此外，主放大器MA使用写入使能信号DWAEB向主布线MIOB传输数据。主放大器MA将控制第一预充电电路110的预充电控制信号LIOPB与写入使能信号DWAEB同时发送。此外，主放大器MA经由写入布线WT将写入信号发送到局部反相驱动电路120及局部非反相驱动电路130。第一预充电电路110基于预充电控制信号LIOPB解除预充电。局部反相驱动电路120及局部非反相驱动电路130将传输到主布线MIOB的数据向一对局部布线LIOT、LIOB传输。列开关YSW通过列信号YS被驱动，向位线BL传输数据。读出放大器SA将所传输的数据写入到存储单元MC。
在状态B下，若读出指令READ被输入到半导体装置1，则过渡到状态C。在状态C下，列开关YSW通过列信号YS被驱动。通过驱动列开关YSW，读出放大器SA向一个局部布线LIOT读出数据。主反相驱动电路140向主布线MIOB传输数据。在一个局部布线LIOT为高电平数据、即电位VARY的情况下，局部反相驱动电路120将主布线MIOB驱动为电位VSS。另一方面，在一个局部布线LIOT是低电平数据、即电位VSS的情况下，主布线MIOB保持外部电位VDD。传输到主布线MIOB的数据通过主放大器MA被传输到数据读写总线DRWSB。
根据以上的第一实施方式的子放大器SAP、开关装置10以及半导体装置1，获得以下的效果。
(1)包含如下电路来构成子放大器SAP，即：第一预充电电路110，其分别与一对局部布线LIOT、LIOB连接，在写入数据被写入以及读出数据被读出时解除一对局部布线LIOT、LIOB的预充电；局部反相驱动电路120，其与一对局部布线LIOT、LIOB的一方以及主布线MIOB连接，基于写入信号将写入数据反相并经由局部布线LIOT、LIOB的一方从主布线MIOB传输到读出放大器SA；局部非反相驱动电路130，其与一对局部布线LIOT、LIOB的另一方以及主布线MIOB连接，基于写入信号将写入数据经由局部布线LIOT、LIOB的另一方从主布线MIOB向读出放大器SA传输；主反相驱动电路140，其与一对局部布线LIOT、LIOB的一方以及主布线MIOB连接，基于读出信号将读出数据反相并从局部布线LIOT、LIOB的一方向主布线MIOB传输。由此，能够使用主布线MIOB来进行单端传输，不会使主布线MIOB的间距变窄或者使芯片面积增加，就能够增加一次读写的数据数量。
(2)包含子放大器SAP和多个一对的读出放大器SA及列开关YSW来构成开关装置10，将列开关YSW连接在子放大器SAP，将一对读出放大器SA及列开关YSW隔着子放大器SAP相向地配置。由此，能够对子放大器SAP连接多个的列开关YSW及读出放大器SA，并且能够缩短子放大器SAP与列开关YSW之间的距离。即，能够缩短一对局部布线LIOT、LIOB的长度，因此能够降低功耗。
(3)包含子放大器SAP、和经由主布线MIOB与子放大器SAP连接的主放大器MA来构成开关装置10，主放大器MA构成为包含对主布线MIOB进行预充电的第二预充电电路23。此外，使第二预充电电路23能够预充电至比通过第一预充电电路110得到的电位更高的外部电位。由此，在未选择开关装置10的情况下，将一对局部布线LIOT、LIOB预充电至电位VBLP，将主布线MIOB预充电至外部电位VDD。此外，主反相驱动电路140和局部反相驱动电路120的源极电位被预充电至VBLP。因此，能够抑制经由主反相驱动电路140、局部反相驱动电路120以及局部非反相驱动电路130输出到主布线MIOB的漏电流。
(4)包含邻接地配置的开关装置10、在与开关装置10的配置方向交叉的方向上配置有多个的主布线MIOB、以及沿开关装置10的配置方向配置有多个的列布线YS来构成了半导体装置1。由此，与将主布线MIOB在与列布线YS相同的方向上排列的情况相比，能够增加可配置主布线MIOB的区域。例如，通过在配置有列布线YS的区域全部采用主布线MIOB，能够使数据总线宽度为8倍(合计1024)。
[第二实施方式]
接着，对本发明的第二实施方式的子放大器SAP、开关装置10以及半导体装置1进行说明。在说明第二实施方式时，对同一结构元件标注同一符号，省略或简化其说明。
如图7及图8所示，第二实施方式的子放大器SAP、开关装置10以及半导体装置1与第一实施方式的不同点是，主放大器MA的第二预充电电路23用比外部电位VDD低的电位VIO(例如0.8V)对主布线MIOB进行预充电。伴随于此，传输到主布线MIOB的数据的振幅在电位VIO-VSS间。为了应对传输到主布线MIOB的数据的低振幅化，主放大器MA的电路为主布线MIOB与nMOS晶体管(在漏极上施加外部电位VDD)的栅极连接的电路，这一点与第一实施方式不同。另外，在局部布线LIOT、LIOB的另一方的电位VARY比主布线MIOB的电位VIO大的情况下，写入信号WT的振幅成为VIO-VSS振幅，这一点与第一实施方式不同。
根据以上的第二实施方式的子放大器SAP、开关装置10以及半导体装置1，获得以下的效果。
(5)使第二预充电电路23能够用比外部电位VDD更低的电位对主布线MIOB进行预充电。由此，能够减小工作电流。
[第三实施方式]
接着，参照图9和图10，对本发明的第三实施方式的子放大器SAP、开关装置10以及半导体装置1进行说明。在说明第三实施方式时，对同一结构元件标注同一符号，省略或简化其说明。
如图9及图10所示，第三实施方式的子放大器SAP、开关装置10以及半导体装置1与第二实施方式的不同点是，在第二实施方式的基础上，第一预充电电路110以与通过第二预充电电路23对主布线MIOB的预充电相同的电位VIO来对一对局部布线LIOT、LIOB进行预充电。具体而言，第一预充电电路110连接在与第二预充电电路23相同的电位的电源VIO。由此，第一预充电电路110将一对局部布线LIOT、LIOB预充电至电位VIO。
根据以上的第三实施方式的子放大器SAP、开关装置10以及半导体装置1，除了上述(5)之外还获得以下的效果。
(6)使第一预充电电路110能够以与通过第二预充电电路23对主布线MIOB的预充电相同的电位VIO来对一对局部布线LIOT、LIOB进行预充电。由此，一对局部布线LIOT、LIOB的电位VIO变为主布线MIOB的电位VIO。因此，能够抑制在一对局部布线LIOT、LIOB与主布线MIOB之间产生漏电流。此外，由于一对局部布线LIOT、LIOB所传输的数据的振幅为电位VSS～电位VIO，所以能够抑制一对局部布线LIOT、LIOB的功耗。
[第四实施方式]
接着，参照图11，对本发明的第四实施方式的子放大器SAP、开关装置10以及半导体装置1进行说明。在说明第四实施方式时，对同一结构元件标注同一符号，省略或简化其说明。
第四实施方式的子放大器SAP、开关装置10以及半导体装置1与第一实施方式至第三实施方式的不同点是，第一预充电电路110在从读出放大器SA读出高电平的数据，且一个局部布线LIOT的电位比规定的值低的情况下，将一个局部布线LIOT的电位维持在预充电电位。具体而言，如图11所示，第一预充电电路110还具有漏极与电源线PCS连接、源极与一个局部布线LIOT连接、栅极与另一个局部布线LIOT连接的pMOS晶体管113，这一点与第一实施方式～第三实施方式是不同的。
根据以上的第四实施方式的子放大器SAP、开关装置10以及半导体装置1，除了上述(1)至(6)的效果以外，还获得以下的效果。
(7)使第一预充电电路110能够在从读出放大器SA读出高电平的数据、且局部布线LIOT、LIOB的一方的电位比规定的值低的情况下将局部布线LIOT、LIOB的一方的电位维持在预充电电位。在读出高电平数据的情况下，另一个局部布线LIOB被拉至低电平。由此，即使产生了如使一个局部布线LIOT的电位降低这样的噪声，也能够将一个局部布线LIOT的电位保持为电位PCS，因此能够使读出工作稳定。另外，在向保持有低电平数据的读出放大器SA反相写入高电平数据的情况下，能够防止在列开关YSW被选择为高电平(接通)时的一个局部布线LIOT的电位的过度降低，能够使工作稳定化。
[第五实施方式]
接着，参照图12，对本发明的第五实施方式的子放大器SAP、开关装置10以及半导体装置1进行说明。
第五实施方式的子放大器SAP、开关装置10以及半导体装置1与第一至第四实施方式的不同点是，第一预充电电路110在向保持有高电平数据的读出放大器SA反相写入了低电平数据，且局部布线LIOT的另一方的电位比规定的值低的情况下，将局部布线LIOB的另一方的电位维持在预充电电位。具体地说，如图12所示，第一预充电电路110是在第四实施方式的第一预充电电路110的基础上还具有一个pMOS晶体管。即，第一预充电电路110还具有漏极与电源线PCS连接、源极与另一个局部布线LIOB连接、栅极与一个局部布线LIOT连接的pMOS晶体管114。
根据以上的第五实施方式的子放大器SAP、开关装置10以及半导体装置1，除了上述(7)的效果以外，还获得以下的效果。
(8)使第一预充电电路110能够在向保持有高电平数据的读出放大器SA反相写入了低电平数据、且局部布线LIOB的另一方的电位比规定值低的情况下将局部布线LIOB的另一方的电位维持在预充电电位。在读出低电平数据时，一个局部布线LIOT被拉至低电平。由此，即使产生了如另一个局部布线LIOB的电位降低这样的噪声，也能够将另一个局部布线LIOB的电位维持在电位PCS，能够使读出工作稳定。此外，在向维持了高电平数据的读出放大器SA反相写入低电平数据的情况下，列开关YSW被选择为高电平(接通)。由此，能够防止另一个局部布线LIOB的电位的过度降低，因此能够使工作稳定。
以上，对本发明的子放大器、开关装置以及半导体装置的优选的各实施方式进行了说明，但本发明不限于上述的实施方式，能够酌情地变更。
例如，在上述实施方式中，采用了对一个子放大器SAP连接四个列开关YSW及四个读出放大器SA，但不限于此。例如，也可以对一个子放大器SAP连接更多的列开关YSW及读出放大器SA。
附图标记说明
1：半导体装置
10：开关装置
23：第二预充电电路
110：第一预充电电路
120：局部反相驱动电路
130：局部非反相驱动电路
140：主反相驱动电路
LIOT：一个局部布线
LIOB：另一个局部布线
MIOB：主布线
SA：读出放大器
SAP：子放大器
RT：读出信号、读出布线
WT：写入信号、写入布线
YSW：列开关
VDD：外部电位
DRWSB：数据读写总线

Claims (11)

1.一种子放大器，其经由列开关与读出放大器连接，并且与传输写入数据以及读出数据的主布线连接，
所述子放大器具有：
第一电源线，其在待机状态处于第一电位，当输入激活指令时，变为比所述第一电位低的第二电位；
一对局部布线，其与所述读出放大器以及所述列开关连接；
第一预充电电路，其与一对所述局部布线分别连接，在写入数据被写入以及读出数据被读出时解除一对所述局部布线的预充电；
局部反相驱动电路，其与一对所述局部布线的一方、所述主布线以及所述第一电源线连接，基于写入信号将写入数据反相并经由所述局部布线的一方从所述主布线向所述读出放大器传输；
局部非反相驱动电路，其与一对所述局部布线的另一方以及所述主布线连接，基于写入信号将写入数据经由所述局部布线的另一方从所述主布线向所述读出放大器传输；以及
主反相驱动电路，其与一对所述局部布线的一方、所述主布线以及所述第一电源线连接，基于读出信号将读出数据反相并从所述局部布线的一方向所述主布线传输。
2.根据权利要求1所述的子放大器，其中，
所述子放大器还具有第二电源线，其在待机状态处于所述第一电位，当输入激活指令时，变为比所述第一电位高的第三电位，
所述第二电源线与所述第一预充电电路连接。
3.根据权利要求2所述的子放大器，其中，
所述第一预充电电路在从所述读出放大器读出高电平数据、且所述局部布线的一方的电位低于规定的值的情况下，将所述局部布线的一方的电位维持在所述第三电位。
4.根据权利要求2或3所述的子放大器，其中，
所述第一预充电电路在向保持有高电平数据的所述读出放大器反相写入低电平数据、且所述局部布线的另一方的电位低于规定的值的情况下，将所述局部布线的另一方的电位维持在所述第三电位。
5.一种开关装置，其具有：
权利要求2至4中的任一项所述的子放大器；以及
多个一对的读出放大器及列开关，
所述列开关连接在所述子放大器，
所述第一电源线和所述第二电源线连接在所述读出放大器。
6.一种开关装置，其具有：
权利要求1至4中的任一项所述的子放大器；以及
多个一对的读出放大器及列开关，
所述列开关连接在所述子放大器，
一对的所述读出放大器及列开关隔着所述子放大器相向地配置。
7.一种开关装置，其具有：
权利要求1至4中的任一项所述的子放大器；以及
主放大器，其经由主布线连接在所述子放大器，
所述主放大器具有对所述主布线进行预充电的第二预充电电路。
8.根据权利要求7所述的开关装置，其中，
所述第二预充电电路将所述主布线预充电至比通过所述第一预充电电路得到的电位更高的外部电位。
9.根据权利要求7所述的开关装置，其中，
所述第二预充电电路以比外部电位更低的电位对所述主布线进行预充电。
10.根据权利要求9所述的开关装置，其中，
所述第一预充电电路以与通过所述第二预充电电路对所述主布线的预充电相同的电位，对一对所述局部布线进行预充电。
11.一种半导体装置，其具有：
权利要求5至10中的任一项所述的开关装置，其邻接地配置有多个；
主布线，其在与所述开关装置的配置方向交叉的方向上配置有多个；以及
列布线，其沿所述开关装置的配置方向配置有多个。
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