WO2006073060A1

WO2006073060A1 - 半導体記憶装置

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Publication number: WO2006073060A1
Application number: PCT/JP2005/023544
Authority: WO
Inventors: Koichi Takeda
Original assignee: Nec Corporation
Priority date: 2004-12-16
Filing date: 2005-12-16
Publication date: 2006-07-13
Also published as: US20080031037A1; JP2011181183A; JP2011181182A; JP4849249B2; US20120257442A1; US8724396B2; US8199594B2; US20110032741A1; JP5229515B2; JPWO2006073060A1; JP5321855B2

Abstract

６トランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、安定動作しなくなる。また安定動作のためには多くのトランジスタ、制御信号が必要とされるので、構成面積が大きくなるという問題がある。　ＳＲＡＭセルを５個のトランジスタで構成する。記憶ノードＶ２を入力とし記憶ノードＶ１を出力とするインバータ回路（Ｐ１、Ｎ１）と、電源ＶＤＤと記憶ノードＶ２との間に接続され、記憶ノードＶ１を入力とし記憶ノードＶ２を出力とする負荷トランジスタＰ２と、読み出しビット線ＲＢＬと記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、書き込みビット線ＷＢＬと記憶ノードＶ２との間に接続されたアクセストランジスタＮ４とで構成する。アクセストランジスタＮ４を書き込みワード線ＷＷＬで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。

Description

明細書半導体記憶装置技術分野：

本発明は半導体記憶装置に係り、最小のトランジスタ数で読み出し時における記憶データ破壊を防止し、超高速、超低電圧で動作する半導体記憶装置に関するものである。背景技術：

最近の半導体装置は大規模化、高速化とともに多くの機能が取り込まれシステム化されている。大規模化、高速化のため' トランジスタを微細化して、電源電圧を低下させつつ、動作速度を向上させている。またシステム化のため C P U をはじめとした各種機能ブロックや、各種の記憶装置が混載されている。これらのシステム L S Iに混載されている記憶装置においても同様に高速動作及び低電源電圧での動作が求められ、例えばキヤッシュメモリ等の用途で混載されるスタティックランダムアクセスメモリ ( S R AM： Static Random Access Memory、以後 S R AMと略称する）においても、同様に高考動作及び低電源電圧での動作が求められる。：従来の S R AMについて、図 1を参照して説明する。図 1には 6 トランジスタで構成される従来の S R AMのメモリセル（以後、 S R AMセルと呼称する）を示す。ワード線 WLが低電位の場合、二つの CMO S (Complementary Metal Oxide Semiconductor) ィンバータがループを形成することで安定にデータを保持することができる。すなわち、 ·一方の CMO Sインバータは、記憶ノード V Iを入力として、記憶ノード V 1に記憶されたデータの反転データを記憶ノード V 2に出力し、他方の CMO Sインバータは、記憶ノード V 2を入力として、.記憶ノード V 2に記憶されたデータの反転データを記憶ノード V 1に出力している。

ワード線 W Lがアクセスされて高電位の場合、アクセストランジスタ N 3及び N 4が導通することで、記憶ノード V 1及ぴ V 2に記憶されたデ一タをビット線 BLT及び BLNに読み出すことでメモリの読み出し動作となり、逆にビット線 B LT及ぴ B LNからのデータを記憶ノード V 1及び V 2に書き込むことでメモリの書き込み動作となる。 ·

しかしながら、従来の SRAMセルにおいて電源電圧 V d dが低下した場合の遅延時間が増大する割合が' CMO Sインバータ回路の遅延時間の増大する割合より大きいという問題がある。また、低電源電圧において読み出し動作を行うと記憶データが破壌されるという問題も発生する。 SRAMセルと CMOSインパータ回路の遅延時間（規格化した遅延時間 τ) の電源電圧（Vd d) 依存性を図 2 に示す。図 2において、ライン Aほ SRAMセル、ライン Bは CMO Sインバータ回路の遅延時間を示す。 S RAMセルは電源電圧が低くなると遅延時間が増大する割合が大きく、またある電源電圧（aで示す）以下では読み出し動作を行うと記憶データが破壌され動作しなくなる。 ' ' - 読み出し動作における記憶データ破壊について図 3 A〜 3 Cを用いて説明する。図 3Aにヮード線WL、図 3 Bに正常な読み出し動作時の記憶ノード、図 3Cに読み出し動作におけるデータ破壊時の記憶ノード波形を示す。ここで記憶ノード VIが低電位 "0"、記憶ノード V 2が高電位 "1" とする。図 3 Aに示されるようにワード HWLがアクセスされて高電位になり、記憶ノード VI， V2とビット線対 BLT, B LNとがアクセストランジスタ N 3， N4を介して導 ¾することで、記憶ノ一ド V 1の低電位は高電位にプリチャージされたビット線 B L Tにより上昇する。

図 3Bに示されるように通常セルの記憶ノ一ドの場合には、記憶ノ一ドの低電位 "0" が接地'電位から若干上昇するのみで正常な読み出し動作となる。しかしながら、図 3 Cに示されるように、インバータ回路（トランジスタ P 2， N2) の閾値電圧がばらつき、低い場合には、記憶ノード VIの電位がインバータ回路

(トランジスタ P 2 , N2) の閾値電圧に達し、記憶ノ一ド V 2の高電位 " 1 " が低下する。記憶ノ一ド V 2の低下により、記憶ノ一ド V 1の電位が更に上昇し、結果として読み出し時に記憶データの破壊 Dが起こり、反転データが上書きされる。 .

一般に、 SRAMセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（SNM： Static Noise Margin) が用いられる。図 4に示されるように、 SRAMセルを 2個のインバータに分離して、各々のインバータの DC (直流）特性を求め、一方のインパータの DC.特性出力がもう一方のインパータの DC特性入力となるように、二つの DC特性を重ね合わせた際に、バタフライカーブが描かれる。 SNMは、このバタフライカーブに内接する最大の正方形の一辺として定義される。 SNMが OmV以上の場合には、図 3 Bに示すように正常読み出し動作される。 SNMが OmV以下の場合には、図 3 Cに示すように読み出し動作時に反転データが上書きされる。

この S NM【こつレヽて ίま、文.献 1 (A. J. Bhavnagarwala I The impact of intrinsic device fluctuations on CMOS SRAM cell stability IEEE Journal of Solid State Circuit, Vol. 36， No. 4， Apr. 2001 (図 5、図 10 A及び 10 B)) において将来予測が行われている。すなわち、図 5に示されるように使用されるトランジスタのチャンネル長が微細化され、そのトランジスタのチャンネル長が 2.50 nm から 50 n mに移行した場合、 S NMは平均値が減少するだけでなく、 S NMの偏差も増大する。従って、 SNMの最悪値は著しく劣化する。図示される 5 O n mにおいては SNMの最悪値が「0」以下になってしまうので、読み出し操作に伴ってワード線 WLが高電位になった際には、記憶データが破壊される。

一方、下記文献 2 (H. Sakakibara 「A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST」 IEEE International Solid State Circuit Conference, 2003 (図 1)) 【こお 1 て、読み出し専用ポートを持った SRAMが提案されている。この SRAMでは、図 6に示されるように、メモリセルを 8個のトランジスタで構成し、読み出し専用ビット線をメモリセルのセル電流でフルスィングさせている。この方式の本来の目的は世代を進めた場合の動作速度改善効果を得ることである。更に、読み出し操作に伴うビット線からセル内の記憶ノードへの電荷の流入がないことから、従来の SRAMで将来問題になる読み出し操作に伴う記憶データの破壊は発生しない。従って、この回路構成による SRAMでは、世代を進めた場合の高速動作だけでなく、安定動作が可能である。

上記文献 1のように、トランジスタ 6個を用いた従来の S RAMセルでは、 S NMの最悪値が劣化することから、将来的には安定なデータ保持は困難になる問題がある。一方、上記文献 2の読み出し専用ポートを持つ S R AMセルでは、読み出し操作に伴う記憶データの破壊は起きないが、トランジスタ数が 8個になること、制御信号数も、 5本必要であることから、セル面積が増大してしまう問題がある。 ' ' 発明の開示：

発明が解決しょうとする課題：

上記したように、従来の 6 トランジスタで構成される S R AMセルは微細化、低電圧化されることで、その S NMが小さくなり、安定動作しなくなる。読み出し操作の際の記憶データ破壊を防止可能なメモリセルを構成するためには 8個のトランジスタ、多くの制御信号が必要とされるので、構成面積が大きくなるという問題がある。

本発明は、上記問題点を改善するためになされたものであって、その目的とするところは、超高速動作または超低電圧動作を要求される場合でも、読み出し操作の際の記憶データ破壌を防止可能なメモリを、最小のトランジスタ数で構成し、小さな構成面積で実現するメモリセルと、半導体記憶装置を提供することにある。課題を解決するための手段： '

本発明の半導体記憶装置は、第 1の記憶ノ一ドと第 2の記憶ノ一ドとを有し、前記第 2の記憶ノ一ドを入力とし前記第 1の記憶ノードを出力とするィンバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノードに接続された保持制御手段と、を備えたメモリセルを有することを特徴とする。

本発明の半導体装置においては、前記保持制御手段は書き込みヮード線により制御される第 iのアクセストランジスタにより構成され、該第 1のアクセストランジスタは前記書き込みヮード線が第 1のローレベルのとき前記第 2の記憶ノ一ドのレベルを保持することを特徴とする。

本発明の半導体装置においては、前記第 1のアクセストランジスタは、書き込み時には書き込み用のアクセストランジスタとして動作することを特徴とする。本発明の半導体装置においては、前記第 1のアクセストランジスタは、読み出しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセストランジスタの閾値電圧よりも小さい閾値電圧を有することを特徴とする。 ·

本発明の半導体装置においては、前記第 1のローレベルは、接地電位よりも高 V、電位であることを特徴とする。

本発明の半導体装置においては、書き込みサイクルにおいて、前記書き込みヮ一ド線の口一レベルの電位として、非選択ブ口ックには前記第 1のローレベルが供給され、選択ブロックには前記第 1のローレベルよりもさらに低い第 2のローレベル信号が供給されることを特徴とする。

本発明の半導体装置においては、前記第 1のアクセストランジスタは前記第 2 記憶ノードと書き込みビット線に接続され、前記第 1記憶ノードと読み出しビッ 1、線に接続され、読み出しヮード線を入力される第 2めアクセストランジスタをさらに備え、読み出しサイクルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを読み出し、書き込みサイクルにおいては前記第 2アクセストランジスタ及び前記第 1のアクセストランジスタから前記メモリセルにデータ書き込みすることを特徴とする。

本発明の半導体装置においては、前記第 1のアクセストランジスタは前記第 2 記憶ノードと接地電位に接続され、前記第 1記憶ノードと読み出しビット線に接続され、読み出しワード線を入力とする第 2のアクセストランジスタをさらに備え、読み出しサイクルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを読み出し、書き込みサイクルにおいては前記第 2ァクセストランジスタからのデータを前記第 1の記憶ノードに書き込み、前記第 1のアクセストランジスタは前記第 2の記憶ノードをローレベル (こリセットすることでデータ書き込みされることを特徴とする。 . 本発明の半導体記憶装置は、第 1の記憶ノードと第 2の記憶ノードとを有し、前記第 2の記憶ノ一'ドを入力とし前記第 1の記憶ノードを出力とするインバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノードに接続された第 1のァクセストランジスタと、読み出しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセストランジスタとを有し、前記第 1のアクセストランジスタは、前記第 2のアクセストランジスタの閾値よりも小さい閾値を有することを特徴とする。 ·

本発明の半導体装置は、メモリセルとのデータ伝達を行う読み出しビット線及ぴ書き込みビット線と、入出力回路とのデータ伝達を行うデータ線と、前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力を前記デ一タ線に伝達するデータ読み出し手段と、書き込みイネ一ブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第 1のデータ書き込み手段と、反転書き込みィネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第 2のデータ書き込み手段と、を備えたセンスアンプを有することを特徴とする。

本発明の半導体装置においては、前記センスアンプ読み出しビット線をプリチャージするプリチャージ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルめときに前記読み出しビット線のハイレベルを維持するレベル維持手段とを.さらに備えたことを特徴とする。

本発明の半導体装置においては、前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及び第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする。

—本発明の半導体装置は、メモリセルとのデータ伝達を行う読み出しビット線と、入出力回路とのデータ伝達を行うデータ線と、前記読み出しビット線を入力とするインパータ回路と、該インパータ回路の出力を前記データ線に伝達する読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達するデータ書き込み手段と、を備えたセンスアンプを有することを特徴とする。

本発明の半導体装置においては、前記センスアンプは読み出しビット線をプリチャージするプリチャージ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする。

本発明の半導体装置においては、前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1書き込み手段に接続された書き込みデータ線から構成されたことを特徴とする。

本発明の半導体装置は、メーンヮード信号と反転読み出しプロック信号とにより読み出しヮード線を選択し、前記メーンヮード信号と反転書き込みプロック信号とにより書き込みヮード線を選択するサブヮ一ドドライバーを有することを特徴とする。

本発明の半導体装置においては、前記サブヮードドライバ一は前記メーンヮード信号を入力とし読み出しヮード線を出力する第 1のインバータ回路と、ドレイン、ソース、ゲートにそれぞれ前記読み出しワード線、低電位電源、前記反転書き込みブロック信号を接続された第 1のトランジスタと、ドレイン、ソース、ゲートにそれぞれ前記第 1インバータ回路の電源端子、電源、前記反転書き込みブ口ック信号とに接続された第 2のトランジスタと、を ϋえ、 '書き込みヮード線を選択することを特徴とする。 _:

本発明の半導体装置においては、前記低電位電源は書き込みサイクルにおいて、非選択のブロックに対して第 1のローレベル電位を、選択されたブロックに対しては前記第 1のローレベル電位よりも低い第 2のローレベル電位であることを特徴とする。

本発明の半導体装置においては、前記反転書き込みブロック信号は、書き込みイネ一ブル信号と前記反転読み出しブロック信号から生成されることを特徴とする。

本発明の半導体装置においては、前記反転書き込みブロック信号は、書き込みイネ一ブル信号と該書き込みイネ一ブル信号を遅延させた遅延書き込みイネ一ブル信号の反転信号と前記読み出しプ口ック信号とから生成されたことを特徴とする。 .

本発明の半体記憶装置のデータ保持方法は、メモリセルは第 2の記憶ノ一ドを入力とし第 1の記憶ノードを出力とするィンバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノードに接続された保持制御手段と、を備え、前記保持制御手段は、前記第 2の記憶ノードと書き込みビット線との間に接続され、喾き込みワード線をゲー小入力とした第 1のアクセストランジスタにより構成され、前記書き込みヮード線に第 1の口一レべノレを供給されたときの前記第 1のァクセストランジスタのオフ電流を前記負荷トランジスタのオフ電流より大きく、前記負荷トランジスタのオン電流より小さくすることにより前記メモリセルに記憶.されたデ一タを保持することを特徴とする。

本発明の半導体記憶装置のデータ保持方法においては、書き込みサイクルにおいて、選択されたプロック内の前記書き込みヮード線のローレベルとして前記第

1のローレベルよりもさらに低い第 2のローレベルを供給することを特徴とする。本発明の半導体記憶装置の読み出し方法は、メモリセルは第 2の記憶ノ一ドを入力とし第 1の記憶ノードを出力とするィンバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 1の記憶ノードと読み出レビット線との聞に接続された第 2のァクセストランジスタと、を備え、前記第 2のアクセストランジスタを読み出しヮード線により導通させることで前記第 1の記憶ノードに記憶されたデータを読み出すことを特徴とする。

本発明の半導体記憶装置の書き込み方法は、メモリセルは第 2の記憶ノードを入力とし第 1の記憶ノードを出力とするィンバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノードと書き込みビット線との間に接続された第 1のァクセストランジスタと、前記第 1の記憶ノードと読み出しビット線との間に接続された第 2のアクセストランジスタと、を備え、前記第 1のアクセストランジスタを書き込みワード線により導通させることで前記書き込みビット線から前記第 2 の記憶ノードに書き込み、前記第 2のアクセストランジスタを読み出しワード線により導通させる'ことで前記読み出しビット線から前記第 1の記憶ノードに書き込むことを特徴とする。

本発明の半導体記憶装置の書き込み方法においては、メモリセルは第 2の記憶ノ一ドを入力とし第 1の記憶ノードを出力とするインバ一タ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノ一ドを入力とする負荷トランジスタと、前記第 2の記憶ノードと接地電位との間に接続された第 1のァクセストランジスタと、前記第 1の記憶ノードと読み出しビット線との間に接続された第 2のアクセストランジスタと、を備え、前記第 1のアクセストランジスタをワンショットパルスの書き込みヮード線により導通させ前記第 2の記憶ノードをローレベルにリセットし、前記第 2のアクセストランジスタを読み出しヮード線により導通させることで前記読み出しビット線から前記第 1の記憶ノードに書き込むことを特徴とする。

本発明の半導体記憶装置においては、前記読み出しビット線を入力とするインバータ回路と、該ィンバータ回路の出力をデータ線に伝達するデータ読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第 1のデータ書き込み手段と、反転書き込みィネーブル信号により前記デ一タ線からのデータを反転させて前記読み出しビット線に伝達する第 2のデータ書き込み手段とを備えたセンスァンプを'さらに備えたことを特徴とする。

本発明の半導体記憶装置においては、前記センスアンプは読み出しビット線をプリチャージするプリチャージ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレべル維持手段とをさらに備えたことを特徴とする。

本発明の半導体記憶装置においては、前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及び第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする。

本発明の半導体記憶装置においては、前記読み出しビット線を入力とするインバータ回路と、該ィンバータ回路の出力をデータ線に伝達する読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達するデータ書き込み手段とを備えたセンスアンプをさらに備えたことを特徴とする。 '

本発明の半導体記憶装置においては、前記センスアンプは読み出しビット線をプリチャージするプリチャージ手段と、前記インバータ回路の出力を入力とし、該出力が口一レベルのときに前記読み出しビット線のハイレベルを維持するレべル維持手段とをさらに備えたことを特徴とする。本発明の半導体記憶装置においては、前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及び第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする。

本発明の半導体記憶装置においては、前記読み出しヮード線はメーンヮード信号と反転読み出しブ口ック信号とにより生成し、前記書き込みヮ一ド線は前記メ一ンヮード信号と反転書き込みブロック信号とにより生成するサブヮードドライバーをさらに備えたことを特徴とする。

本発明の半導体記憶装置においては、前記サブヮードドライバ一は前記メーンヮード信号を入力とし前記読み出しヮード線を出力する第 1のィンバータ回路と、ドレイン、ソース、ゲートにそれぞれ前記読み出しワード線、低電位電源、前記反転書き込みブ口ッグ信号を接続された第 1のトランジスタと、ドレイン、ソース、ゲートにそれぞれ前記第 1インバータ回路の電源端子、電源、前記反転書き込みブロック信号とに接続された第 2のトランジスタと、を備え、前記書き込みヮード線を選択することを特徴とする。

本発明の半導体記憶装置においては、前記低電位電源は、書き込みサイクルにおいては前記書き込みヮード線のローレベルとして、非選択のブロックに対して第 1のローレベル電位を、選択されたブ口ックに対しては前記第 1のローレベル電位よりも低レ、第 2のローレベル電位を供給することを特徴とする。

発明の効果

S R AMセルを 5個のトランジスタで構成する。記憶ノード V 2を入力とし記憶ノード V 1を出力とするインバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、読み出しビット線と記憶ノード V Iとの間に接続されたアクセストランジスタ N 3と、書き込みビット線と記憶ノード V 2との間に接続されたアクセストランジスタ N 4とで構成する。アクセストランジスタ N 4を書き込みヮード線 WW Lで制御することでメモリセルのデータ保持できる効果が得られる。アクセストランジスタ N 4を保持手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。図面の簡単な説明

図 1は、従来の 6 トランジスタ S RA 4セルの回路図である。

図 2は、従来の SRAMセル及び CMOSインバータの遅延時間の電源電圧依存を示す図である。

図 3 A〜図 3 Cは、従来の SRAMセルの読み出し動作を示す図である。

図 4は、従来の SRAMセルにおける安定動作を示す SNMの説明図である。図 5は、従来の S RAMセルにおける S NMのトランジスタのチャンネル長依存性を示す図である。 .

図 6は、従来の 8 トランジスタ SRAMセルの回路図である。

図 7'は、本発明の実施例 1における S RAMセノレ 1の回路構成を示す図である。図 8 Aは、実施例 1における S RAMセル 1の保持状態において、記憶ノ一ド

V I "0" の場合を説明するための図である。 '

図 8 Bは、実施例 1における S RAMセル 1の保持状態において、記憶ノ一ド

V I "1" の場合を説明するための図である。

図 9'は、トランジスタのゲート電圧. （Vgs)-ドレイン電流（Id)カーブを示す図である。

図 1 0Aは、実施例 1における SRAMセル 1の書き込み状態において、記憶ノード V2 "1"、書き込みビット線 WBL "0" の状態を説明するための図である。

図 1 0 Bは、実施例 1における S RAMセル 1の書き込み状態において、記憶ノード V2 "0"、書き込みビット線 WBL "1" の状態を説明する図である。図 1 1は、本発明における SNM (Static Noise Margin)を示す図である。図 1 2 Aは、実施例 1における動作（"0" 読み出し）を説明するための波形図であり、

図 1 2Bは、実施例 1における動作（"1" 読み出し）を説明するための波形図であり、

図 1 2Cは、実施例 1における動作（"0" 書き込み）を説明するための波形図であり、 ■

図 1 2Dは、実施例 1における動作（"1" 書き込み）を説明するための波形図である。

図 1 3は、本発明の実施例 2における S RAMセル 2の回路構成を示す図である。

図 14Aは、実施例 2における動作（"0"読み出し）を説明するための波形図であり、

図 14Bは、実施例 2における動作（"1"読み出し）を説明するための波形図であり、

図 14 Cは、実施例 2における動作（"0" 書き込み）を説明するための波形図であり、

図 14Dは、実施例 2における動作（"1" 書き込み）を説明するための波形図である。

図 1 5は、本発明におけるセンスアンプ S A 1 1の 0路構成を示す図である。図 16は、本発明におけるセンスアンプ S A 1 2の回路構成を示す図である。図 1 7 Aは、図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("0" 読み出し）を説明するための波形図であり、

図 1 7 Bは、図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("1" 読み出し）を説明するための波形図であり、

図 1 7 Cは、図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("0" 書き込み）を説明するための波形図であり、

図 1 7Dは、図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("1" 書き込み）を説明するための波形図である。

図 1 8は、本発明におけるセンスアンプ S A 21の回路構成を示す図である。図 1 9は、本発明におけるセンスアンプ S'A 22の回路構成を示す図である。図 2 OAは、図 1 8及び図 1 9のセンスアンプ S A 21及び SA22の動作 ("0" 読み出し）を説明するための波形図であり、

図 20 Bは、図 1 8及び図 1 9のセンスアンプ S A 21及び S A 22の動作 (" 1 " 読み出し）を説明するための波形図であり、

図 20 Cは、図 1 8及び図 1 9のセンスァンプ S A 2 1及び S A 2 2の動作 (" 0 " 書き込み）を説明するための波形図であり、図 2 ODは、図 1 8及び図 1 9のセンスアンプ S A 2 1及び S A22の動作 ("1" 書き込み）を説明するための波形図である。

図 21 Aは、本発明で用いるサブワードドライバー SWD 1 1を示す図であり、図 21 Bは、前記サブワードドライバー S WD 1 1で用いる書き込みヮ一ド線信号発生回路 NR 1 2を示す図である。

図 22 Aは、本発明で用いるサブワードドライバー SWD 1 2を示す図であり、図 22 Bは、前記サブヮードドライバー SWD 12で用いる書き込みヮ一ド線信号発生回路 NR 1 2-1を示す図である。

図 23 Aは、本発明で用いるサブヮードドライバー SWD 21を示す図であり、図 23 Bは、前記サブヮードドライバー SWD 21で用いる書き込みヮード線信号発生回路 NR 1 2— 2を示す図である。

図 24 Aは、前記サブワードドライバー SWD 21め前記書き込みワード線信号発生回路 NR 1 2— 2に、低電位電源電圧 S Lを供給するソース電位発生回路

S LC 1の回路構成図であり、

図 24Bは、そのソース電位発生回路 S LC 1の動作波形を示す図である。図 25 Aは、前記サブヮードドライバー SWD 21の前記書き込みワード線信号発生回路 NR 1 2— 2に、低電位電源電圧 S Lを供給するソース電位発生回路

S LC 2の回路構成図であり、

図 25 Bは、そのソース電位発生回路 S LC 2の動作波形を示す図である。図 26 Aは、反転書き込みプロック信号発生回路 WPB C 1の回路構成図であり、

図 26 Bは、反転書き込みプロック信号発生回路 WP B C 1の動作波形を示す図であり、

図 26Cは、反転書き込みブロック信号発生回路 WPBC 2の回路構成図であり、

図 26 Dは、反転書き込みプロック信号発生回路 WP BC 2の動作波形を示す図である。

図 27は、本発明による半導体記憶装置の全体図を示す。

図 28は、前記半導体記憶装置におけるメモリブロック 1の構成例を示す図で. ある。

図 29は、前記半導体記憶装置におけるメモリプロック 1のほかの構成例を示す図である。

図 3 OAは、図 28の構成の一例における動作（"0" 読み出し）を説明するための図であり、

図 30Bは、図 28の構成における動作（"1" 読み出し）を説明するための図であり、

図 30 Cは、図 28の構成における動作（"0" 書き込み）を説明するための図であり、

図 30Dは、図 28の構成における動作（"1" 書き込み）を説明するための図であ:る。

図 31 Aは、図 28の構成の別の例における動作（"'0" 読み出し）を説明するための図であり、

図 31 Bは、図 28の構成の別の例における動作（"1" 読み出し）を説明するための図であり、

図 3 1 Cは、図 28の構成の別の例における動作（"0" 書き込み）を説明するための図であり、

図 31 Dは、図 28の構成の別の例における動作（"1" 書き込み）を説明するための図である。

図 32Aは、図 29の構成の一例における動作（"0" 読み出し）を説明するための図であり、

図 32Bは、図 29の構成における動作（"1" 読み出し）を説明するための図であり、

図 32Cは、図 29の構成における動作（"0" 書き込み）を説明するための図であり、

図 32Dは、図 29の構成における動作（"1" 書き込み）を説明するための図である。

図 33 Aは、図 29の構成の別の例における動作（"0" 読み出し）を説明するための図であり、図 33 Bは、図 29の構成の別の例における動作（"1" 読み出し）を説明するための図であり、

図 33 Cは、図 29の構成の別の例における動作（"0" 書き込み）を説明するための図であり、

図 33Dは、図 29の構成の別の例における動作（"1" 書き込み）を説明するための図である。

図 34は、前記半導体記憶装置におけるメモリプロック 1の具体例を示す図である。

図 35は、前記半導体記憶装置におけるメモリプロック 1のほかの具体例を示す。

図 36 Aは、図 34の構成における動作（"0" 読み出し）を説明するための図であり、 '

図 36Bは、図 34の構成における動作（"1" 読み出し）を説明するための図であり、

図 36 Cは、図 34の構成における動作（"0" 書き込み）を説明するための図であり、

図 36Dは、図 34の構成における動作（"1" 書き込み）を説明するための図である。

図 37 Aは、図 35の構成における動作（"0" 読み出し）を説明するための図であり、

図 37Bは、図 35の構成における動作（"1" 読み出し）を説明するための図であり、

図 3 7 Cは、図 35の構成における動作（"0" 書き込み）を説明するための図であり、

図 37Dは、図 35の構成における動作（"1" 書き込み）を説明するための図である。 . 発明を実施するための最良の形態：

本発明の低電源電圧にて、超高速動作する半導体記憶装置のメモリセルと、その周辺回路であるセンスアンプ、ヮ一ドドライバーについて図面を参照して詳細に説明する。

(実施例 1 )

本発明の実施例 1について図 7〜図 1 2Dを参照して説明する。図 7は SRA Mセルの回路構成を示す図である。図 8 A及び Bは S RAMセルの保持状態において、（a) 記憶ノード V Iに "0" の保持、（b) 記憶ノード V Iに "1" の保持を示す図である。図 9はトランジスタのゲート電圧（Vgs)-ドレイン電流（I d)カーブを示す。図 1 OA及び 10 Bは S RAMセルの書き込み時の非選択セルにおいて、（a) 記憶ノード V 2に "1" を保持し書き込みビット線 WBLが " 0 " の状態での誤書き込み、（b) 記憶ノード V 2に "0" を保持し書き込みビット線 WB Lが "1" の状態での誤書き込みについて説明する図である。図 1 1は本発明における SNMを示す図である。図 1 2A〜1 2Dほ動作波形である。

以下、実施例 1、 2における S RAMセルに限定する場合には S RAMセル 1、 SRAMセル 2とし、特に限定されない場合には単に S RAMセルと記す。

図 7に示す S RAMセル 1は、 CMO Sインバータを形成する PMO S トランジスタ P 1及び NMO S トランジスタ N 1と、 P MO トランジスタ P 2と、ァクセス手段である NMOS トランジスタ N 3及び N 4との 5個のトランジスタにより構成される。従来 6 トランジスタの S R AMセルと比較してドライブトランジスタ N 2の削除、ヮード線を読み出しヮード線 RW Lと書き込み用ヮ一ド線 W WLとに分離、ビット線 WB Lを書き込み専用とした点が異なる。

CMOSインバータは、 PMOS トランジスタ P 1と NMOS トランジスタ N 1とから構成され、記憶ノード V 2のデータを入力とし、記憶ノード V Iにデータを出力する。 PMO S トランジスタ P 1はその-ドレイン、ソース、ゲートが、それぞれ、記憶ノ一ド V 1、電源電圧、記憶ノード V 2に接続される。 NMO S トランジスタ N 1はそのドレイン、ソース、ゲートが、それぞれ、記憶ノード V 1、接地電位、記憶ノード V 2に接続される。 PMOS トランジスタ P 2はそのドレイン、ソース、ゲートが、それぞれ、記憶ノード V 2、電源電、記憶ノード V Iに接続さ^ Iる。

NMOS トランジスタ N 3は、読み出しビット線 RB Lと記憶ノード VI との間に接続され、そのゲートには読み出しワード線 RWLが接続される。 NMOS トランジスタ N4は、書き込みビット線 WBLと記憶ノード V 2との間に接続され、そのゲートには書き込みヮード線 WW Lが接続される。

本実施例メモリセルの動作のうちデータ保持方法について図 8 A及び 8 Bを用いて説明する。図 8 Aは記憶ノード VIが "0"、 V2が "1" を保持している場合'である。記憶ノード V 1が "0"のため PM〇S トランジスタ P 2はオンする。 PMOS トランジスタ P 2のオン電流 I on— Pは NMO S トランジスタ N 4のォフリーク電流 I off_Nよりも大きいことから、記憶ノード V 2がハイレベル " 1，，となる。記憶ノード V 2がハイレベル "1" のために NMOS トランジスタ N1 はオンし、記憶ノード V 1をローレベル "0" に引き落とす。 PMOS トランジスタ P 2と NMOS トランジスタ N1がオンすることで記憶ノード VI, V 2は安定的に保持される。 ' '

図 8 Bは記憶ノード VIが "1"、 V2が "0" を保持している場合である。図 7に示す SRAMセル 1は、図 1に示す S RAMセルにおいて記憶ノード V 2をローレベル "0" に保持していたトランジスタ N 2が削除されているため、記憶ノード VIが "1"、 ¥2が "0" の状態を安定的に保持できない。そこで本発明においては、 NMOS トランジスタ N4のオフリーク電流 Ioff— Nを、 PMOS トランジスタ P 2のオフリーク電流 Ioff_Pよりも大きくすることで、記憶ノード V2をローレベル "0" に保持するものである。記憶ノード V 2をローレベル "0" に保持することで PMOS トランジスタ P 1はオンし、記憶ノード VIをハイレベル " 1 " に保持できる。

このように、 PMO S トランジスタ P 2ど NMO Sトランジスタ N4とで記憶ノード V2を出力とする擬似インバータ回路を構成し、 PMOS トランジスタ P. 2がオン時にはハイレベル "1" を、 PMO Sトランジスタ P 2.がオフ時には口一レベル "0" 'を記憶ノード V 2に出力する。

NMOSトランジスタ N4のオフリーク電流 I off_Nは、 PMOS トランジスタ P 2のオフリーク電流 Ioff_Pよりも大きくすることで、記憶ノード V 2を口一レベル "0" に保持する。逆に NMOS トラジスタ N 4のオフリーク電流 I off— Nは、 PMOS トランジスタ P 2のオン電流 Ion_Pよりも小さいことから、記憶ノード V 2にハイレベル "1" が保持される。従って、これらの電流の大きさは Ioff_P < I off_N く Ion— Pとなる。

ここで、 NMOS トランジスタ N4のオフリーク電流 Ioff_Nを、 PMOS トランジスタ P 2のオフリーク電流 Ioff_Pの約' 100倍程度に設定することが好ましい。 100倍程度に設定する理由はオフリーク電流がばらついた場合にも I off— Pく I off— Nとするためである。例えば、 PMOS トランジスタ P 2のオフリーク電流 I of Pが数 p Aの場合、 NMOS トランジスタ N 4のオフリーク電流 I off— Nを数百 p Aから数 n A程度とする。

NMOS トランジスタ N 4のオフリーク電流 I off一 Nを大きくする方法としてはいくつかの方法がある。まず第 1の方法としては NMOS トランジスタ N4の閾値電圧 V t hを他のノーマル閾値電圧（例えば NMOS トランジスタ N3) より低いロー閾値電圧のトランジスタとする。約 0. 2 V閾値電圧を下げた場合にはそのリーク電流は 100倍程度大きくなる。図 9には、ノーマル閾値電圧

(Normal Vth)、 π—閾値電圧 (Low Vth)を有するトランジスタのゲ一ト電圧（Vgs) と電流（Id)を示す。 NMOS トランジスタ N4のゲート電圧を GND電位とした場合に、ノ一マル閾値電圧 (Normal Vth)、口一閾値電圧（Low Vth)を有するトランジスタにおけるリーク電流比は約 100倍となる。

第 2の方法としては NMOS トランジスタ N 4の閾値電圧 V t hはノーマル閾値電圧とし、書き込みワード線 WWLのローレベルを通常より 0. 2V高い電圧とする。約 0. 2 V高くすることでそのリーク電流は 100倍程度大きくなる。第 3の方法としては、第 1の方法と第 2の方法を組み合わせる方法である。例えば NMOS トランジスタ N 4の閾値電圧 V t hを 0. I V低く、書き込みワード線 WWLのローレベルを通常より 0. IV高い電圧とする。この方法によっても、リーク電流 I of Nは 100倍程度大きくできる。

上記したように 5 トランジスタで構成される SRAMセルの保持はアクセストランジスタ N 4のオフリーク電流を大きく設定することにより達成される。一方オフリク電流を大きくすることで、書き込み動作時に、選択された SRAMセルへの書き込みデータが同一プロック内の非選択の S RAMセルにも書き込みされる虞がある。図 1 OA及び 1 OBを用いて、選択された SRAMセル 1に対する書き込みデ一タが非選択 SRAMセル 1に誤書き込みされる場合を説明する。図 1 OAは選択された SRAMセル 1に対し書き込みデータとして、 WBLに "0"、 RBLに " 1 " が与えられ、非選択 S R AMセル 1に記憶され.たデータは記憶ノード V 1 が "0"、 ¥2カ' "1" の場合である。この場合は負荷トランジスタ P 2がオン状態であり、アクセストランジスタ N4のリーク電流よりも大きな電流を供給できるために記憶ノ一ド V 2のハイレベルは低下せず、誤書き込みは発生しない。図 10Bは選択された SRAMセル 1に対し書き込みデータとして、 WBLに "1"、 RBLに "0" が与えられ、非選択 SRAMセル 1に記憶されたデータは記憶ノード VIが "1"、 V2が "0" の場合である。アクセストランジスタ N4 はオフ状態ではあるがそのリーク電流が大きいために書き込みビット,線 WB Lのハイレベル "1" により記憶ノード V 2が充電され、記憶ノ'ード V 2の電位が上昇し、誤書き込みが発生する虞がある。ここで記憶ノード V2が上昇し、ドライブトランジスタ N1の閾値電圧まで充電される時間をリテンション時間とする。記憶ノード V 2の寄生容量を 1 f F、ドライブトランジスタ N 1の閾値電圧を 0. 3V、負荷トランジスタの最悪オフリーク電流を 100 pA、アクセストランジスタ N 4の最暴条件のオフリーク電流を 100 nAとした場合には、リテンシヨン時間は、 I f Fx O. 3 v/100. 1 n A 3n s'の時間となる。. 3n s の時間で、記憶ノード V 2は上昇し、トランジスタ N 2をオンさせ、記憶ノード V 1の電位を低下させることで SRAMセル 1に誤書き込みされる。

このような誤書き込みを防止するためには、リテンション時間が書き込みサイクルよりも長い時間となるように、書き込み時の書き込みワード線 WWLのローレベルを低下すればよい。例えばローレベルを 0. 2 V低下させた場合には、ァクセストランジスタ N 4のオフリーク電流は 1ノ100に少なくなり 1 nAとなる。この場合にはリテンション時間は 1 f F X 0. 3 v/1. 1 η Α= 273 η sとなり、短期間の書き込みサイクルにおいては誤書き込みを防止できる。これらの非選択の S RAMセル 1に対するヮード線電位の制御については別実施例において詳述することとし、以下、本実施例においては選択された SRAMセル 1 に関して説明する。本実施例の 5 トランジスタで構成される SRAMセル 1の動作について図 1 1、図 1 2 A〜l 2Dを用いて説明する。図 1 1に SNMを示す。 6 トランジスタの SRAMセルに比較し、ドライブトランジスタ N 2が削除され、トランジスタ P 2と N4とで擬似のインバータ回路が構成される。この擬似インバータ回路の閾値電圧は高く、入出力特性は電源電圧側に大きくシフトする。一方のインバータ回路はトランジスタ P 1と N1とで構成され、その入出力特性は通常の 6 トランジスタ型と同一となる。したがって、図 1 1に示すように、 SNMは非対称となる。読み出しビット線 R B Lによって読み出し時に記憶データが破壌されやすい記憶ノード VIにローレベル "0" が記憶されている状態での動作マージンが拡大され、記憶ノード V 1にハイレベル "1" が記憶されている動作マージンは縮小されている。しかし、動作マージンが縮小された記憶ノード V 1にハイレべノレ" 1" が記憶された状態では読み出しビット線 R B Lのハイレベル " 1 " が接続されても記憶データの破壊は発生しないために動作は起こり得ない。このため SRA Mセルの動作マージンは拡大されることになる。また記憶ノード V 1にハイレべル "1" が記憶された状態は上記したようにアクセストランジスタ N 4のオフリーク電流を負荷トランジスタ P 2のオフリーク電流より大きくすることで記憶ノード V 2をローレベル "0" に保持できる。

図 1 2 A〜l 2 Dに本発明の SRAMセル 1の動作タイミングを示す。（a) "0" 読み出し、（b) "1" 読み出し、（c) "0" 書き込み、（d) "1" 書き込' みを示す。ここで S RAMセル 1の記憶ノード V 1に記憶されたデータを、 SR AMセル 1の記憶データとして定義する。また書き込み動作においては、 SRA Mセル 1に記憶されたデータの反転データが書き込まれる場合について説明する。図 12Aの " 0" 読み出しの場合には読み出しワード線 RWLが活性化されハィレベル "1" となる。読み出しワード線 RWLが活性化されアクセストランジスタ N 3がオン状態となり読み出しビット線 R B Lと S RAMセル 1の記憶ノ一ド V Iは導通する。プリチャージレベル " 1" に充電された読み出しビット線 R B Lにより記憶ノード V 1はわずかにその電位を引き上げられるが、ドライブトランジスタ N 1によって読み出しビット線 RB Lと共に記憶ノード V 1はローレベル "0" まで引き落とされる。また、読み出しビット線 RB Lがローレベルに引き落とされることでローレベル "0" のデータ読み出しが行われる。

このケースでの動作マージンはドライブトランジスタ N 2が削除され、記憶ノード V 2に記憶されているハイレベル "1" が放電されないことにより拡大される。読み出し終了後は読み出しワード線 RWLがローレベル "0" となり、読み出しビット線 RB Lはハイレベル " 1" にプリチャージされる。読み出しサイクルにおいては書き込みヮード線 WWL，書き込みビット線 WB Lはそれぞれローレベル "0" に維持され、変化しない。

図 12Bの "1" 読み出しの場合には読み出しワード線 RWLが活性化されハィレベル " 1 " となる。読み出しヮード線 RWLが活性化されることでアクセストランジスタ N 3がオン状態となり読み出しビット線 R B Lと S R AMセル 1の記憶ノード V 1は導通する。プリチャージレベル " 1" に充電された読み出しビット線 R B Lと、記憶ノード V 1に記憶されているハレベル " 1 " は同一であるためそのままハイレベル "1" のデータ読み出しが行われる。読み出し終了後は読み出しワード線 RWLがローレベル " 0" となり、篩み出しビット線 RBL はハイレベル " 1" にプリチャージされる。この読み出しサイクルにおいては書き込みワード線 WWL, 書き込みビット線 WB Lはそれぞれローレベル " 0" に維持され、変化しない。

図 12Cの "0" 書き込みの場合には、読み出しワード線 RWLと書き込みヮ一ド線 WW Lとがともに活性化されハイレベル "1" となる。アクセストランジスタ N 3及び N 4がともにオン状態となり、読み出しビット線 R B Lと記憶ノ一ド VI、書き込みビット線 WBLと記憶ノード V 2とがそれぞれ導通し、読み出しビット線 RB Lのローレベル " 0" が記憶ノード VIに、書き込みビット線 W BLのハイレベル "1" が記憶ノード V 2に書き込まれる。書き込み終了後は、読み出しヮード線 R W Lと書き込みヮード線 WW Lとがローレベル " 0 "となり、つづいて読み出しビット線 RBLはハイレベル "1" に、書き込みビット線 WB Lはローレベル "0" にプリチャージされる。

図 12D "1" 書き込みの場合には、読み出しワード線 RWLと書き込みヮード線 WWLとがともに活性化されハイレベル " 1" となる。アクセストランジスタ N 3及び N 4がともにオン状態となり、読み出しビット線 R B Lと記憶ノード VI、書き込みビット線 WBLと記憶ノード V 2とがそれぞれ導通し、読み出しビット線 R B Lのハイレベル " 1 " が記憶ノ一ド V 1に、書き込みビット線 WB Lのローレベル "0" が記憶ノード V 2に書き込まれる。.書き込み終了後は、読み出しワード線 RWLと書き込みワード線 WWLとがローレベル "0" となり、つづいて読み出しビット線 RB Lはハイレベル " 1" に、書き込みビ、ント線 WB Lはローレべノレ "0" にプリチャージされる。

本実施例においては、 SRAMセルを 5個のトランジスタで構成する。記憶ノード V 2を力とし記憶ノード VIを出力とするィンバータ回路と、電源と記憶ノード V 2との間に接続され、記憶ノ一ド V 1を入力とする負荷トランジスタと、読み出しビット線と記憶ノード VIとの間に接続されたアクセストランジスタ N 3と、書き込みビット線と記憶ノード V 2との間に接続されたアクセストランジスタ N4とで構成する。アクセストランジスタ N 4を書き込みワード線 WWLで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。

(実施例 2) ^

本発明の実施例 2を図 13、図 14 A〜 14Dを用いて説明する。図 13は実施例 2における SRAMセル 2の回路構成、図 14A〜14 Dにはその動作波形を示す。

図 13に示す SRAMセル 2は、実施例 1の SRAMセル 1と比較すると、書き込みビット線 WB Lが接地電位 GNDに固定されている点がことなる。他の構成素子は同じであるため実施例 1と同じ符号としその説明を省略する。

実施例 2の S RAMセル 2の保持時には、読み出しヮード線 RWLと書き込みワード線 WWLがともにローレベル " 0" とされる。このときアクセストランジスタ N 4のオフリーク電流 I off— Nを実施例 1と同様に Ioff_P < I of f_N < I on_Pの関係とすることで、.それぞれの記憶ノード V 1 , V 2を保持できる。図 14A〜14 Dを用いてさらにその動作を説明する。図 14A〜14Dには (a) "0" 読み出し、（b) "1" 読み出し、（c) "0" 書き込み、（d) "1" 書き込みの動作波形を示す。図 14 A "0" 読み出し、 14B "1" 読み出しの場合には、読み出しワード線 RWL、読み出しビット線 RBL、アクセストランジスタ N 3を用いて記憶ノード VIの "ひ"、または "1" を読み出しビット線 RB Lに読み出している。その動作は図 14 A、図 14 Bに示すように実施例 1と同様であり、その説明を省略する。

書き込み動作においては実施例 1においては、読み出しビット線 RBL及ぴ書き込みビット線 WB Lからの相補のデータ入力により SRAMセル 1に書き込んでいる。しかし実施例 2においては、書き込みビット線 WB Lは接地電位に固定されているため、書き込みワード線 WWLを短いワンショットパルスとし、記憶ノード V 2をローレベル " 0 " にリセットした後に読み出しビット線 R B Lの書き込みレベルを記憶ノード V 1に書き込む。

図 14じの "0" 書き込みの場合には、読み出しワード線 RWLと書き込みヮード線 WW Lとがともに活性化されハイレベル " 1 " となる。アクセストランジスタ N 3及び N 4がともにオン状態となり、記憶ノ一'ド V 1 'と読み出しビット線 RB Lが導通し、記憶ノード V 1には読み出しビット線 R B Lのローレベル " 0 " が寄き込まれる。一方記憶ノード V 2は、トランジスタ P 2とトランジスタ N4 とが共にオンすることから中間レベルとなる。ここでワンショットパルスである書き込みワード線 WWLがローレベル "0" となり、トランジスタ N4をオフさせることで記憶ノード V 2はハイレベル "1" に引き上げられ、記憶ノード VI に "0"、記憶ノード V 2に "1" が書き込まれる。書き込み終了後は、読み出しワード線 RWLがローレベル " 0" となり、つづいて読み出しビット線 RB Lはハイレベル "1" にプリチャージされる。

図 1 2Dの "1" 書き込みの場合には、読み出しワード線 RWLと書き込みヮード線 WWLとがともに活性化されハイレベル " 1" となる。アクセストランジ —スタ N 3及ぴ N4がともにオン状態となり、記憶ノード VIと読み出しビット線 RB Lが導通し、記憶ノ一ド V 1には読み出しビット線 R B Lのハイレベル " 1 " が書き込まれる。一方記憶ノード V 2はアクセストランジスタ N 4により接地電位 GNDとなり、記憶ノード V 2にはローレベル "0" が書き込まれる。ここではトランジスタ P 2がオフ状態のため、記憶ノード V 2は中間レベル引き上げられることなしにローレベル "0" が書き込まれる。書き込みワード線 WWLがハィレベルの期間に記憶ノード V 1に "1"、記憶ノード V 2に "0" が書き込まれる。書き込みワード線 WWLのみをローレベル " 0" としトランジスタ N4をォフさせる。つづいて読み出しワード線 RWLをローレベル " 0" とし、読み出しビット線 RBLはハイレベル "1" にプリチャージされる。 + .

本実施例においては、 SRAMセルを 5個のトランジスタで構成する。記憶ノード V 2を入力とし記憶ノード V 1を出力とするインバータ回路と、電源と記憶ノード V 2との間に接続され、記憶ノード V 1を入力とし記憶ノード V 2を出力とする負荷トランジスタと、読み出しビット線と記憶ノード VIとの間に接続されたアクセストラン,ジスタ N3と、接地電位と記憶ノード V 2との間に接続されたアクセスランジスタ N 4とで構成する。アクセストランジスタ N 4をワンシヨットの書き込みヮード線 WWLで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。 '

(実施例 3)

本発明の実施例 3は S RAMセル 1に、メモリセル及び入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。本実施例においては、データ読み出し動作を読み出しビット線 RBLの一本のビット線により、データ書き込み動作を読み出しビット線 RBLと書き込みビット線 WBLとの二本のビット線により行う。また入出力回路とのデータ伝送をセンスアンプ S A 1 1はデータ線 DLの一本で、センスアンプ S A 12は読み出しデータ線 RDLと書き込みデータ線 WDLとの二本で行う。図 15にセンスアンプ S A 1 1の回路構成図、図 1 6にセンスアンプ S A 1 2の回路構成図、図 1 7 A〜l 7 Dにその動作波形を示す。 ' ·

図 15のセンスアンプ SA1 1の回路構成を説明する。メモリセルからの読み出しビット線 RB Lからのデータが入力されるインバータ I 1の出カ8 8は PMO Sトランジスタ P 1 2と NMO Sトランジスタ N 12のゲートに入力される。 PMOSトランジスタ P 1 2はソースが電源電圧 VDDに、ドレインが読み出しビット線 RBLに接続され、オン時には読み出しビット線 RBLをハイレべルに維持するビット線ハイレベル維持用のトランジスタである。 NMO Sトランジスタ N12はソースが接地電位 GNDに、ドレインがデータ線 DLに接続された読み出しトランジスタである。

データ線 DLと読み出しビット線 RB Lとの間にはゲートに書き込みイネーブル信号 WEが入力される書き込み用 NMO Sトランジスタ N1 3が接続される。さらに、反転書き込みィネーブル信号 WE Bとデータ線 DLを入力とした NOR 回路 NR 1は、その出力を書き込みビット線 WB Lに接続される。 N〇R回路 N R 1は反転書き込みィネーブル信号 WE Bを入力されることにより書き込み時以外には、その出力である書き込みビット線 WB Lをローレベル "0" にプリチヤージすることで、固定する。またプリチャージ用の PMOS トランジスタ P 13 のソース、ドレイン、ゲートはそれぞれ電源電圧 VDD、読み出しビット線 WB L、プリチャージ信号 PC、に接続される。

センスアンプ S A 1 1の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線 RB Lに読み出し、ィンバータ I Ϋ 1と読み出しトランジスタ N12を経由してデータ線 DLに伝達する。書き込み時にはデータ線 D からのデータをトランジスタ N 13及び NOR回路 NR 1を経由して相捕のデータを読み出しビット線 RB L び書き込みビット線 WBLに伝え、メモリセルに書き込む。レベル維持トランジスタ P 12及びプリチャージトランジスタ P 1 3はこれらの動作を補完する動作を行うものである。

図 1 6のセンスアンプ S A 12は、図 1 5のセンスアンプ S A 1 1におけるデータ線 DLが書き込みデータ線 WDLと、読み出しデータ線 RDLとに分離され構成される。書き込みデータ線 WDLは書き込みトランジスタ N 1 3に、読み出しデータ線 RDLは読み出しトランジスタ N 1 2にそれぞれ接続される。センスアンプ SA1 1と S A 1 2との違いは入出力回路の構成によるものであり、センスアンプとしての基本動作は同じである。図示していない入出力回路の構成が入出力兼用の場合には SA1 1が使用され、入力回路と出力回路とに分離されている場合には S A 1 2が使用される。

図 17 A〜l 7Dはセンスアンプ SA1 1における動作の一形態を示す動作波形を示す。本センスアンプ S A 1 1に適用できるメモリセルは限定されるものではないが、.動作の一形態として第 1実施例のメモリセルに適用した場合として説明する。図 17 A "0" 読み出し、図 1 7 B "1" 読み出しに関しては、読み出し期間中には書き込みヮード線 WW L及び書き込みイネ一ブル信号 W Eはローレベル "0"、反転書き込みィネーブル信号 WE Bはハイレベル "1" のままである。従つてセンスアンプ S A 1 1の動作は、プリチャージ信号 PC, 読み出しワード線 RWLにより制御される。プリチャージ信号がハイレベル " 1" となり、トランジスタ P 1 3はオフし、プリチャージ動作を終了する。読み出しワード線 RWL がハイレベル " 1" とされ、メモリセルと読み出しビット線 RB Lが導通し、メモリセルのデータ "0"または "1"が読み出しビット線 RB Lに読み出される。さらにインバータ I V 1及ぴ読み出しトランジスタ N 1 2を経由してデータ,線 D Lに読み出される。

図 17C "0" 書き込み、図 1 7D "1" 書き込みの場合には、プリチャージ信号 PC及ぴ書き込みィネーブル信号 WEがハイレベル "1" に、反転書き込みィネーブル信号 WE Bがローレベル " 0 " に変化することで、プリチャージトランジスタ P 1 3はオフし、読み出しビット線 RB Lへのプリチャージ動作を終了する。また NOR回路 NR 1による書き込みビット線 WB Lのローレベル固定が終了する。データ線 DLからのデータが書き込みトランジスタ N 1 3を経由して読み出しビット線 RB Lに、 NOR回路 NR 1を経由してデータ線 D Lの反転データが書き込みビット線 WBLに伝達される。

選択された読み出しヮード線 RWLと書き込みヮード線 WW Lがハイレベル "1" になり、相補のデータがメモリセル内の記憶ノード V 1及び V 2に書き込まれる。書き込み終了後、プリチャージ信号 PC、書き込みィネーブル信号 WE、読み出しワード線 RWL及ぴ書き込みワード線 WWLがローレベル "0" に、反転書き込みィネーブル信号 WE Bがハイレベル "1" に変化し、データ線 DL、読み出しビット線はハイレベル "1" に、書き込みビット線はローレベルにプリチャージされる

以上、センスアンプ S A 1 1の動作を詳述したが、センスアンプ S A 12については、図 1 7 A〜 1 7Dにおいてデータ線 DLの（）に示すように、読み出し時にはデータ線 D Lを読み出しデータ線 RD Lに、書き込み時にはデータ線 D Lを書き込みデータ ,線 WD Lに読み替えればよいのでその動作説明は省略する。本実施例のセンスアンプはメモリセルとのデータ伝達を読み出し時には読み出しビット線の 1本で、書き込み時には読み出しビット線及ぴ書き込みビット線の 2本のビット線で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータ及びその反転データを読み出しビット線及ぴ書き込みビット線に伝達するそれぞれの書き込み手段と、読み出し及び書き込みビット線が有効でないときにそれぞれを高電位及ぴ低電位にプリチヤージする手段とから構成される高速動作可能なセンスァンプが得られる。

(実施例 4)

本発明の実施例 4は S R AMセル 2に、メモリセル及ぴ入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。' 図 1'8にセンスアンプ S A21の回路構成図、図 1 9にセンスアンプ SA22の回路構成図、図 20A〜 20Dにその動作波形を示す。センスアンプ S A 21は入出力回路とのデータ転送をデータ線一本により、センスアンプ S A 22は入出力回路とのデータ転送を読み出しデータ線及び書き込みデータ線の二本により行う。

図 1 8のセンスアンプ S A 21は、メモリセルからの読み出しビット線 RBL からのデータが入力されるインバータ I V 1の出力 B LBは PMO Sトランジスタ P 1 2と NMOSトランジスタ N 1 2のゲートに入力される。 PMOSトランジスタ P 1 2はソースが電源電圧 VDDに、ドレインが読み出しビット線 RBL に接続され、オン時には読み出しビット線 RBLをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。 NMOSトランジスタ N12はソースが接地電位 GNDに、ドレインがデータ線 DLに接続された読み出しトランジスタである。

データ線 D Lと読み出しビット線 R B Lとの間にはゲートに書き込みイネ一ブル信号 WEが入力される書き込み用 NMOSドランジスタ N1 3が接続される。またプリチャージ用の PMO Sトランジスタ P 13のソース、ドレイン、ゲートはそれぞれ電¾1電圧 VDD、読み出しビット線 WBL、プリチャージ信号 PCに接続される。センスアンプ S A 21の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線 RB Lに読み出し、インバータ I V 1と読み出しトランジスタ N1 2を経由してデータ線 DLに伝達する。書き込み時にはデータ線 DLからのデータを、トランジスタ N 1 3を経由して読み出しビット線 RB Lに伝え、メモリセルに書き込む。レベル維持トランジスタ P 1 2及びプリチャージトランジスタ P 1 3ばこれらの動作を補完する動作を行うものである。

図 1 9のセンスアンプ S A 22は、図 18のセンスアンプ S A 21におけるデータ線 D Lが書き込みデータ線 WD Lと、読み出しデータ線 RD Lとに分離され構成される。書き込みデータ線 WDLは書き込みトランジスタ N 1 3に、読み出しデータ線 RDLは読み出しトランジスタ N 1 2にそれぞれ接続される。センスアンプ S A 21と S A22との違いは入出力回路の構成によるものでありセンスアンプとしての基本動作は同じである。入出力回路の構成が入出力兼用の場合には S A 21が使用され、入力回路と出力回路とに分離されている場合には S A 2 2が使用される。

図 20 A〜20Dはセンスアンプ S A 21における動作の一形態を示す動作波形を示す。本センスアンプ S A 21に適用できるメモリセルは限定されるものではないが、動作の一形態として第 2実施例のメモリセルに適用した場合として説明する。

図 2 OA "0"読み出し、図 20 B "1" 読み出しに関しては、読み出しサイクル中には書き込みヮード'線 WW L及び書き込みイネ一ブル信号 W Eはローレべル "0" のままであ.る。従ってセンスアンプ SA21の動作は、プ 'リチャージ信号 PC，読み出しワード線 RWLにより制御される。プリチャージ信号 PCがハィレベル " 1" となり、トランジスタ P 13はオフし、プリチャージ動作をやめる。読み出しワード線 RWLがハイレベル " 1" とされ、メモリセルと読み出しビット線 RBLが導通し、メモリセルのデータ "0" または "1" が読み出しビット線 RB Lに読み出される。さらにインバータ I V 1及び読み出しトランジスタ N1 2を経由してデータ線 DLに読み出される。

図 20C "0" 書き込みの場合には、プリチャージ信号 PC及び書き込みイネ一ブル信号 WEがハイレベル "1" に変化することで、プリチャージトランジスタ P I 3はオフし、読み出しビット線 RB Lへのプリチャージ動作を終了する。データ線 DLからのデータが書き込みトランジスタ N 13を経由して読み出しビット線 RBLに伝達される。

選択された読み出しヮード線 RWLと書き込みワ^"ド線 WWLがハイレベル "1" になり、読み出しビット線 RBLからのデータ "0" がメモリセルの記憶ノード VIに書き込まれるとともに、メモリセルの記憶ノード V 2は負荷トランジスタ P 2とアクセストランジスタ N4との電流パスにより中間レベルとなる。ここでワンショットパルスである書き込みワード線 WWLが、ローレベル "0" に変化することでアクセストランジスタ N 4がオフし、負荷トランジスタ P 2がオン状態のため、記憶ノード V 2にハイレベル " 1 " が書き込まれる。

書き込み終了後、プリチャージ信号 PC、書き込みィネーブル信号 WE及び読み出しワード線 RWLがローレベル " 0" に変化し、データ'線 DL、読み出しビット線はハイレベル "1" にプリチャージされる。

図 20D "1" 書き込みの場合には、プリチャージ信号 P C及び書き込みイネ一ブル信号 WEがハイレベル "1" に変化することで、プリチャージトランジスタ P 1 3はオフし、読み出しビット線 RB Lへのプリチャージ動作を終了する。データ線 DLからのデータが書き込みトランジスタ N 13を経由して読み出しビット線 RBLに伝達される。 .

選択された読み出しヮード線 RWLと書き込みワード線 WWLがハイレベル " 1 " になり、読み出しビット線 R B Lからのデータ "1" がメモリセルの記憶ノード V 1に書き込まれるとともに、メモリセルの記憶ノード V 2にローレベル "0" が書き込まれる。書き込みワード線 WWLはローレベル "0" となる。書き込み終了後、プリチャージ信号 P'C、書き込みィネーブル信号 WE及び読み出しワード線 RWLがローレベル "0" に変化し、データ線 DL、読み出しビット線はハイレベル "1" にプリチャージされる。

以上、センスアンプ S A 21の動作を詳述したが、センスアンプ S A 22については、図 20 A〜20Dにおいてデータ線 DLの（）に示すように、読み出し時にはデータ線 D Lを読み出しデータ線 RD Lに、書き込み時にはデータ線 D Lを書き込みデータ HWD Lに読み替えればよいのでその動作説明は省略する。本実施例のセンスァンプはメモリセルとのデータ伝達を読み出しビット線の 1 本で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、ィンバータ回路出力をデータ線に伝達する読み出しトランジスタと.、ィンパータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータを読み出しビット線に伝達する書き込みトランジスタと、読み出しビット線が有効でないときに高電位にプリチャージする手段とから構成されるセンスァンプが得られる。

(実施例 5)

本発明の実施例 5として読み出しヮード線 RWL及ぴ書き込みヮード線 WWL の信号を発生させるサブヮードドライバー回路の構成及びサブヮードデコーダ回路に使用される制御信号について説明する。図 21 A及び 2 1 Bには、サブヮードドライバー SWD 1 1とその書き込みワード線信号 ¾生回路 NR 12が示され、図 22 A及ぴ 22 Bには、サブヮードドライバー SWD 1 2とその書き込みヮード線信号発生回路 1 2— 1が示され、図 2.3 A及ぴ 23 Bには、サブワードドライバー SWD 21とその書き込みワード,锒信号発生回路 NR 1 2— 2が示されている。 '

さらに図 24 A及び 24 Bには、第 1のソース電位発生回路 S LC 1とその動作波形が示され、図 25 A及び 25 Bには、第 2のソース電位発生回路 S LC 2 とその動作波形が示されている。図 26A及び 26Bには、反転書き込みブロック信号の第 1の発生回路 WPBC 1とその動作波形が示され、図 26 C及び 26 Dには、第 2の発生回路 WPBC 2とその動作波形が示されている。 .

ここで、図 21Aを参照して、サブワードドライバー SWD 1 1について詳細に説明する。サブワードドライバー SWD 1 1は、 NOR回路 NR 1 1及び NR

1 2から構成され、 NOR回路 NR 1 1には反転メーンワード線 WLBと反転読み出しプロッ夕信号 RPBとが入力され、読み出しヮード線 RWLに読み出しヮ一ド線信号を出力する。 NOR回路 NR 12には反転メーンヮード線 WLBと反転書き込みブロック信号 WPBとが入力され、書き込みヮード線 WWLに書き込みワード線信号を出力する。

読み出し時には、反転メーンヮード線 W L Bと反転読み出しブロック信号 R P Bがともにローレベル "0" となったサブワードドライバーが選択され読み出しワード線 RWLをハイレベル " 1" と活性化させる。書き込み時には反転メーンヮード線 WLBと反転読み出しブロック信号 RPBと反転書き込みプロック信号 WPBとがともにローレベル "0" となったサブワードドライパーが選択され読み出しワード線 RWL、書き込みワード線 WWLをともにハイレベル " 1" と活性化させる。読み込みまたは書き込み時には、メーンワード信号とブロック信号とが入力されたメモリセルアレイの行が選択され、活性化され読み出しまたは書き込み動作が行われる。 '

次に、図 21 Bを参照して、書き込みワード線 WWLに書き込みワード線信号を発生させる NOR回路 NR 12について詳細に説明する。 PMOSトランジスタ P 22のソース、ドレイン、ゲートはそれぞれ電源電圧 V D D、トランジスタ P 21のソース、反転書き込みブロック信号 WPBに接続される。 PMOSトランジスタ P 2 1のソース、ドレイン、ゲートはそれぞれ PMOS トランジスタ P 22のドレイン、' トランジスタ N 21のドレイン、反転メーンワード線 WLBに- 接続される。 NMO S トランジスタ N 21のソース、ドレイン、ゲートはそれぞれ接地電位 GND、トランジスタ P 21のドレイン、反転メーンワード線 WLB に接続される。 NMOS トランジスタ N22のソース、ドレイン、ゲートはそれぞれ接地電位 G N D、トランジスタ P 21のドレイン、反転書き込みプロック信号 WPBに接続される。

これらの回路構成において、 PMOS トランジスタ P 2 1のソースと NMOS トランジスタ N 21及び N22のソースから、書き込みワード ί泉 WW Lは出力される。反転メーンヮード線 WLB及ぴ反転書き込みブロック信号 WPBがともにローレベル " 0" とすれば PMO Sトランジスタ P 21及ぴ P 22はオン、 NM 〇Sトランジスタ N 21及び N22はオフ状態であり、 NOR回路 NR 12の出力である書き达みワード線 WWLはハイレベル" 1" として電¾ ^電圧 VDDを出力する。この書き込みワード線 WWLに接続されたメモリセルが選択される。反転メーンヮード線 WLB及び反転書き込みブロック信号 WPBのいずれかがハイレベル "1" であれば、書き込みワード線 WWLはローレベル" 0" として接地電位 GNDを出力する。図 21 A及ぴ 21 B、図 22 A及び 22 B、図 23 A及ぴ 23 Bを比較すると、サブワードドライバー SWD 1 1、 SWD1 2、 S WD 2 1において、書き込みヮード線 WWLに書き込みヮード線信号を発生させる NOR回路を構成するトランジスタ（P 21、 P 22、 N21、 N22)、及び、接続される高電位電源（電源電圧 VDD) は、同じであるが、接続される低電位電源（GND、 VS 2、 S L) が異なる。図 21 A及ぴ 21 Bのサブワードドライバー SWD 1 1の NOR 回路 NR 1 2は、接地電位 GNDを出力する低電位電源に接続されている。図 2 2 A及ぴ 22 Bのサブヮードドライバー SWD 1 2の N〇R回路 NR 1 2 _ 1は、接地電位 GNDより 0. 1〜0. 2 V高い電源電圧を出力する低電位電源 VS 2 に接続されている。図 23 A及び 23 Bのサブヮードドライバー SWD 21の N OR回路 NR 1 2— 2は、電源電圧が可変である低電位電源 S Lに接続されている。 . .

図 22 Bにおいて、 NOR回路 NR 1 2— 1はハイレベル " 1，，として電源電圧 VDD、ローレベル" 0" として低電位電源 VS 2を出力する。他の構成、動作は図 21 A及び 21 Bと同じでありその説明は省略する。

図 23 Bにおいて、 NOR回路 NR 12— 2の低電位電源 S Lは、書き込み時に出力電圧（ソース電位）を接地電位 GNDから負電位 VS 1に変化させさ（図 24 A · 24B)。または、低電位電?原 SLは、書き込み時に出力電圧（ソース電位）を正電位 VS 2から接地電位 GNDに変化させる（図 25 · 25Β)。

図 24 Α及ぴ 24 Β、図 25 Α及び 25 Βに示されたソース電位発生回路（低電位電源電圧発生回路）は、書き込み時にサブワードドライパー回路により選択 .されたブロック内の 1つの選択されたワード線はハイレベル " 1" となるが、選択されたブロックのローレベル" 0" をさらに低電位とするものである。これらの出力ローレベル，， 0 "を SRAMセルのアクセストランジスタ N 4 (図 7) のゲートに印加することでアクセストランジスタ N4のリーク電流を減らし、誤書き込みを防止することができる。

図 24 Aに示した第 1のソース電位発生回路 S LC 1は、図 24 Bに示すように、ロー.レベル "0" として、通常は、接地電位 GNDを、書き込み時には、選択されたプロックに対し Tはローレベル "0" としてさらに負電位 VS 1に低下させるものである。

ソース電位発生回路 S L C 1は、反転書き込みプロック信号 WP Bと反転書き込みイネ一ブル信号 WE Bを入力される NOR回路 NR 21と、 NOR回路 NR 21の出力を入力されるインパータ回路 I V 21と、トランジスタ N 23と、トランジスタ N24とで構成される。トランジスタ N23のドレイン、ソース、ゲ一トはそれぞれ低電位電源 S L (図 23 B )、負電位 V S l、 NOR回路 NR21 の出力に接続される。トランジスタ N24のドレイン、ソース、ゲートはそれぞれ低電位電源 SL (図 23B)、接地電位 GND、インバータ回路 I V 21の出力に接続される。

反転書き込みプロック信号 W P Bまたは反転書き込みィネーブル信号 WE Bがハイレベル " 1 " の場合は、 N〇R回路 NR 21はローレベルとなることで、トランジスタ 24がオン、トランジタ 23がオフとな'り、ソース電位発生回路 S LC 1は接地電位 GNDを出力する。反転書き込みブロック信号 WPB及ぴ反転書き込みィネーブル信号 WE Bがローレベル "0" の場合は、 NOR回路NR2 1はハイレベル "1" を出力し、トランジスタ 24がオフ、トランジスタ 23がオンとなり、ソース電位発生回路 SLC 1は負電位 VS 1を出力する。

ソース電位発生回路 S LC 1は、メモリセルがアクセスされていない場合には、低電位電源 S Lとして、接地電位 GNDを出力する。ここで該当プロックが選択され、反転書き込みィネ一ブル信号 W E B、反転書き込みブロック信号 W P Bがともにローレベル " 0" に変化する。これは書き込みサイクル時に、同一ブロック内の 1つのヮード線が選択されたことになる。このとき選択されたプロックに対する書き込みワード線の低電位電源として負電位 VS 1が出力される。選択されたブロックの選択された書き込みワード線には、ハイレベル "1" 力選択されたブロックの非選択書き込みワード線にはローレベル "0" として負電位 VS 1が出力されることになる。

図 25 Aに示した第 2のソース電位発生回路 S LC 2は、図 2.5 Bに示すように、ローレベル "0" として、通常は、正電位 VS 2を、書き込み時には、選択されたブロックに対しては接地電位 GNDに低下させるものである。 '

ソース電位発生回路 SLC 2はソース電位発生回路 SLC 1と異なる点は、トランジスタ N 23とトランジスタ N 24のソースの接続が異なる。トランジスタ N23のソースは接地電位 GNDに接続され、トランジスタ N 24のソースは低電位電源 VS 2接続される。他の要件は同じである。従ってソース電位発生回路 S L C 2は、反転書き込みプロック信号 WP B及ぴ反転書き込みィネーブル信号 WEBがともにローレベル " 0 " の場合には低電位電源 S Lとして接地電位 G N Dを出力し、その他の入力レベルの場合には低電源電圧 VS 2を出力する。

上記したソース電位発生回路（低電位電¾^、電圧発生回路） 31^じ 1及び31^〇 2により、書き込み時に、選択されたブロックに対して書き込みワード線 WWL のローレベル "0" を通常レベルよりも低い電圧値のローレベル "0" とすることができる。このソース電位発生回路を用いたサブヮードドライバーを使用することにより、メモリセルへの誤書き込みを防止できる。

次に、図 26 A〜 26 Dを参照して、反転書き込みタロック信号 WP Bの発生回路について詳細に説明する。

図.26 Aにおいて、第 1の反転書き込みプロック信号発生回路 WPBC 1は、反転書き込みブロック信号 WPBを発生するものである。 WPBC 1は、書き込みサイクルにおいては、選択されたブロックに対して、ローレベルの反転書き込みブロック信号 W P Bを発生させる回路である。反転読み出しブロック信号 R P Bの反転信号と書き込みィネーブル信号 WEとを入力とした NAND回路から構成される。図 26 Bに示すように反転読み出しブロック信号 RP Bがローレベル "0"、書き込みィネーブル信号 WEがハイレベル "1" の時に反転書き込みプロック信号 WP Bはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。

図 26 Cにおいて、第 2の反転書き込みブロック信号発生回路 WPBC 2は、書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号 WP Bを発生きせる回路である。図 26 Aの WPBC 1に比較して NAND回路にさらに書き込みィネーブル信号を遅延させた遅延書き込みイネ一プル信号 WE 2の反転信号が入力される。遅延書き込みィネーブル信号は書き込みイネ一プル信号 WEを所望のワンショットパルス幅に相当する時間遅延させた信号である。図 26 Dに示すように反転読み出しブロック信号 RPBがローレベル "0"、書き込みイネ一ブル信号 WEがハイレベル " 1 "、遅延書き込みィネーブル信号 WE 2 がローレベル " 0 " の時に反転書き込みブロック信号 W P Bはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。従って口'一レベルの期間は書き込みィネーブル信号 WEと遅延書き込みィネーブル信号 WE 2との遅延時間のみのヮンショットパルスとなる。

図 2 6 A及び 2 6 Cの反転書き込みプロック発生回路により、書き込みイネ一ブル信号と反転読み出しブロック信号により選択されたブロックに対する反転書き込みブロック信号が得られる。さらに、遅延された書き込みィネーブル信号を入力することでワンショットパルスの反転書き込みブロック信号が得られる。

(実施例 6 )

本発明の実施例 6として、第 1実施例の S R AMセル 1にこれらのセンスアンプ、サブヮードドライバーを組み合わせた半導体記憶装置の一形態を図 2 7〜図 3 3 Dを使って説明する。しかし、これらの S R AMセル、センスアンプ、サブヮ一ドドラィバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わせ適用できることは勿論である。

図 2 7に半導体記憶装置のメーン構成を示す。（mワード） X ( nビット）構成のメモリプロック 1を M行、 N列配置されたメモリアレイの周辺にメーンヮードドライバー 2、 Yデコーダ.データ入出力部 3及ぴ制御回路 4とから構成される。図 2 8に図 2 7のメモリブロック 1の構成例を示す。メモリブロック 1は（m ワード） X ( nビット）構成のメモリセルアレイ 1 1の周辺にサブワードドライバー 1 2、センスアンプ 1 3、制御部 1 4で構成される。サブワードドライバー 1 2は入力されるメーンヮ一ドドライバー 2からの反転メーンヮード線 W L Bと、反転読み出しプロック信号 R P B及び反転書き込みプロック信号 W P Bとによりメモリセルアレイ 1 1の 1本のヮード線を選択する。センスアンプ 1 3は読み出し時にはメモリセルアレイ 1 1に接続されたビット線の信号を増幅し Yデコーダ ·データ入出力部 3のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部 1 4はプリチャージ信号 P C , 書き込みイネ一プル信号 WE、反転書き込みィネーブル信号 WE B、反転読み出しブロック信号 R P B及び反転書き込みブロック信号 W P Bの配線部あるいはこれらの制御信号の増幅回路が配置される。また、'制御部 14に、反転書き込みプロック信号発生回路 WPBC 1を配置して内部で反転書き込みブロック信号 WP B を発生させることで、 Yデコーダ ·データ入出力部 3から出力され、制御部 14 に入力される書き込みプロック信号 WP Bを省略することが可能である。

図 29は図 27のメモリブロック 1の他の構成例を示すものであり、制御部 1 4にサブワードドライバーの低電位電源 S Lの発生回路 S L Cが配置されている例である。その他の構成は図 28と同様である。図 28は動作サイクルがリテンシヨン時間よりも短く誤書き込みが発生しない場合であり、サブヮードドライバ一のローレベル "0" は一定レベルの接地電位 GNDまたは低電位電源 VS 2が印加される。図 29は動作サイクルがリテンション時間よりも長く誤書き込みが発生する虞がある場合であり、サブワードドライバーのローレベル " 0" は書き込み時には、選択ブロック内の非選択のヮ一ド線電位さら ίこ低 V、電圧に変える必要があるためソース電位発生回路が使用される。 .

ここで、 SRAMセル 1のアクセストランジスタ N 4を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルが接地電位においても S RAM セル 1の記憶ノード V 2のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合を考える。この場合は、図 28の構成においてメモリセルとしては SRAMセル 1、サブワードドライバー SWD 1 1、センスアンプ S A 1 1又は SA12を組み合わせた半導体記憶装置が得ら 'れる。

図 30 A〜 30 Dには、上記したようにメモリセルとしては S RAMセル 1、サブワードドライバー SWD 1 1、センスアンプ SA1 1又は SA12を組み合わせた半導体記憶装置の（a) "0" 読み出し、（b) "1" 読み出し、（c) "0" 書き込み、（d) "1" の書き込みの動作波形を示す。ここでセンスアンプ S A 1 1はデータ線 DLのみであり、センスアンプ S A 1 2は読み出しデータ線 RDL と、書き込みデータ線 WDLとに分離されているため、センスアンプ SA1 2の場合にはデータ線 DLを読み出し時には RDL、書き込み時には WDLと読み替えればよい。

図 3 OA及び 30 Bには "0"、 "1" の読み出し動作波形を示す。プリチヤ一ジ信号 P Cがハイレベルとなりプリチャージ動作が終わる。読み出しヮード線 R WLがハイレベルになり、アクセストランジスタ N 3が導通し、メモリセルの記憶ノ一ド V 1の記憶データ " 0 " または " 1 " が読み出しビット線 R B Lに読み出され、センスァンプで増幅されてデータ轉に伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプ S A 1 1 及ぴ SA12の動作と同じである（図 17A〜17Dと同じ）。

図 30 C及び 30Dには "0"、 "1" の書き込み動作波形を示す。ここではヮード線が選択された選択セル（Selected cell) と、選択されなかった非選択セル（Non selected, cell) の両方を記載している。動作波形としては、センスアンプ SA1 1及び SA1 2の動作と同じ、図 1 7A〜1 7Dと同じであるためその説明を省略する。 .

次に、 SRAMセル 1のアクセストランジスタ N 4を通常'の閾値電圧トランジスタとし、サブヮードドライバーからのローレベルが低電位電源としても SRA Mセル 1の記憶ノード V 2のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合である。この場合は、図 28の構成においてメモリセルとしては SRAMセル 1、サプワードドライバー SWD 1 2、センスアンプ S A 1.1又は S A 12を組み合わせた半導体記憶装置が得られる。 '

図31 〜310には、メモリセルとしては S RAMセル 1、サブワードドラィバー SWD 12、センスアンプ S A 1 1又は SA1 2を組み合わせた半導体記憶装置の（a) "0" 読み出し、（b) "1"読み出し、（c) "0" 書き込み、（d) "1" の書き込みの動作波形を示す。図 30 A〜30Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブワードドライバー SWD 1 1力 SS WD 1 2に変更されてのみである。このためサブヮードドライパー SWD 1 2からの書き込みヮード線 WWLのローレベルが低電位電源 V S 2に変更されるだけで、他.の動作波形は同一であるため、動作波形の説明は省略する。.

^に、 SRAMセル 1のアクセストランジスタ N 4を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルを接地電位 GNDの場合には SR AMセル 1の記憶ノード V 2のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合を考える。この場合は、図 29 の構成においてメモリセルとしては SRAMセル 1、サブワードドライバー SW D 21、センスアンプ S Al 1又は SA1 2、ソース電位発生回路 S L C 1を組み合わせた半導体記憶装置が得られる。 ' 図 32A〜32Dには、上記したようにメモリセルとしては SRAMセル 1、サブワードドライバー S WD 21、センスアンプ S A 1 1又は S A 1 2、ソース電位発生回路 S L C 1を組み合わせた半導体記憶装置における（ a ) " 0 "読み出し、（b). "1" 読み出し、（c) "0" 書き込み、（d) "1" の書き込みの動作波形を示す。図 30 A〜 30 Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブヮードドライバー SWD 1 1が SWD 21に変更されている。このためサブヮードドライバー SWD 21からの書き込みヮード線 WWLのローレベルが、非選択セルに対して書き込みサイクル時のみに接地電位 GNDから負電位 VS 1に低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。 '- 次に構成要素の組み合わせとして、 .SRAMセル 1のアクセストランジスタ N 4を通常の閾値電圧トランジスタとし、サブワードドライバーからのローレベルが低電位電源とした。このとき、 SRAMセル 1の記憶ノード V 2のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合である。この場合は、図 29の構成においてメモリセルとしては SRAM セノレ 1、サブヮードドライバー SWD 21、センスアンプ S A 1 1又は S A 12、ソース電位発生回路 S L C 2を組み合わせた半導体記憶装置が得られる。

図 33 A〜 33Dには、メモリセルとしては SRAMセル 1、サブワードドラィバー SWD21、センスアンプ S Al 1又は S A 12、ソース電位発生回路 S L C 2を組み合わせた半導体記憶装置の（a) "0" 読み出し、（b) "1"読み出し、（c) "0" 書き込み、（d) "1".の書き込みの動作波形を示す。図 31A〜 31 Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはソース電位発生回路 S LC 1がソース電位発生回路 S LC 2に変更されている。このためサブヮードドライバー SWD 21からの、書き込みヮード線 WWLのローレベルが、非選択セルに対して書き込みサイクル時のみに低電位電源 VS 2から接地電位 G N Dに低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。

本実施例においては、メモリセル 1とセンスアンプ、サブワードドライバ一回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壊、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。

(実施例 7 ) '

本発明の実施例 7として、第 2実施例の S R AMセル 2にこれらのセンスアンプ、サブヮードドライバーを組み合わせた半導体記憶装置の一形態として図 3 4 〜図 3 7 Dを使って説明する。しかし、 S R AMセル 2に、これらのセンスアンプ、サブヮードドライバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わ全適用きることは勿論である。 S R AMセル 2に対する書き込みヮード線 WWLは書き込みサイクルの初期のみ活性化されるワンショットパルスであり、反転書き込みブロック信号 W P Bの発生回路は WP B C 2が用いられる。

本半導体記憶装置の全体構成は図 2 7と同一であり、図 3 4に図 2 7のメモリブロック 1の具体例を示す。メモリブロック 1は（πιワード） X ( nビット）構成のメモリセルアレイ 2 1の周辺にサブヮードドライバー 2 2、センスアンプ 2 3、制御部 2 4で構成される。サブワードドライバー 2 2は入力されるメーンヮードドライパー 2からの反転メ一ンヮード線 W L Bと、反転読み出しブロック信号 R P B及び反転書き込みブロック信号 W P Bとによりメモリセルアレイ 2 1の 1本のワード線を選択する。センスアンプ 2 3は読み出し時にはメモリセルァレィ 2 1に接続されたビット線の信号を増幅し Yデコーダ ·データ入出力部 3のデ一タ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルァレイに書き込む。制御部 2 4は制御信号の配線部あるいほ制御信号の増幅回路が配置される。 · .

図 3 5は、図 2 7のメモリプロック 1のほかの具体例を示すものであり、制御部 2 4に反転書き込みプロック信号発生回路 W P B C 2が配置されている。制御部 2 4において反転書き込みブロック信号 W P Bを生成するために生成回路のドラィプ能力は小さくでき、反転書き込みブロック信咅 W P Bの遅延時間を小さくできる。反転書き込みプロック信号発生回路 WPBC 2は書き込み期間の初期のみワンショットのローレベルの反転書き込みプロック信号 WP Bを発生させる回路である。書き込みイネ一ブル信号 W E、 ^延書き込みィネ一ブル信号 W E 2、反転読み出しブロック信号 RPBを入力とし、反転書き込みブロック信号 WPB が生成される。

S RAMセノレ 2では、アクセストランジスタ N 4のソース端子が常に接地電位 GNDに接続されており、書き込み時の非選択セルへの誤書き込みが発生しないため、 S RAMセル 1のためのソース電位発生回路を必要としない。サブワードドライバーのローレベル "0" は一定レベルの接地電位 GNDまたは低電位電源 VS 2が印加される。

図 36 A〜36Dに、 SRAMセル 2のアクセスト'ランジスタ N 4を低閾値電圧トランジスタとし、ローレベルとして接地電位 GNDを出力するサプヮ一ドドライバー SWD 1 1、センスアンプとして SA21又は SA22を糸且み合わせた半導体記憶装置の動作波形を示す。図 36 A "0" 読み出し、（b) "1" 読み出し、（c) "0" 書き込み、（d) "1" 書き込みを示す。

図 36A及び 36 Bには "0"、 "1" の読み出し動作波形を示す。プリチヤ一ジ信号 P Cがハイレベルとなりプリチャージ動作が終わる。読み出しヮード線 R WLがハイレベルになり、アクセストランジスタ N 3が導通し、メモリセルの記憶ノード V Iの記憶データ "0" または "1" が読み出しビット線 RBLに読み出され、センスアンプで増幅されてデータ線 DL (又は読み出しデータ線 RDL) に伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプ S A 1 1及ぴ SA12の動作と同じである（図 1 7 A〜l 7Dと同じ）。

図 36 Cの'" 0" 書き込み時には、プリチャージ信号 PC、書き込みイネーブル信号 WEがハイレベルとされ、プリチャージ動作が停止される。読み出しヮード線 RWLと書き込みワード線がハイレベルとなり、データ線 DL (又は書き込みデータ線 WDL) からのデータ "0" が記憶ノード VIに書き込まれ、記憶ノード V 2は負荷トランジスタ P 2とアクセストランジスタ N 4の導通により、中間点となる。書き込みワード線 WWLのワンショットパルスがローレベルに変わり、記憶ノード V 2には負荷トランジスタ P 2によりハイレベル "1" が書き込まれる。読み出しワード線 RWL、書き込みィネーブル信号 WE、'プリチャージ信号 P Cがローレベルとなり書き込みサイクルが終了する。

図 36Dの "1" 書き込み時には、プリチャージ信号 PC、書き込みイネーブル信号 WEがハイレベルとされ、プリチャージ動作が停止される。読み出しヮード線 RWLと書き込みヮード線がハイレベルとなり、データ線 D L (又は書き込みデータ線 WDL) からのデータ "1" が記憶ノード V 1に書き込まれ、記憶ノード V 2はアクセストランジスタ N 4の導通により、 "0" が書き込まれる。書き込みヮード線 WWLのワンショットパルスがローレベルに変わり、読み出しヮード線 RWL、書き込みィネーブル信号 WE、プリチャージ信号 P Cがローレベルとなり書き込みサイクルが終了する。 ' '

図 37A〜37Dに、 SRAMセル 2のアクセストランジスタ N 4を通常閾値電圧トランジスタとし、ローレベルとして低電位電源 VS 2を出力するサプヮ一ドドライバー SWD 12、センスアンプとして SA21又は SA22を組み合わせた半導体記憶装置の動作波形を示す。図 37 A "0" 読み出し、図 37B "1" 読み出し、図 37C "0" 書き込み、図 37D "1" 書き込みを示す。

図 37A〜37 Dにおいては書き込みワード線 WWLのローレベル "0" が低電位電源 VS 2となる点が図 36 A〜36 Dと異なるのみであり、他の動作は同一である。その動作説明は省略する。

本実施例においては、メモリセル 1とセンスァンプ、サブワードドライバ一回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壌、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。

以上本発明実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

Claims

請求の範囲

1 . メモリセルを有する半導体記憶装置において、

前記メモリセルは、

第 1の記憶ノードと第 2の記憶ノ一ドとを有し、前記第 2の記憶ノードを入力とし前記第 1の記憶ノードを出力とするインバータ回路と、

電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、

前記第 2の記憶ノードに接続された保持制御手段と、

を備えたことを特徵とする半導体記憶装置。

2 . 前記保持制御手段は書き込みワード線により制御される第 1のアクセストランジスタにより構成され、該第 1のアクセストランジスタは前記書き込みヮ一ド線が第 1の π—レベルのとき前記第 2の記憶ノードのレベルを保持することを特徵とする請求項 1に記載の半導体記憶装置。

3 . 前記第 1のアクセストランジスタは、書き込み時には書き込み用のァクセストランジスタとして動作することを特徴とする請求項 2に記載の半導体記憶装置。

4 . 前記第 1のアクセストランジスタは、読み出しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセストランジスタの閾値電圧よりも小さい閾値電圧を有することを特徴とする請求項 2に記載の半導体記憶装置。

5 . 前記第 1のローレベルは、接地電位よりも高い電位であることを特徴とする請求項 2記載の半導体記憶装置。 .

6 . 書き込みサイクルにおいて、前記書き込みワード線のローレベルの電位として、非選択プロックには前記第 1のローレベルが供給され、選択プロックには前記第 1のローレベルよりもさらに低い第 2のローレベル信号が供給されることを特徴とする請求項 2に記載の半導体記憶装置。

7 . 前記第 1のアクセストランジスタは前記第 2記憶ノードと書き込みビット線に接続され、前記第 1記憶ノードと読み出しビット線に接続され、読み出しワード線を入力される第 2のアクセストランジスタをさらに備え、読み出しサイクルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを読み出し、書き込みサイクルにおいては前記第 2アクセストランジスタ及び前記第 1のアクセストランジスタから前記メモリセルにデータ書き込みすることを特徴とする請求項 2記載の半導体記憶装置。

8 . 前記第 1のアクセストランジスタは前記第 2會己憶ノ'一ドと接地電位に接続され、前記第 1記憶ノードと読み出しビット線に接続され、読み出しワード線を入力とする第' 2のアクセストランジスタをさらに備え、読み出しサイクルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを読み出し、書き込みサイクルにおいては前記第 2アクセストランジスタからのデータを前記第 1の記憶ノードに書き込み、前記第 1のアクセストランジスタは前記第 2の記憶ノードをローレベルにリセットすることでデータ書き込みされることを特徴とする請求項 2記載の半導体記憶装置。

9 . 第 1の記憶ノ一ドと第 2の記憶ノ一ドとを有し、前記第 2の記憶ノ一ドを入力とし前記第 1の記憶ノードを出力とするインバータ回路と、

電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、 '

前記第 2の會己憶ノードに接続された第 1のアクセストランジスタと、 · 読み出しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセストランジスタとを有し、

前記第.1のアクセストランジスタは、前記第 2のアクセストランジスタの閾値よりも小さい閾値を有することを特徴とする半導体記憶装置。

1 0 . センスアンプを有する半導体装置において、

前記センスアンプは、 ■

メモリセルとのデータ伝達を行う読み出しビット線及ぴ書き込みビット線と、入出力囱路とのデータ伝達を行うデータ線と、

前記読み出しビット線を入力とするインバータ回路と、

該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前己読み出しビット線に伝達する第 1のデータ書き込み手段と、

反転書き込みィネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第 2のデータ書き込手段と、 ' を備えたことを特徴とする半導体記憶装置。 ' '

1 1 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一ジ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする請求項 1 0記載の半導体記憶装置。

1 2 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及ぴ第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする請求項 1 0記載の半導体記憶装置。 ·

1 3 . センスアンプを有する半導体記憶装置において、

前記センスアンプは、

メモリセルとのデータ伝達を行う読み出しビット線と、

入出力回路とのデータ伝達を行うデータ線と、

前記読み出しビット線を入力とするインバータ回路と、

該ィンバータ回路の出力を前記データ線に伝達する読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する一タ書き込み手段と、

を備えたことを特¾¾とする半導体記憶装置。

1 4 . 前記センスアンプは読み出しビ、ト線をプリチャージするプリチヤ一ジ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする請求項 1 3記載の半導体記憶装置。

1 5 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1書き込み手段に接続された書き込みデータ線から構成されたことを特徴とする請求項 1 3記載の半導体記憶装置。

1 6 . 読み出しワード線と、

書き込みワード線と、

メーンヮード信号と反転読み出しブロック信号とにより前記読み出しヮード線選択し、前記メーンヮード信号と反転書き込みブロック信号とにより前記書き込みヮード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。

1 7 . 前記サブワードドライバ一は前記メーンワード信号を入力とし読み出しワード線を出力する第 1のインパータ回路と、ドレイン、ソース、ゲートにそれぞれ前記読み出しワード線、低電位電源、前記反転書き込みプロック信号を接続された第 1のトランジスタと、ドレイン、ソース、ゲートにそれぞれ前記第 1 インパータ回路の電源端子、電源、前記反転書き込みブロック信号とに接続された第 2のトランジスタと、を備え、書き込みワード線を選択することを特徴とする請求項 1 6に記載の半導体記憶装置。 .

1 8 . .前記低電位電源は書き込みサイクルにおいて、非選択のプロックに対して第 1のローレベル電位を、選択されたプロックに対しては前記第 1のローレベル電位よりも低い第 2のローレベル電位であることを特徴とする請求項 1 7に記載の半導体記憶装置。

1 9 . 前記反転書き込みプロック信号 fま、書き込みィネーブル信号と前記反転読み出しブロック信号から生成されることを特徴とする請求項 1 6記載の半導体記憶装置。

2 0 . 前記反転書き込みブロック信号は、書き込みィネーブル信号と該書き込みィネーブル信号を遅延させた遅延書き込みィネーブル信号の反転信号と前記読み出しブロック信号とから生成されたことを特徴とする請求項 1 6記載の半導体記憶装置。

2 1 . メモリセルを有する半導体記憶装置のデータ保持方法において、前記メモリセルは第≥の記憶ノ一ドを入力とし第 1の記憶ノードを出力とするインバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノ一ドを入力とする負荷トランジスタと、前記第 2の記憶ノードに接続された保持制御手段と、を備え、前記保持制御手段は、前記第 2の記憶ノードと書き込みビット線との間に接続され、書き込みヮード線をゲート入力とした第 1のアクセストランジスタにより構成され、前記書き込みヮ一ド線に第 1のローレベルを供給されたときの前記第 1のアクセストランジスタのオフ電流を前記負荷トランジスタのオフ電流より大きく、前記負荷トランジスタのオン電流より小さくすることにより前記メモリセルに記憶されたデータを保持することを特徴とする半導体記憶装置の保持方法。

2 2 . 書き込みサイクノレにおいて、選択されたブロック内の前記書き込みヮ一ド線のローレベルとして前記第 1のローレベルよりもさらに低い第 2のローレベルを供給することを特徴とする請求項 2 1記載の半導体記憶装置の保持方法。

2 3 . メモリセルを有する半導体記憶装置の読み出し方法において、前記メモリセルは第 2の記憶ノードを入力とし第 1の記憶ノ一ドを出力とするィンパータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 1の記憶ノードと読み出しビット線との間に接続された第 2のアクセストランジスタと、を備え、前記第 2のァクセストランジスタを読み出しワード線により導通させることで前記第 1の記憶ノ一ドに記憶されたデータを読み出すことを特徴とする半導体記憶装置の読み出し方法。

2 4 . メモリセルを有する半導体記憶装置の書き込み方法において、前記メモリセルは第 2の記憶ノードを入力とし第 1の記憶ノードを出力とするィンバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノ一ド'と書き込みビット線との間に接続された第 1のアクセストランジスタと、前記第 1の記憶ノードと読み出しビット線との間に接続された第 2のアクセストランジスタと、を備え、前記第 1のアクセストランジスタを書き込みワード線により導通させることで前記書き込みビット線から前記第 2の記憶ノードに書き込み、前記第 2のアクセストランジスタを読み出しワード線により導通させることで前記読み出しビット線力、ら前記第 1の記憶ノードに書き込むことを特徴とする半導体記憶装置の書き込み方法。

2 5 . メモリセノレを有する半導体記憶装置の書き込み方法において、前記メモリセルは第 2の記憶ノードを入力とし第 1の記憶ノードを出力とするインバータ回路と、電源と前記第 2の記憶ノードとの間に接続され、前記第 1の記憶ノードを入力とする負荷トランジスタと、前記第 2の記憶ノードと接地電位との間に接続された第 1のアクセストランジスタと、前記第 1の記憶ノードと読み出しビット線との間に接続された第 2のアクセストランジスタと、を備え、前記第 1のアクセストランジスタをワンショットパルスの書き込みヮード線により導通させ前記第 2の記憶ノードをローレベルにリセットし、前記第 2のアクセストランジスタを読み出しヮード線により導通させることで前記読み出しビット線から前記第 1の記憶ノ一ドに書き込むことを特徴とする半導体記憶装置の書き込み方法。

2 6 . 前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力をデータ線に伝達するデータ読出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第 1のデータ書き込み手段と、反転書き込みィネーブル信号により前記データ線からのデータを反転させて前記読み出しビット線に伝達する第 2のデータ書き込み手段とを備えたセンスアンプをさらに備えたことを特徴とする請求項 7に記載の半導体記憶装置。

2 7 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一ジ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする請求項 2 6記載の半導体記憶装置。

2 8 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及び第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする請求項 2 6記載の半導体記憶装置。

2 9 . 前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力をデータ線に伝達する読み出し手段と、書き込みィネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達するデータ書き込み手段とを備えセンスアンプをさらに備えたことを特徴とする請求項 8記載の半導体記憶装置。

3 0 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一ジ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする請求項 2 9記載の半導体記憶装置。

3 1 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第 1及ぴ第 2書き込み手段とに接続された書き込みデータ線から構成されたことを特徴とする請求項 2 9記載の半導体記憶装置。 .

.

3 2 . 前記読み出しワード線はメーンワード信号と反転読み出しブロック信号とにより生成し、前記書き込みヮード線は前記メ一ンヮード信号と反転書き込みブロック信号とにより生成するサブワードドライバーをさらに備えたことを特徴とする請求項 7に記載の半導体記憶装置。

3 3 . 前記サブヮードドラ,ィバ一は前記メーンヮード信号を入力とし前記読み出しワード線を出力する第 1のインバータ回路と、 'ドレイ'ン、ソース、ゲートにそれぞれ前記読み出しワード線、低電位電源、前記反転書き込みブロック信号を接続された第' 1のトランジスタと、ドレイン、ソース、ゲートにそれぞれ前記第 1インバータ回路の電源端子、電源、前記反転書き込みブロック信号とに接続された第 2のトランジスタと、を備え、前記書き込みワード線を選択することを特徴とする請求項 3 2に記載の半導体記憶装置。

3 4 . 前記低電位電源は、書き込みサイクルにおいては前記書き込みヮード線のローレベルとして、非選択のプロックに対して第 1のローレベル電位を、選' 択されたブロックに対しては前記第 1のローレベル電位よりも低い第 2のローレベル電位を供給することを特徴とする請求項 3 3に記載の半導体記憶装置。