JPH0729376A - 半導体メモリ装置及びデータ読み書き方法 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積が小さく、したがってコスト低減
が行える半導体メモリ装置を提供する。 【構成】 １ポートタイプのメモリセルを複数行設けて
なる一つのメモリセルブロック＃０等を複数列設け、同
一サイクルにおいてデータの書き込みを行うメモリセル
が含まれるメモリセルブロックとデータの読み出しを行
うメモリセルが含まれるメモリセルブロックとを別個に
選択できる列選択回路３を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にデジタルデータの遅延を行うデジタルバッファ
としての半導体メモリ装置及びデータ読み書き方法に関
する。

【０００２】

【従来の技術とその課題】ファクシミリ装置、デジタル
複写機等に代表されるデジタル化された画像データを扱
う装置において、上記画像データを保持するためにライ
ンバッファメモリが使用される。ラインバッファメモリ
を用いる目的は、現在保持している、画像の水平走査方
向の１ラインの画像データと、他のライン、例えば上記
現在の１ラインの一つ上のライン、二つ上のライン、あ
るいは一つ下のライン、二つ下のラインの画像データと
の間で演算を行い、例えば画像のエッジの強調等の画像
処理を行うためである。

【０００３】このような用途に使用する限り、ラインバ
ッファメモリは同一アドレスに対しリード及びライトを
行う機能を有すれば良い。しかし、従来のラインバッフ
ァメモリは、異なるアドレスに対してもリード及びライ
トを行い得る機能を有することから、ラインバッファメ
モリを構成する半導体メモリは、例えば図１２に示すよ
うに、リード用のポートと、ライト用の各ポートとが必
要になる。尚、従来のラインバッファメモリの構成を図
１３に示す。図１２において、○にて囲んだ部分が２ポ
ート化のために付加したトランジスタであり、１ポート
型の半導体メモリにて構成されるチップ面積に比べ１．
５ないし３倍の面積を要し、製品コストが上昇する原因
となる。

【０００４】本発明はこのような問題点を解決するため
になされたもので、チップ面積が小さく、したがってコ
スト低減が行える半導体メモリ装置及びデータ読み書き
方法を提供することを目的とする。

【０００５】

【課題を解決するための手段とその作用】本発明は、１
ビットのデータを記憶する１ポートタイプの基本セルを
列方向へｐ（但し、ｐ≧１）ビット分並べ１ワード分の
データを記憶するメモリセルを構成し該メモリセルを行
方向にｎ（但し、ｎ≧１）個並べてなるメモリセルブロ
ックを列方向へｍ（但し、ｍ≧２）個並べた記憶手段
と、データ記憶を行う上記メモリセルが含まれる上記メ
モリセルブロックを選択するため、上記メモリセルブロ
ックのそれぞれに接続されるライトブロック選択手段
と、データ読出しを行う上記メモリセルが含まれる上記
メモリセルブロックを選択するため、上記メモリセルブ
ロックのそれぞれに接続されるリードブロック選択手段
と、すべての上記メモリセルブロックにおけるいずれか
の行を選択する行選択手段と、出力側が上記ライトブロ
ック選択手段及び上記リードブロック選択手段に接続さ
れ、同一サイクルにおいて一つの上記ライトブロック選
択手段へライトブロック選択信号を送出するとともに、
上記ライトブロック選択信号が供給されたメモリセルブ
ロックとは異なるメモリセルブロックに接続されている
一つの上記リードブロック選択手段へリードブロック選
択信号を送出する列選択手段と、を備えたことを特徴と
する。

【０００６】このように構成することで、記憶手段は１
ポートタイプの基本セルからなるメモリセルから構成さ
れ、列選択手段はライトブロック選択手段及びリードブ
ロック選択手段へ同一サイクルにて選択信号を送出する
ことで同一サイクルにおいて２つのメモリセルブロック
を選択するように作用する。このように各メモリセルを
構成する基本セルは１ポートタイプであることからチッ
プ面積が増大しないように作用し、かつ列選択手段は同
一サイクルにおいてデータの読み書きが可能となるよう
に作用する。

【０００７】さらに本発明は、１ビットのデータを記憶
する１ポートタイプの基本セルを列方向へｐ（但し、ｐ
≧１）ビット分並べ１ワード分のデータを記憶するメモ
リセルを構成し該メモリセルを行方向にｎ（但し、ｎ≧
１）個並べてなるメモリセルブロックを列方向へｍ（但
し、ｍ≧２）個並べた記憶手段と、上記記憶手段におい
て上記メモリセルの列方向沿いに延在するワード線と、
それぞれの上記メモリセルブロックにおいて列方向へ配
列されている上記メモリセルを構成する上記基本セルの
それぞれが接続されるサブワード線と、上記記憶手段に
おいて行方向に配列されているそれぞれの上記メモリセ
ルを構成するそれぞれの基本セルが接続され上記行方向
に延在するビット線と、上記ビット線のそれぞれに接続
され、プリチャージ信号により上記ビット線をプリチャ
ージするプリチャージ手段と、上記ワード線が接続さ
れ、これらのワード線のいずれか一つを選択し活性化す
る行選択手段と、上記メモリセルブロックのそれぞれに
一つずつ備わり各メモリセルブロックにおける上記各ビ
ット線が接続され、外部から供給された書込データを上
記ビット線に供給可能するライトブロック選択手段と、
上記メモリセルブロックのそれぞれに一つずつ備わり各
メモリセルブロックにおける上記各ビット線が接続さ
れ、上記基本セルから上記ビット線を介して送出された
読出しデータを外部へ送出可能とするリードブロック選
択手段と、上記記憶手段全体として上記メモリセルが
（ｎ行×ｍ列）個備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、
１≦ｔ≦ｍ であり、ｓ＝ｎのときｓ＋１＝１、ｓ＝１
のときｓ−１＝ｎ であると規定するとき、任意の第１
の位置座標（ｓ行×ｔ列）におけるメモリセルから選択
が開始され位置座標（ｓ行×ｍ列）方向へ列値が連続す
る２つの位置座標におけるメモリセルの選択を行い、位
置座標（ｓ行×ｍ列）の次は位置座標（ｓ＋１行×１
列）から位置座標（ｓ＋１行×ｍ列）方向へ列値が連続
する２つの位置座標におけるメモリセルの選択を行い、
以下同様の順序にて選択がなされて、上記第１の位置座
標におけるｔ値が１でないときには位置座標（ｓ行×ｔ
−１列）までに、上記ｔ値が１であるときには位置座標
（ｓ−１行×ｍ列）までに含まれる任意の第２の位置座
標におけるメモリセルまで選択を行い、選択された２つ
の上記メモリセルの内、一つの上記メモリセルからはデ
ータの読み出し動作を行い、他方の上記メモリセルには
データの書き込み動作を行うとき、同一行に備わる２つ
の上記メモリセルに対してデータの読み書き動作を行う
場合、データの読み出し動作を行う上記メモリセルが備
わるｍ列内のｃ（２≦ｃ≦ｍ）列目のメモリセルブロッ
クに接続されている上記リードブロック選択手段へ上記
リードブロック選択信号を送出するサイクルと同一のサ
イクルにて、（ｃ−１）列目に配列されるメモリセルブ
ロックに接続されている上記ライトブロック選択手段へ
上記ライトブロック選択信号を送出し、さらにｃ≠ｍの
ときには（ｃ＋１）列目、ｃ＝ｍのときには１列目に配
列されるメモリセルブロックにおけるすべてのビット線
をプリチャージ状態とする上記プリチャージ手段へプリ
チャージ信号を送出し、隣接する２つの行に備わりデー
タの読み書き順が連続する２つのメモリセルブロックに
対してデータの読み書きを行う場合、及び１行目及びｎ
行目に備わりデータの読み書き順が連続する２つのメモ
リセルブロックに対してデータの読み書きを行う場合、
上記１列目に配列されているメモリセルブロックに接続
される上記リードブロック選択手段へ上記リードブロッ
ク選択信号を送出するサイクルと同一のサイクルにて、
ｍ列目に配列されるメモリセルブロックに接続されてい
る上記ライトブロック選択手段へ上記ライトブロック選
択信号を送出し、２列目に配列されるメモリセルブロッ
クにおけるすべてのビット線をプリチャージ状態とする
上記プリチャージ手段へプリチャージ信号を送出し、さ
らに上記ライトブロック選択信号及び上記リードブロッ
ク選択信号が供給された２つのメモリセルブロックへブ
ロック選択信号を送出する、列選択手段と、上記各メモ
リセルブロックにおいて延在するそれぞれの上記サブワ
ード線に出力側が接続され、入力側が上記ワード線及び
上記列選択手段に接続され、選択されたワード線から供
給される信号と上記列選択手段が送出する上記ブロック
選択信号とが供給されることで選択されたメモリセルブ
ロックにおける行方向のいずれかの上記サブワード線を
活性化するサブワード線選択手段と、を備えたことを特
徴とする。

【０００８】このように構成することで、列選択手段
は、データを書き込みたいメモリセルが含まれるメモリ
セルブロックに接続されるライトブロック選択手段へラ
イトブロック選択信号を送出し、該ライトブロック選択
信号の送出と同じサイクルにおいて、データを読み出し
たいメモリセルが含まれるメモリセルブロックに接続さ
れるリードブロック選択手段へリードブロック選択信号
を送出する。又、列選択手段は上記ライトブロック選択
信号及び上記リードブロック選択信号が供給される２つ
のメモリセルブロックに設けられているサブワード線選
択手段へブロック選択信号を送出する。又、行選択手段
はいずれか一つのワード線を活性化する。よって、ワー
ド線及び列選択手段に接続されるサブワード線選択手段
の内、活性化されたワード線に接続され、かつ上記ブロ
ック選択信号が供給された２つのサブワード線選択手段
は、出力側に接続されるそれぞれのサブワード線を活性
化する。よって、サブワード線に接続されている２つの
メモリセルに対して、データの書き込み及び読み出しが
可能となる。このように、各メモリセルを構成する基本
セルは１ポートタイプであることからチップ面積が増大
しないように作用し、かつ列選択手段及びサブワード線
選択手段は同一サイクルにおいてデータの読み書きが可
能となるように作用する。

【０００９】さらに本発明は、１ビットのデータを記憶
する１ポートタイプの基本セルを列方向へｐ（但し、ｐ
≧１）ビット分並べ１ワード分のデータを記憶するメモ
リセルを構成しこのメモリセルを行方向にｎ（但し、ｎ
≧１）個並べてなるメモリセルブロックを列方向へｍ
（但し、ｍ≧２）個並べた記憶手段と、上記記憶手段に
おいて上記メモリセルの列方向沿いに延在するワード線
と、それぞれの上記メモリセルブロックにおいて列方向
へ配列されている上記メモリセルを構成する基本セルの
それぞれが接続されるサブワード線と、上記記憶手段に
おいて行方向に配列されているそれぞれの上記メモリセ
ルを構成するそれぞれの基本セルが接続され上記行方向
に延在するビット線と、上記ビット線のそれぞれに接続
され、プリチャージ信号により上記ビット線をプリチャ
ージするプリチャージ手段と、上記ワード線が接続さ
れ、これらのワード線のいずれか一つを選択し活性化す
る行選択手段と、上記メモリセルブロックのそれぞれに
一つずつ備わり各メモリセルブロックにおける上記各ビ
ット線が接続され、外部から供給された書込データを上
記ビット線に供給可能するライトブロック選択手段と、
上記メモリセルブロックのそれぞれに一つずつ備わり各
メモリセルブロックにおける上記各ビット線が接続さ
れ、上記メモリセルから上記ビット線を介して送出され
た読出しデータを外部へ送出可能とするリードブロック
選択手段と、上記記憶手段全体として上記メモリセルが
（ｎ行×ｍ列）個備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、
１≦ｔ≦ｍ であり、ｓ＝ｎのときｓ＋１＝１、ｓ＝１
のときｓ−１＝ｎ であると規定するとき、任意の第１
の位置座標（ｓ行×ｔ列）におけるメモリセルから選択
が開始され位置座標（ｓ行×ｍ列）方向へ列値が連続す
る２つの位置座標におけるメモリセルの選択を行い、位
置座標（ｓ行×ｍ列）の次は位置座標（ｓ＋１行×１
列）から位置座標（ｓ＋１行×ｍ列）方向へ列値が連続
する２つの位置座標におけるメモリセルの選択を行い、
以下同様の順序にて選択がなされて、上記第１の位置座
標におけるｔ値が１でないときには位置座標（ｓ行×ｔ
−１列）までに、上記ｔ値が１であるときには位置座標
（ｓ−１行×ｍ列）までに含まれる任意の第２の位置座
標におけるメモリセルまで選択を行い、選択された２つ
の上記メモリセルの内、一つの上記メモリセルからはデ
ータの読み出し動作を行い、他方の上記メモリセルには
データの書き込み動作を行うとき、出力側が、１列目に
配列されているメモリセルブロックに接続される上記リ
ードブロック選択手段、２列目に配列されているメモリ
セルブロックに接続される上記プリチャージ手段、及び
ｍ列目に配列されているメモリセルブロックに接続され
る上記ライトブロック選択手段に接続され、並びにｍ列
内のｃ（２≦ｃ≦ｍ）列目のメモリセルブロックに接続
されている上記リードブロック選択手段、（ｃ−１）列
目に配列されるメモリセルブロックに接続されている上
記ライトブロック選択手段、及びｃ≠ｍのときには（ｃ
＋１）列目、ｃ＝ｍのときには１列目に配列されるメモ
リセルブロックにおけるすべてのビット線をプリチャー
ジ状態とする上記プリチャージ手段に接続され、さらに
上記ライトブロック選択信号及び上記リードブロック選
択信号が供給された２つのメモリセルブロックへブロッ
ク選択信号を送出する列選択手段と、ｍ列内のｅ（１≦
ｅ≦ｍ−１）列目に配列されるそれぞれのメモリセルブ
ロックにおいて、上記サブワード線に出力側がそれぞれ
接続され、二入力側の内、一入力側がｎ行内のｄ（１≦
ｄ≦ｎ）行のそれぞれに延在する上記ワード線に接続さ
れ他の入力側が上記列選択手段に接続され、選択された
ワード線から供給される信号と上記列選択手段が送出す
る上記ブロック選択信号とが供給されることで選択され
たメモリセルブロックにおける行方向のいずれかの上記
サブワード線を活性化し、又、ｅ＝ｍ列目に配列される
メモリセルブロックにおいて、上記サブワード線に出力
側がそれぞれ接続され、上記ｍ列目に配列されるメモリ
セルブロックの各メモリセルのそれぞれがデータ書き込
み可能状態にある場合、選択されたワード線から信号が
供給されることで上記ｍ列目のメモリセルブロックにお
ける行方向のいずれかの上記サブワード線を活性化す
る、サブワード線選択手段と、を備えたことを特徴とす
る。

【００１０】このように構成することで、列方向へ配列
されるメモリセルブロックに１からｍまでの符号を順に
付した場合、列選択手段の出力側における接続関係によ
り列選択手段から連続もしくは最初と最後の符号におけ
る２つのメモリセルブロックに備わるライトブロックま
たはリードブロック選択手段に対してライトブロック選
択信号、リードブロック選択信号がそれぞれ供給され
る。即ち、リードブロック選択手段及びライトブロック
選択手段を活性化する信号が送出される列選択手段の出
力端子は、メモリセルブロックが列方向に沿って１番目
からｍ番目まで配列されているとした場合、例えば、１
番目のメモリセルブロックに備わるライトブロック選択
手段及び２番目のメモリセルブロックに備わるリードブ
ロック選択手段に接続され、２番目のメモリセルブロッ
クに備わるライトブロック選択手段及び３番目のメモリ
セルブロックに備わるリードブロック選択手段に接続さ
れ、以下同様に接続され、ｍ番目のメモリセルブロック
に備わるライトブロック選択手段及び１番目のメモリセ
ルブロックに備わるリードブロック選択手段に接続され
る。このように、予めデータが読み書きされるメモリセ
ルブロックを関係づけることで、列選択手段はライトブ
ロック選択信号及びリードブロック選択信号の２種類の
信号を送出しなくてもよく、１種類の信号にて２つのメ
モリセルブロックを選択可能なように作用する。

【００１１】さらに本発明は、１ビットのデータを記憶
する１ポートタイプの基本セルを列方向へｐ（但し、ｐ
≧１）ビット分並べ１ワード分のデータを記憶するメモ
リセルを構成しこのメモリセルを行方向にｎ（但し、ｎ
≧１）個並べてなるメモリセルブロックを列方向へｍ
（但し、ｍ≧２）個並べた記憶手段と、上記記憶手段に
おいて上記メモリセルの列方向沿いに延在するワード線
と、それぞれの上記メモリセルブロックにおいて列方向
へ配列されている上記メモリセルを構成する上記基本セ
ルのそれぞれが接続されるサブワード線と、上記記憶手
段において行方向に配列されているそれぞれの上記メモ
リセルを構成するそれぞれの基本セルが接続され上記行
方向に延在するビット線と、上記ビット線のそれぞれに
接続され、プリチャージ信号により上記ビット線をプリ
チャージするプリチャージ手段と、上記ワード線が接続
され、これらのワード線のいずれか一つを選択し活性化
する行選択手段と、上記メモリセルブロックのそれぞれ
に一つずつ備わり各メモリセルブロックにおける上記各
ビット線が接続され、外部から供給された書込データを
上記ビット線に供給可能するライトブロック選択手段
と、上記メモリセルブロックのそれぞれに一つずつ備わ
り各メモリセルブロックにおける上記各ビット線が接続
され、上記メモリセルから上記ビット線を介して送出さ
れた読出しデータを外部へ送出可能とするリードブロッ
ク選択手段と、上記記憶手段全体として上記メモリセル
が（ｎ行×ｍ列）個備わり、ｓ，ｔの値が、１≦ｓ≦
ｎ、１≦ｔ≦ｍ であり、ｓ＝ｎのときｓ＋１＝１、ｓ
＝１のときｓ−１＝ｎ であると規定するとき、任意の
第１の位置座標（ｓ行×ｔ列）におけるメモリセルから
選択が開始され位置座標（ｓ行×ｍ列）方向へ列値が連
続する２つの位置座標におけるメモリセルの選択を行
い、位置座標（ｓ行×ｍ列）の次は位置座標（ｓ＋１行
×１列）から位置座標（ｓ＋１行×ｍ列）方向へ列値が
連続する２つの位置座標におけるメモリセルの選択を行
い、以下同様の順序にて選択がなされて、上記第１の位
置座標におけるｔ値が１でないときには位置座標（ｓ行
×ｔ−１列）までに、上記ｔ値が１であるときには位置
座標（ｓ−１行×ｍ列）までに含まれる任意の第２の位
置座標におけるメモリセルまで選択を行い、選択された
２つの上記メモリセルの内、一つの上記メモリセルから
はデータの読み出し動作を行い、他方の上記メモリセル
にはデータの書き込み動作を行うとき、出力側が、１列
目に配列されているメモリセルブロックに接続される上
記リードブロック選択手段、２列目に配列されているメ
モリセルブロックに接続される上記プリチャージ手段、
及びｍ列目に配列されているメモリセルブロックに接続
される上記ライトブロック選択手段に接続され、並びに
ｍ列内のｃ（２≦ｃ≦ｍ）列目のメモリセルブロックに
接続されている上記リードブロック選択手段、（ｃ−
１）列目に配列されるメモリセルブロックに接続されて
いる上記ライトブロック選択手段、及びｃ≠ｍのときに
は（ｃ＋１）列目、ｃ＝ｍのときには１列目に配列され
るメモリセルブロックにおけるすべてのビット線をプリ
チャージ状態とする上記プリチャージ手段に接続される
列選択手段と、上記列選択手段の出力側に接続され、上
記列選択手段が送出する上記ライトブロック選択信号及
び上記リードブロック選択信号に基づきいずれか２つの
メモリセルブロックへブロック選択信号を送出するブロ
ック選択信号送出手段と、ｍ列内のｅ（１≦ｅ≦ｍ−
１）列目に配列されるそれぞれのメモリセルブロックに
おいて、上記サブワード線に出力側がそれぞれ接続さ
れ、二入力側の内、一入力側がｎ行内のｄ（１≦ｄ≦
ｎ）行のそれぞれに延在する上記ワード線に接続され他
の入力側が上記ブロック選択信号送出手段に接続され、
選択されたワード線から供給される信号と上記ブロック
選択信号送出手段が送出する上記ブロック選択信号とが
供給されることで選択されたメモリセルブロックにおけ
る行方向のいずれかの上記サブワード線を活性化し、
又、ｅ＝ｍ列目に配列されるメモリセルブロックにおい
て、上記サブワード線に出力側がそれぞれ接続され、入
力側が上記ｄ行のそれぞれに延在する上記ワード線に接
続され、他の入力側が上記接続されたワード線の延在す
るｄ行に１を加えた（ｄ＋１）行に延在するワード線
に、ｎ行に設けられるものについては１行目に延在する
ワード線に接続され、上記ｍ列目に配列されるメモリセ
ルブロックの各メモリセルのそれぞれがデータ書き込み
可能状態にある場合、選択されたワード線から信号が供
給されることで上記ｍ列目のメモリセルブロックにおけ
る行方向のいずれかの上記サブワード線を活性化する、
サブワード線選択手段と、を備えたことを特徴とする。

【００１２】このように構成することでブロック選択信
号送出手段は、列選択手段が送出する、ライトブロック
及びリードブロック選択手段を選択するための一つの信
号に基づくブロック選択信号をサブワード線選択手段へ
送出することより、列選択手段の負担軽減の作用をす
る。

【００１３】

【実施例】

第１の実施例；本発明の半導体メモリ装置の一実施例に
ついて図を参照し以下に説明する。図１には本発明の半
導体メモリ装置の一構成例を示している。記憶手段８
は、図９に示すように、１ビットのデータを記憶する１
ポートタイプの基本セル７を列方向へｐ（但し、ｐ≧
１）ビット分並べ１ワード分のデータを記憶するメモリ
セルを構成し該メモリセルを行方向にｎ（但し、ｎ≧
１）個並べてなるメモリセルブロック１を列方向へｍ
（但し、ｍ≧２）個並べたものである。例えば図９で
は、上記ｐは“４”であり、上記ｎは“４”である。即
ち、図９に示す一つのメモリセルブロックは１ワードが
４ビットからなるデータを４段分記憶することができる
ものであり、記憶手段８としてはこのようなメモリセル
ブロックが列方向へｍ列並べた構成をなすものである。
尚、上記メモリセルブロック（１−０）ないし（１−
Ｍ）を、総称してメモリセルブロック１と記す場合もあ
る。尚、上記基本セルの構成は、ＳＲＡＭ、ＤＲＡＭの
構成のいずれでもよい。

【００１４】さらに、本実施例の半導体メモリ装置は、
メモリセルブロック１におけるｎ行のいずれか一つの行
の選択を行う行選択回路２、いずれの列のメモリセルブ
ロック１を選択するかを決定する列選択回路３、外部よ
り供給される同期信号に従いアドレスを発生し上位アド
レスを上記行選択回路２へ送出し、下位アドレスを上記
列選択回路３へ送出するアドレス発生回路４、外部から
供給された書込データを選択されたメモリセルブロック
１へ送出するデータ入力回路５、メモリセルから読み出
されたデータを外部へ送出するデータ出力回路６を備え
ており、上記データ入力回路５及びデータ出力回路６は
上記同期信号に基づく同一サイクル内で同一のアドレス
に対しデータの入出力を行う。

【００１５】本実施例における半導体メモリ装置の構成
の詳細な説明を図２を参照し説明する。尚、図１及び図
９に示す構成部分と同じ構成部分については同じ符号を
付しその説明を省略する。本実施例の構成を示す図２
は、メモリセルである、合計１６個のメモリセルＭＣ＃
１ないしＭＣ＃Ｆについて、４ワードを１メモリセルブ
ロックとしメモリセルブロック１−０（図内では、ブロ
ック＃０と記す）ないしメモリセルブロック１−３（図
内では、ブロック＃３と記す）の４つのメモリセルブロ
ック１に分割した半導体メモリ装置を示している。尚、
説明が容易なように、メモリセルをなす、メモリセルＭ
Ｃ＃１等は基本セルを備えそれぞれ１ビットのデータ
（Ｄ０ビットデータという）を記憶するものであり、こ
のような１ビット分のデータしか記憶しない例えばメモ
リセルＭＣ＃０、＃４、＃８、＃Ｃの４行の配列にて一
つのメモリセルブロック＃０を形成する。又、各メモリ
セルが１ビット分のデータを記憶するものであるので、
データ入力回路、データ出力回路は、各メモリセルブロ
ック１に対してそれぞれ１ビットのデータを入、出力す
るものであり、又、１ビットのデータを入、出力するこ
とより図９に示す半導体メモリ装置のように複数のデー
タ入力回路、データ出力回路は設けておらず、データ入
力回路及びデータ出力回路はそれぞれ一つずつ設けられ
ている。又、メモリセルＭＣ＃０が位置する所を位置座
標（１行×１列）とし、メモリセルＭＣ＃１が位置する
所を位置座標（１行×２列）とし、メモリセルＭＣ＃４
が位置する所を位置座標（２行×１列）とし、以下同様
に位置付けされ、メモリセルＭＣ＃Ｆが位置する所を位
置座標（４行４列）とする。

【００１６】各メモリセルブロック１を構成するメモリ
セルＭＣ＃０等は、各メモリセルブロック１における一
対のビット線１０にそれぞれ接続される。それぞれのメ
モリセルブロック１において、このような一対のビット
線１０はライトブロック選択回路１１−０等、及びリー
ドブロック選択回路１２−０等に接続され、各ライトブ
ロック選択回路１１−０等は入力データにおけるＤ０ビ
ットのデータが供給されるデータ入力回路５−０に接続
され、各リードブロック選択回路１２−０等は出力デー
タにおけるＤ０ビットを送出するデータ出力回路６−０
に接続される。又、ライトブロック選択回路１１−０
等、及びリードブロック選択回路１２−０等は、後述す
る列選択回路３に接続される。

【００１７】このようなライトブロック選択回路１１−
０等は、列選択回路３が送出するライトブロック選択信
号にていずれか一つのメモリセルブロックに備わるもの
が選択され、選択された一つのライトブロック選択回路
に接続されているビット線１０を介して、データ入力回
路５−０から供給されるＤ０ビットのデータをメモリセ
ルＭＣ＃０等に送出する。又、リードブロック選択回路
１２−０等は、列選択回路３が送出するリードブロック
選択信号にていずれか一つのメモリセルブロックに備わ
るものが選択され、選択された一つのリードブロック選
択回路に接続されているビット線１０を介して、メモリ
セル（ＭＣ＃０）等から読み出されたＤ０ビットのデー
タをデータ出力回路６−０へ送出する。

【００１８】又、各メモリセルブロック１におけるそれ
ぞれのビット線１０には、該ビット線１０をプリチャー
ジするためのプリチャージ回路１３−０等が接続されて
おり、該プリチャージ回路１３−０等は、本実施例では
上述したリードブロック選択信号が供給されることでプ
リチャージ動作を開始する。尚、本実施例では、メモリ
セルブロック＃０に備わるリードブロック選択回路１２
−０へ供給されるリードブロック選択信号がメモリセル
ブロック＃１に備わるプリチャージ回路１２−１にも供
給され、同様に、メモリセルブロック＃１に備わるリー
ドブロック選択回路１２−１へ供給されるリードブロッ
ク選択信号がメモリセルブロック＃２に備わるプリチャ
ージ回路１２−２にも供給され、メモリセルブロック＃
２に備わるリードブロック選択回路１２−２へ供給され
るリードブロック選択信号がメモリセルブロック＃３に
備わるプリチャージ回路１２−３にも供給され、メモリ
セルブロック＃３に備わるリードブロック選択回路１２
−３へ供給されるリードブロック選択信号がメモリセル
ブロック＃０に備わるプリチャージ回路１２−０にも供
給されるように構成している。

【００１９】さらに、メモリセルブロック＃０ないしメ
モリセルブロック＃３において同じ行には、行選択回路
２に接続されるワード線（ＷＬ０）ないしワード線（Ｗ
Ｌ３）が列方向に延在する。これらそれぞれのワード線
には、各メモリセルブロック毎にサブＷＬ選択回路１４
−０−０等の入力側が接続される。さらにそれぞれのサ
ブＷＬ選択回路１４−０−０等の入力側には、列選択回
路３から延在する信号線がそれぞれ接続される。又、各
サブＷＬ選択回路１４−０−０等の出力側にはそれぞれ
サブワード線（ＳＷＬ０−０）等が接続され、それぞれ
のサブワード線（ＳＷＬ０−０）等には一つのメモリセ
ルＭＣ＃０等がそれぞれ接続される。

【００２０】尚、メモリセルが複数ビットからなる場
合、例えば図９を参照し説明したような、１ワードが４
ビットからなる場合には、図９に示すように一本のサブ
ワード線（ＳＷＬ０）等には４つの基本セルが接続され
ることになる。

【００２１】このようなサブＷＬ選択回路は、行選択回
路２により、例えばワード線ＷＬ０が選択されたときに
はサブＷＬ選択回路１４−０−０ないしサブＷＬ選択回
路１４−３−０の一入力端子に信号が供給され、さらに
列選択回路３にて例えばメモリセルブロック＃０が選択
されることでサブＷＬ選択回路１４−０−０ないしサブ
ＷＬ選択回路１４−０−３の一入力端子に信号が供給さ
れる。したがって、二入力端子の両方に信号が供給され
ているサブＷＬ選択回路１４−０−０のみが活性化され
る。したがって、サブＷＬ選択回路１４−０−０の出力
側に接続されているサブワード線（ＳＷＬ０−０）が活
性化され、該サブワード線（ＳＷＬ０−０）に接続され
るメモリセル（ＭＣ＃０）に対してデータの書き込み又
はデータの読み出しが可能となる。

【００２２】このように構成される本実施例の動作につ
いて以下に説明する。図３に示す“サイクル１”の状態
を例に説明する。行選択回路２によりワード線ＷＬ０が
選択され、列選択回路３からメモリセルブロック＃０に
備わるライトブロック選択回路１１−０を選択するライ
トブロック選択信号ＷＹ０、メモリセルブロック＃１に
備わるリードブロック選択回路１２−１を選択するリー
ドブロック選択信号ＲＹ１、並びにメモリセルブロック
＃０、＃１に備わるサブＷＬ選択回路１４−０−０等を
活性状態とするブロック選択信号ＢＳ０、ＢＳ１のそれ
ぞれが送出され、ライトブロック選択回路１１−０が動
作可能状態となり、リードブロック選択回路１２−１が
動作可能状態となり、ワード線ＷＬ０が活性状態にある
のでサブＷＬ選択回路１４−０−０、１４−１−０が動
作可能状態となりサブワード線ＳＷＬ０−０、ＳＷＬ１
−０が活性状態となる。

【００２３】上述した各構成部分が動作可能状態となる
ことで、メモリセルブロック＃１に備わるメモリセル
（ＭＣ＃１）から記憶データであるＤ０ビットのデータ
が読み出され、ビット線１０、リードブロック選択回路
１２−１を介してデータ出力回路６−０へ送出されデー
タ出力回路６−０から外部へ送出される。又、列選択回
路３から送出されたリードブロック選択回路１２−１を
選択するリードブロック選択信号ＲＹ１は、メモリセル
ブロック＃２に備わるプリチャージ回路１３−２へも供
給されることから、上記プリチャージ回路１３−２が動
作可能状態となりメモリセルブロック＃２におけるビッ
ト線１０がプリチャージされる。さらに又、メモリセル
ブロック＃０に備わるメモリセル（ＭＣ＃０）に対し
て、外部からデータ入力回路５−０へ供給されるＤ０ビ
ットのデータがライトブロック選択回路１１−０により
書き込まれる。尚、このとき、外部からはアドレス１、
即ち、メモリセルブロック＃１に備わるメモリセルＭＣ
＃１に対する入力データＤＩ（１’）が供給されるが、
データ入力回路５−０は、図３の「サイクル２」に示す
ように、サイクル１より１サイクル分遅延したサイクル
２において書き込みデータをビットライン１０を介して
メモリセルＭＣ＃０へ送出する。

【００２４】このように本実施例における半導体メモリ
装置では、隣接する２つのメモリセルブロックにおい
て、列方向にｍ番目のメモリセルブロックに備わるメモ
リセルからデータの読み出しを行うサイクルにて、（ｍ
−１）番目のメモリセルブロックに備わるメモリセルに
データを書き込みを行い、以下、図３に示すように、サ
イクル１６まで上述した動作と同様の動作が続行され
る。このように本実施例における半導体メモリ装置で
は、同じサイクルにおいてデータの読み出し及び書き込
みが行え、かつそれぞれのメモリセルを構成する基本セ
ルは１ポートタイプのトランジスタから構成されること
から、小面積の半導体メモリ装置を構成することがで
き、高速動作、低消費電力を達成することができる。

【００２５】尚、上述の説明では、データ入力回路５−
０においてデータの書き込み動作を１サイクル遅延させ
る場合を示したが、データ出力回路６−０においてデー
タの読み出し動作を１サイクル遅延させても良い。この
場合のタイミングチャートを図６に示す。

【００２６】又、上述した実施例では、隣接するメモリ
セルブロックに備わるメモリセルに対してデータの書き
込み、読み出しを行ったが、これに限るものではなく、
行選択回路２によるワード線の選択、及び列選択回路３
によるリードブロック選択信号、ライトブロック選択信
号、ブロック選択信号の送出先により、データの書き込
み、読み出しを行うメモリセルを任意に決定することも
できる。即ち、上述した動作以外の動作として、ある行
に配列されるメモリセルに対して、任意の２つの列に配
列されるメモリセルを選択しデータの書き込み、読み出
し動作を行い、さらにこの行に配列されるメモリセルへ
のデータの書き込み、読み出し動作が終了したときに
は、次に任意の行を選択し選択した行に配列されるメモ
リセルについて同様にデータの書き込み、読み出し動作
を行うこともできる。又、全体として（ｎ行×ｍ列）か
ら配置されるメモリセルについて、任意の位置座標にお
けるメモリセルからデータの書き込みもしくは読み出し
動作を開始し、任意の位置座標におけるメモリセルまで
書き込みもしくは読み出し動作を行うこともでき、又、
位置座標（１行×１列）におけるメモリセルからデータ
の書き込みもしくは読み出し動作を開始し、任意の位置
座標におけるメモリセルまで書き込みもしくは読み出し
動作を行うこともできる。尚、例えば位置座標（１行×
１列）から位置座標（ｎ行×ｍ列）までのメモリセルに
対し順番にデータの書き込み、読み出し動作を行ったと
き、この順番にて再び循環してデータの書き込み、読み
出し動作を行う必要もない。

【００２７】第２の実施例；第２の実施例について図４
を参照し以下に説明する。尚、図４において図２に示す
構成部分と同じ構成部分については同じ符号を付し、そ
の説明を省略する。第２の実施例が第１の実施例と異な
る点は、メモリセルブロック＃３に備わるサブＷＬ選択
回路２０−０ないし２０−３の入力側の接続関係と、列
選択回路２１の出力側に接続される信号線の接続関係と
である。第１の実施例においては、説明上、隣接する２
つのメモリセルブロックにおいてデータの書き込み、読
み出しを行ったが、データの書き込み、読み出しを行う
メモリセルブロックは基本的には隣接する２つのメモリ
セルブロックに限るものではない。一方、本第２の実施
例及び後述する第３の実施例では、データの書き込み、
読み出しは、隣接する２つのメモリセルブロックにおい
て行うものとする場合における装置の構成例を示してい
る。

【００２８】本実施例が第１の実施例と異なる点につい
て図４を参照し以下に説明する。列選択回路２１の出力
側には、メモリセルブロック＃０に備わるリードブロッ
ク選択回路１２−０の入力側、メモリセルブロック＃１
に備わるプリチャージ回路１３−１及びメモリセルブロ
ック＃３に備わるライトブロック選択回路１１−３の入
力側に接続される信号線Ｙ０が接続され、メモリセルブ
ロック＃１に備わるリードブロック選択回路１２−１の
入力側、メモリセルブロック＃２に備わるプリチャージ
回路１３−２及びメモリセルブロック＃０に備わるライ
トブロック選択回路１１−０の入力側に接続される信号
線Ｙ１が接続され、メモリセルブロック＃２に備わるリ
ードブロック選択回路１２−２の入力側、メモリセルブ
ロック＃３に備わるプリチャージ回路１３−３及びメモ
リセルブロック＃１に備わるライトブロック選択回路１
１−１の入力側に接続される信号線Ｙ２が接続され、メ
モリセルブロック＃３に備わるリードブロック選択回路
１２−３の入力側、メモリセルブロック＃０に備わるプ
リチャージ回路１３−０及びメモリセルブロック＃２に
備わるライトブロック選択回路１１−２の入力側に接続
される信号線Ｙ３が接続される。

【００２９】又、メモリセルブロック＃３に備わるサブ
ＷＬ選択回路２０−０ないし２０−３の入力側における
信号線の接続関係を説明する。尚、サブＷＬ選択回路２
０−０ないし２０−３の具体的な構成例は、図５内のメ
モリセルブロック＃３に備わる各サブＷＬ選択回路２０
−０等に示すように、例えば、並列に設けられる２入力
の第１及び第２の２つのＡＮＤ回路とこれらのＡＮＤ回
路の出力側に接続されるＯＲ回路とから構成することが
できる。サブＷＬ選択回路２０−０ないし２０−３は上
記第１及び第２のＡＮＤ回路による４つの入力端子を設
けている。第１の実施例と同じように、サブＷＬ選択回
路２０−０ないし２０−３の上記第２ＡＮＤ回路の一入
力端子には列選択回路２１が送出するブロック選択信号
が供給される信号線ＢＳ３が接続され、上記第１ＡＮＤ
回路の一入力端子には上記信号線Ｙ０が接続される。さ
らに、サブＷＬ選択回路２０−０の上記第２ＡＮＤ回路
の他の入力端子には、ワード線ＷＬ０が接続され上記第
１ＡＮＤ回路の他の入力端子にはワード線ＷＬ１が接続
される。サブＷＬ選択回路２０−１の上記第２ＡＮＤ回
路の他の入力端子には、ワード線ＷＬ１が接続され上記
第１ＡＮＤ回路の他の入力端子にはワード線ＷＬ２が接
続される。サブＷＬ選択回路２０−２の上記第２ＡＮＤ
回路の他の入力端子には、ワード線ＷＬ２が接続され上
記第１ＡＮＤ回路の他の入力端子にはワード線ＷＬ３が
接続される。サブＷＬ選択回路２０−３の上記第２ＡＮ
Ｄ回路の他の入力端子には、ワード線ＷＬ３が接続され
上記第１ＡＮＤ回路の他の入力端子にはワード線ＷＬ０
が接続される。その他の構成については第１の実施例に
示すものと同じである。

【００３０】尚、サブＷＬ選択回路２０−０ないし２０
−３の具体的な回路構成は上述した構成に限るものでは
ない。よってサブＷＬ選択回路２０−０等の入力端子数
も上述した４つに限られるものではない。

【００３１】このように構成される第２の実施例におけ
る半導体メモリ装置の動作を以下に説明する。上述した
ように本第２の実施例では、データの書き込み、読み出
しは、隣接する２つのメモリセルブロックにおいて行わ
れる。即ち、第２の実施例における半導体メモリ装置
は、メモリセルブロック＃１に備わるいずれかのメモリ
セルからデータを読み出すサイクルにおいてメモリセル
ブロック＃０に備わるいずれかのメモリセルにデータを
書き込み、メモリセルブロック＃２に備わるいずれかの
メモリセルからデータを読み出すサイクルにおいてメモ
リセルブロック＃１に備わるいずれかのメモリセルにデ
ータを書き込み、メモリセルブロック＃３に備わるいず
れかのメモリセルからデータを読み出すサイクルにおい
てメモリセルブロック＃２に備わるいずれかのメモリセ
ルにデータを書き込み、メモリセルブロック＃０に備わ
るいずれかのメモリセルからデータを読み出すサイクル
においてメモリセルブロック＃３に備わるいずれかのメ
モリセルにデータを書き込むように、列選択回路２１
と、各リードブロック選択回路、リードブロック選択回
路、プリチャージ回路との接続を行っている。第２の実
施例では上記接続を行うことで、列選択回路２１は第１
の実施例に比べ、ライトブロック選択信号及びリードブ
ロック選択信号の２つの信号を生成する必要はなくなり
一種類の信号にてデータの書き込み、及び読み出しを行
うメモリセルブロックを選択する。

【００３２】本第２の実施例においてメモリセルに対す
るデータの読み書きは、メモリセルＭＣ＃０からメモリ
セルＭＣ＃Ｆ、メモリセルＭＣ＃Ｆの次は再び元に戻り
メモリセルＭＣ＃０への順にて行われる。そして、メモ
リセルブロック＃１のメモリセルＭＣ＃１からデータを
読み出しメモリセルブロック＃０のメモリセルＭＣ＃０
にデータを書き込む場合、メモリセルブロック＃２のメ
モリセルＭＣ＃２からデータを読み出しメモリセルブロ
ック＃１のメモリセル＃１にデータを書き込む場合、メ
モリセルブロック＃３のメモリセルＭＣ＃３からデータ
を読み出しメモリセルブロック＃２のメモリセルＭＣ＃
２にデータを書き込む場合のように、同じ行においてデ
ータの読み書きが行われる場合は、上述した第１の実施
例における動作と変わるところはないので、説明を省略
する。

【００３３】尚、メモリセルＭＣ＃３からデータを読み
出しメモリセルＭＣ＃２にデータを書き込んだ次のサイ
クルでは、メモリセルブロック＃０のメモリセルＭＣ＃
４からデータを読み出しメモリセルＭＣ＃３にデータを
書き込み、次のサイクルではメモリセルブロック＃１の
メモリセルＭＣ＃５からデータを読み出しメモリセルＭ
Ｃ＃４にデータを書き込み、以下同様にデータの読み書
きが行われ、メモリセルブロック＃３のメモリセルＭＣ
＃Ｆからデータを読み出しメモリセルＭＣ＃Ｅにデータ
を書き込んだ次のサイクルではメモリセルブロック＃０
のメモリセルＭＣ＃０からデータを読み出しメモリセル
ＭＣ＃Ｆにデータを書き込む。例えばメモリセルブロッ
ク＃０のメモリセルＭＣ＃４からデータを読み出し、メ
モリセルブロック＃３のメモリセルＭＣ＃３にデータを
書き込む場合について説明する。

【００３４】行選択回路２は、ワード線ＷＬ１を選択し
ワード線ＷＬ１を活性化させる。上述したようにワード
線ＷＬ１は、サブＷＬ選択回路２０−１の第２ＡＮＤ回
路の他の入力端子に接続されるとともにサブＷＬ選択回
路２０−０の第１ＡＮＤ回路の他の入力端子にも接続さ
れていることより、ワード線ＷＬ１が活性化されること
で、ワード線ＷＬ１に接続されているサブＷＬ選択回路
１４−０−１から１４−２−１、サブＷＬ選択回路２０
−１、及びサブＷＬ選択回路２０−０に信号が供給され
る。一方、列選択回路２１からメモリセルブロック＃０
を選択するブロック選択信号が送出されることで、これ
ら２つの信号が共に供給されるサブＷＬ選択回路１４−
０−１が活性化状態となりサブＷＬ選択回路１４−０−
１はサブワード線ＳＷＬ０−１に信号を送出する。又、
列選択回路２１から信号線Ｙ０に信号が送出されること
で、信号線Ｙの接続関係よりメモリセルブロック＃０の
リードブロック選択回路１２−０及びメモリセルブロッ
ク＃３のライトブロック選択回路１１−３が活性化状態
となる。さらに信号線Ｙは、サブＷＬ選択回路２０−０
ないし２０−３の第１ＡＮＤ回路の一入力端子にも接続
されているので、上述したサブＷＬ選択回路２０−０の
第１ＡＮＤ回路の一入力端子にも信号が供給される。よ
ってサブＷＬ選択回路２０−０は、第１ＡＮＤ回路の２
入力側にワード線ＷＬ１及び信号線Ｙから信号が供給さ
れることにより第１ＡＮＤ回路から信号が送出されるこ
とでサブワード線ＳＷＬ３−０に信号を送出する。

【００３５】尚、サブＷＬ選択回路２０−１ないし２０
−３の第１ＡＮＤ回路の一入力端子にも信号線Ｙより信
号が供給されるが、ワード線ＷＬ０、ＷＬ２、ＷＬ３が
選択されておらず第１ＡＮＤ回路の他の入力端子には信
号が供給されておらず、サブＷＬ選択回路２０−２及び
２０−３から信号が送出されることはない。又、ワード
線ＷＬ１よりサブＷＬ選択回路２０−１へ信号が供給さ
れるが、信号供給されるのは第２ＡＮＤ回路であり、該
第２ＡＮＤ回路の一入力端子には信号線ＢＳ３から信号
の供給はない。よってサブＷＬ選択回路２０−１からサ
ブワード線ＳＷＬ３−１へ信号が送出されることはな
い。

【００３６】したがって、サブワード線ＳＷＬ０−１に
接続されるメモリセルＭＣ＃４は記憶データをビットラ
イン１０、リードブロック選択回路１２−０を介してデ
ータ出力回路６−０へ送出し、サブワード線ＳＷＬ３−
０に接続されるメモリセルＭＣ＃３にはライトブロック
選択回路１１−３、ビットライン１０を介してデータが
供給され、メモリセルＭＣ＃３は該データを記憶する。
尚、メモリセルブロック＃０のメモリセルＭＣ＃８、＃
Ｃからデータを読み出し、メモリセルブロック＃３のメ
モリセルＭＣ＃７、＃Ｂにデータを書き込む場合につい
ても上述した動作と同様である。

【００３７】次に、メモリセルブロック＃０のメモリセ
ルＭＣ＃０からデータを読み出し、メモリセルブロック
＃３のメモリセルＭＣ＃Ｆにデータを書き込む場合につ
いて説明する。行選択回路２は、ワード線ＷＬ０を選択
しワード線ＷＬ０を活性化させる。上述したようにワー
ド線ＷＬ０は、サブＷＬ選択回路２０−０の第２ＡＮＤ
回路の他の入力端子に接続されるとともにサブＷＬ選択
回路２０−３の第１ＡＮＤ回路の他の入力端子にも接続
されていることより、ワード線ＷＬ０が活性化されるこ
とで、ワード線ＷＬ０に接続されているサブＷＬ選択回
路１４−０−０から１４−２−０、サブＷＬ選択回路２
０−０、及びサブＷＬ選択回路２０−３に信号が供給さ
れる。一方、列選択回路２１からメモリセルブロック＃
０を選択するブロック選択信号が送出されることで、こ
れら２つの信号が共に供給されるサブＷＬ選択回路１４
−０−０が活性化状態となりサブＷＬ選択回路１４−０
−０はサブワード線ＳＷＬ０−０に信号を送出する。
又、列選択回路２１から信号線Ｙ０に信号が送出される
ことで、信号線Ｙの接続関係よりメモリセルブロック＃
０のリードブロック選択回路１２−０及びメモリセルブ
ロック＃３のライトブロック選択回路１１−３が活性化
状態となる。さらに信号線Ｙは、サブＷＬ選択回路２０
−０ないし２０−３の第１ＡＮＤ回路の一入力端子にも
接続されているので、上述したサブＷＬ選択回路２０−
３の第１ＡＮＤ回路の一入力端子にも信号が供給され
る。よってサブＷＬ選択回路２０−３は、第１ＡＮＤ回
路の２入力側にワード線ＷＬ０及び信号線Ｙから信号が
供給されることにより第１ＡＮＤ回路から信号が送出さ
れ、サブワード線ＳＷＬ３−３に信号を送出する。

【００３８】尚、サブＷＬ選択回路２０−０ないし２０
−２の第１ＡＮＤ回路の一入力端子にも信号線Ｙより信
号が供給されるが、ワード線ＷＬ１ないしＷＬ３が選択
されておらず第１ＡＮＤ回路の他の入力端子には信号が
供給されておらず、サブＷＬ選択回路２０−１及び２０
−２から信号が送出されることはない。又、ワード線Ｗ
Ｌ０よりサブＷＬ選択回路２０−０へ信号が供給される
が、信号供給されるのは第２ＡＮＤ回路であり、該第２
ＡＮＤ回路の一入力端子には信号線ＢＳ３から信号の供
給はない。よってサブＷＬ選択回路２０−０からサブワ
ード線ＳＷＬ３−０へ信号が送出されることはない。

【００３９】したがって、サブワード線ＳＷＬ０−０に
接続されるメモリセルＭＣ＃０は記憶データをビットラ
イン１０、リードブロック選択回路１２−０を介してデ
ータ出力回路６−０へ送出し、サブワード線ＳＷＬ３−
３に接続されるメモリセルＭＣ＃Ｆにはライトブロック
選択回路１１−３、ビットライン１０を介してデータが
供給され、メモリセルＭＣ＃Ｆは該データを記憶する。

【００４０】このように第２の実施例による半導体メモ
リ装置では、記憶手段におけるデータの読み書きの順序
をメモリセルブロック間で固定することで、列選択回路
２１は第１の実施例に比べ、ライトブロック選択信号及
びリードブロック選択信号の２つの信号を生成する必要
はなくなり一種類の信号にてデータの書き込み、及び読
み出しを行うメモリセルブロックを選択することができ
る。よって列選択回路２１の構成を簡略化することがで
きる。

【００４１】尚、第２の実施例では、メモリセルブロッ
ク＃３とメモリセルブロック＃０との関係を除き、隣接
するメモリセルブロックにおいてメモリセルブロックに
付された番号の大きい方のメモリセルブロックからデー
タの読み出しを行い、上記番号の小さい方のメモリセル
ブロックにはデータの書き込みを行うようにしたが、こ
れとは逆に、隣接するメモリセルブロックにおいてメモ
リセルブロックに付された番号の小さい方のメモリセル
ブロックからデータの読み出しを行い、上記番号の大き
い方のメモリセルブロックにはデータの書き込みを行う
ようにしてもよい。

【００４２】第３の実施例；第３の実施例について図５
を参照し以下に説明する。尚、図５において図４に示す
構成部分と同じ構成部分については同じ符号を付し、そ
の説明を省略する。第３の実施例が第２の実施例と異な
る点は、列選択回路３０の出力側に接続される信号線の
接続関係である。又、図５では各メモリセルブロックに
備わるリードブロック選択回路１２−０等、ライトブロ
ック選択回路１１−０等、プリチャージ回路１３−０
等、サブＷＬ選択回路１４−０−０等について、具体的
に回路を構成する素子やゲートにて示したものである。
その他の構成、図示方法については図４に示す第２の実
施例における半導体メモリ装置と変わるものではない。

【００４３】第２の実施例では、各メモリセルブロック
を選択するためのブロック選択信号は、列選択回路２１
にて作成し送出していたが、本実施例では列選択回路３
０の出力側に接続される上記信号線Ｙ０ないしＹ３にＯ
Ｒ回路やインバータを接続することで上述したブロック
選択信号を作成し、サブＷＬ選択回路へ送出するように
している。即ち、上記信号線Ｙ０及びＹ１が入力側に接
続されるＯＲ回路３１の出力側がメモリセルブロック＃
０に備わるサブＷＬ選択回路１４−０−０なしい１４−
０−３の入力側に接続され、上記信号線Ｙ１及びＹ２が
入力側に接続されるＯＲ回路３２の出力側がメモリセル
ブロック＃１に備わるサブＷＬ選択回路１４−１−０な
しい１４−１−３の入力側に接続され、上記信号線Ｙ２
及びＹ３が入力側に接続されるＯＲ回路３３の出力側が
メモリセルブロック＃２に備わるサブＷＬ選択回路１４
−２−０なしい１４−２−３の入力側に接続され、上記
信号線Ｙ３が入力側に接続されるインバータ３４の出力
側がメモリセルブロック＃３に備わるサブＷＬ選択回路
２０−０なしい２０−３の入力側に接続される。

【００４４】このように構成される第３の実施例におけ
る動作については、各メモリセルブロックからなる記憶
手段部分におけるデータの読み書き動作は、上述した第
２の実施例にて説明した動作と変わるところはなく、ブ
ロック選択信号の送出がＯＲ回路３１ないし３３、イン
バータ３４の入力側の接続状態により供給される信号の
論理動作による。よって詳しい説明は省略する。

【００４５】このような第３の実施例による半導体メモ
リ装置では、第２の実施例と同様に、記憶手段における
データの読み書きの順序をメモリセルブロック間で固定
し、さらに、ブロック選択信号の生成をも列選択回路２
１が送出するライトブロック選択信号及びリードブロッ
ク選択信号の２つの信号統合した一種類の信号から生成
するようにしたので、第２の実施例における列選択回路
よりもさらに列選択回路３０の構成を簡略化することが
できる。

【００４６】尚、上述した第２の実施例及び第３の実施
例におけるメモリセルブロック＃０から＃２までに備わ
るサブＷＬ選択回路の具体的な回路構成の一例を図７の
（ａ）に示す。又、メモリセルブロック＃３におけるサ
ブＷＬ選択回路の回路構成例としては図５に示すＡＮＤ
回路及びＯＲ回路からなるものの他に、例えば図７の
（ｂ）に示す回路構成とすることもできる。

【００４７】上述したような半導体メモリ装置をライン
バッファに応用した場合の一例を図８に示す。図８に示
すラインバッファにおける記憶手段部分は、１ワードが
８ビットのデータからなる合計５１２０ワードを記憶す
るため、それぞれが８ビット分のデータを記憶するそれ
ぞれのメモリセルを行方向へ１６０行設け、これを一つ
のメモリセルブロックとし、このようなメモリセルブロ
ックを列方向へ３２列配列した構成を取っている。図９
には、１ワードが４ビットでありこのようなメモリセル
を４行配列し、これを一つのメモリセルブロックとした
構成が示されているが、図９を参考とした場合、本ライ
ンバッファでは、上記４ビットを８ビットとし、上記４
行を１６０行とし、上記１メモリセルブロックを３２メ
モリセルブロックとした構成となる。本ラインバッファ
について、その他の基本的な構成は図１に示した構成と
変わるものではない。尚、図８に示す構成部分の内、図
１に示す構成部分と同じ構成部分については同じ符号を
付している。

【００４８】このようなラインバッファの動作を説明す
る。上記ラインバッファは、アドレス発生回路４０に供
給されるクロック信号に同期して、上述した第２、第３
の実施例における動作と同様にデータの読み書きを行
う。よってこのラインバッファ内部における各メモリセ
ルに対するデータの読み書き動作については説明を省略
し、以下にはラインバッファの動作を外部から見た場合
について説明する。例えば画像データが１水平ライン
（１Ｈ）に５１２０画素あるとする。まず、すべてのメ
モリセルには画像データが記憶されていない状態から動
作するとした場合、図１０に示すように、サイクル０に
て１番目の画素データであり８ビットからなるＤ（０）
をメモリセルブロック＃０の１行目に備わる各メモリセ
ルに書き込み、同様にして順次サイクル５１１９にてＤ
（５１１９）をメモリセルブロック＃３１の１６０行目
に備わる各メモリセルに書き込みが終了するまでデータ
の書き込みを行う。尚、Ｄ（５１１９）までの書き込み
が終了した時点で、アドレス発生回路４０はリセットさ
れ次のアドレスは“０”に戻る。

【００４９】次のサイクル５１２０では、再びメモリセ
ルブロック＃０の１行目に備わる各メモリセルにＤ
（０’）を書き込み、同サイクルにてメモリセルブロッ
ク＃０の１行目に備わる各メモリセルに書き込まれてい
る上記Ｄ（０）を読み出す動作を行う。以下順次同様に
動作する。このように本ラインバッファでは、メモリセ
ルに書き込んだデータが１Ｈ分、即ち５１２０サイクル
分遅れて出力されることになる。よって本ラインバッフ
ァは１Ｈ分のＦＩＦＯ（ファーストイン ファーストア
ウト）メモリであり、１Ｈ分のディレイ バッファであ
る。さらに、図１１に示すように、アドレス発生回路４
０へ供給するリセット信号の供給タイミングを調整する
ことで、本ラインバッファは、上記１Ｈの値を任意に設
定することができ、ｎビットのディレイバッファを構成
することもできる。

【００５０】

【発明の効果】以上詳述したように本発明によれば、１
ポートタイプの基本セルにてなるメモリセルにて記憶手
段を構成し、出力側がライトブロック選択手段及びリー
ドブロック選択手段に接続され、同一サイクルにおいて
互いに異なるメモリセルブロックへライトブロック選択
信号及びリードブロック選択信号を送出する列選択手段
を設けたことより、チップ面積の増大を抑え、かつ同一
サイクルにおいてデータの読み書きを行うことができ
る。

【００５１】又、本発明によれば、さらに、各メモリセ
ルブロック間でデータの読み書きが行われる順番を固定
し、上記順番に従い所定のメモリセルブロックへ信号が
供給されるように列選択手段の出力側を接続することに
より、列選択手段はリードブロック選択信号及びライト
ブロック選択信号の２種類の信号を送出する必要がなく
なり１種類の信号を生成すればよい。したがって列選択
手段の回路構成を簡略化することができる。

【００５２】又、本発明によれば、さらに、列選択手段
から送出される上記１種類の信号に基づきブロック選択
信号を生成するように回路構成を行ったことより、列選
択手段にてブロック選択信号を生成する必要がなくな
り、列選択手段の回路構成をさらに簡略化することがで
きる。

【図面の簡単な説明】

【図１】 本発明の半導体メモリ装置の構成の一実施例
を示すブロック図である。

【図２】 図１に示す半導体メモリ装置の一具体例を示
す図である。

【図３】 図２に示す半導体メモリ装置の動作を示すタ
イミングチャートである。

【図４】 図２に示す半導体メモリ装置の他の実施例を
示す図である。

【図５】 図２に示す半導体メモリ装置の他の実施例を
示す図である。

【図６】 図２に示す半導体メモリ装置の他の動作を示
すタイミングチャートである。

【図７】 （ａ）、（ｂ）は図４及び図５に示すサブＷ
Ｌ選択回路の具体的な回路構成例を示す図である。

【図８】 本発明の半導体メモリ装置をラインバッファ
に応用した場合の構成の一例を示すブロック図である。

【図９】 本発明の半導体メモリ装置において１ワード
が複数ビットからなる場合における構成の一実施例を示
すブロック図である。

【図１０】 図８に示すラインバッファの動作を表すタ
イミングチャートである。

【図１１】 図８に示すラインバッファにおける他の動
作を表すタイミングチャートである。

【図１２】 ２ポートタイプのメモリセルを使用する従
来の半導体メモリ装置の構成例を示す図である。

【図１３】 従来の半導体メモリ装置の構成例を示すブ
ロック図である。

【符号の説明】

１…メモリセルブロック、２…行選択回路、３…列選択
回路、４…アドレス発生回路、５…データ入力回路、６
…データ出力回路、１１−０等…ライトブロック選択回
路、１２−０等…リードブロック選択回路、１３−０等
…プリチャージ回路、１４−０−０等…サブＷＬ選択回
路、２０−０等…サブＷＬ選択回路、２１…列選択回
路、３０…列選択回路、４０…アドレス発生回路、５０
…データ入力回路、６０…データ出力回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 １ビットのデータを記憶する１ポートタ
   イプの基本セルを列方向へｐ（但し、ｐ≧１）ビット分
   並べ１ワード分のデータを記憶するメモリセルを構成し
   該メモリセルを行方向にｎ（但し、ｎ≧１）個並べてな
   るメモリセルブロックを列方向へｍ（但し、ｍ≧２）個
   並べ、上記メモリセルが全体として（ｎ行×ｍ列）から
   なる記憶手段を有する半導体メモリ装置のデータ読み書
   き方法であって、 位置座標（１行×１列）から位置座標（ｎ行×ｍ列）ま
   での位置座標におけるメモリセルを選択する場合におい
   て、任意の行に配列される未選択のメモリセルから順次
   それぞれ異なる２つのメモリセルを選択し、同一サイク
   ルにおいて、選択された２つの上記メモリセルの内、一
   つの上記メモリセルからはデータの読み出し動作を行
   い、他方の上記メモリセルにはデータの書き込み動作を
   行い、当該行に配列されるメモリセルに対するデータの
   読み書き動作が終了したとき他の行に配列される未選択
   のメモリセルについて同様に選択を行い選択された２つ
   のメモリセルに対して同一サイクルにて読み書き動作を
   行うことを特徴とする半導体メモリ装置のデータ読み書
   き方法。
2. 【請求項２】 １ビットのデータを記憶する１ポートタ
   イプの基本セルを列方向へｐ（但し、ｐ≧１）ビット分
   並べ１ワード分のデータを記憶するメモリセルを構成し
   該メモリセルを行方向にｎ（但し、ｎ≧１）個並べてな
   るメモリセルブロックを列方向へｍ（但し、ｍ≧２）個
   並べ、上記メモリセルが全体として（ｎ行×ｍ列）から
   なる記憶手段を有する半導体メモリ装置のデータ読み書
   き方法であって、 位置座標（１行×１列）から位置座標（ｎ行×ｍ列）ま
   での位置座標におけるメモリセルを選択する場合におい
   て、ｓ，ｔの値は、１≦ｓ≦ｎ、１≦ｔ≦ｍであり、ｓ
   ＝ｎのときｓ＋１＝１、ｓ＝１のときｓ−１＝ｎ であ
   ると規定するとき、任意の第１の位置座標（ｓ行×ｔ
   列）におけるメモリセルから選択が開始され位置座標
   （ｓ行×ｍ列）方向へ列値が連続する２つの位置座標に
   おけるメモリセルの選択がなされ、位置座標（ｓ行×ｍ
   列）の次は位置座標（ｓ＋１行×１列）から位置座標
   （ｓ＋１行×ｍ列）方向へ列値が連続する２つの位置座
   標におけるメモリセルの選択がなされ、以下同様の順序
   にて選択がなされて、上記第１の位置座標におけるｔ値
   が１でないときには位置座標（ｓ行×ｔ−１列）まで
   に、上記ｔ値が１であるときには位置座標（ｓ−１行×
   ｍ列）までに含まれる任意の第２の位置座標におけるメ
   モリセルまで選択が行われ、同一サイクルにおいて、選
   択された２つの上記メモリセルの内、一つの上記メモリ
   セルからはデータの読み出し動作を行い、他方の上記メ
   モリセルにはデータの書き込み動作を行うことを特徴と
   する半導体メモリ装置のデータ読み書き方法。
3. 【請求項３】 上記選択された２つの上記メモリセルが
   ｍ列内の（ｃ−２）列（但し、３≦ｃ≦ｍ）、（ｃ−
   １）列に位置するものである場合、（ｃ−２）列に位置
   する上記メモリセルに対してはデータの書き込み動作を
   行い、（ｃ−１）列に位置する上記メモリセルに対して
   はデータの読み出し動作を行い、さらにｃ列に位置する
   メモリセルブロックに備わるビット線に対してはデータ
   の読み出し動作に備えてプリチャージ動作を行う、請求
   項２記載の半導体メモリ装置のデータ読み書き方法。
4. 【請求項４】 上記第１の位置座標は（１行×１列）で
   ある、請求項２又は３記載の半導体メモリ装置のデータ
   読み書き方法。
5. 【請求項５】 １ビットのデータを記憶する１ポートタ
   イプの基本セルを列方向へｐ（但し、ｐ≧１）ビット分
   並べ１ワード分のデータを記憶するメモリセルを構成し
   該メモリセルを行方向にｎ（但し、ｎ≧１）個並べてな
   るメモリセルブロックを列方向へｍ（但し、ｍ≧２）個
   並べた記憶手段と、 データ記憶を行う上記メモリセルが含まれる上記メモリ
   セルブロックを選択するため、上記メモリセルブロック
   のそれぞれに接続されるライトブロック選択手段と、 データ読出しを行う上記メモリセルが含まれる上記メモ
   リセルブロックを選択するため、上記メモリセルブロッ
   クのそれぞれに接続されるリードブロック選択手段と、 すべての上記メモリセルブロックにおけるいずれかの行
   を選択する行選択手段と、 出力側が上記ライトブロック選択手段及び上記リードブ
   ロック選択手段に接続され、同一サイクルにおいて一つ
   の上記ライトブロック選択手段へライトブロック選択信
   号を送出するとともに、上記ライトブロック選択信号が
   供給されたメモリセルブロックとは異なるメモリセルブ
   ロックに接続されている一つの上記リードブロック選択
   手段へリードブロック選択信号を送出する列選択手段
   と、を備えたことを特徴とする半導体メモリ装置。
6. 【請求項６】 行方向に配列されるそれぞれのメモリセ
   ルを構成する上記基本セルが接続されるそれぞれのビッ
   ト線に接続され、該ビット線のプリチャージを行うプリ
   チャージ手段を備えた、請求項５記載の半導体メモリ装
   置。
7. 【請求項７】 上記列選択手段は、 記憶手段全体として上記メモリセルが（ｎ行×ｍ列）個
   備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、１≦ｔ≦ｍ であ
   り、ｓ＝ｎのときｓ＋１＝１、ｓ＝１のときｓ−１＝ｎ
   であると規定するとき、任意の第１の位置座標（ｓ行
   ×ｔ列）におけるメモリセルから選択が開始され位置座
   標（ｓ行×ｍ列）方向へ列値が連続する２つの位置座標
   におけるメモリセルの選択を行い、位置座標（ｓ行×ｍ
   列）の次は位置座標（ｓ＋１行×１列）から位置座標
   （ｓ＋１行×ｍ列）方向へ列値が連続する２つの位置座
   標におけるメモリセルの選択を行い、以下同様の順序に
   て選択がなされて、上記第１の位置座標におけるｔ値が
   １でないときには位置座標（ｓ行×ｔ−１列）までに、
   上記ｔ値が１であるときには位置座標（ｓ−１行×ｍ
   列）までに含まれる任意の第２の位置座標におけるメモ
   リセルまで選択を行い、選択された２つの上記メモリセ
   ルの内、一つの上記メモリセルからはデータの読み出し
   動作を行い、他方の上記メモリセルにはデータの書き込
   み動作を行うとき、 同一行に備わる２つの上記メモリセルに対してデータの
   読み書き動作を行う場合、データの読み出し動作を行う
   上記メモリセルが備わるｍ列内のｃ（２≦ｃ≦ｍ）列目
   のメモリセルブロックに接続されている上記リードブロ
   ック選択手段へ上記リードブロック選択信号を送出する
   サイクルと同一のサイクルにて、（ｃ−１）列目に配列
   されるメモリセルブロックに接続されている上記ライト
   ブロック選択手段へ上記ライトブロック選択信号を送出
   し、さらにｃ≠ｍのときには（ｃ＋１）列目、ｃ＝ｍの
   ときには１列目に配列されるメモリセルブロックにおけ
   るすべてのビット線をプリチャージ状態とする上記プリ
   チャージ手段へプリチャージ信号を送出し、 隣接する２つの行に備わりデータの読み書き順が連続す
   る２つのメモリセルブロックに対してデータの読み書き
   を行う場合、及び１行目及びｎ行目に備わりデータの読
   み書き順が連続する２つのメモリセルブロックに対して
   データの読み書きを行う場合、上記１列目に配列されて
   いるメモリセルブロックに接続される上記リードブロッ
   ク選択手段へ上記リードブロック選択信号を送出するサ
   イクルと同一のサイクルにて、ｍ列目に配列されるメモ
   リセルブロックに接続されている上記ライトブロック選
   択手段へ上記ライトブロック選択信号を送出し、２列目
   に配列されるメモリセルブロックにおけるすべてのビッ
   ト線をプリチャージ状態とする上記プリチャージ手段へ
   プリチャージ信号を送出する、請求項６記載の半導体メ
   モリ装置。
8. 【請求項８】 １ビットのデータを記憶する１ポートタ
   イプの基本セルを列方向へｐ（但し、ｐ≧１）ビット分
   並べ１ワード分のデータを記憶するメモリセルを構成し
   該メモリセルを行方向にｎ（但し、ｎ≧１）個並べてな
   るメモリセルブロックを列方向へｍ（但し、ｍ≧２）個
   並べた記憶手段と、 上記記憶手段において上記メモリセルの列方向沿いに延
   在するワード線と、 それぞれの上記メモリセルブロックにおいて列方向へ配
   列されている上記メモリセルを構成する上記基本セルの
   それぞれが接続されるサブワード線と、 上記記憶手段において行方向に配列されているそれぞれ
   の上記メモリセルを構成するそれぞれの基本セルが接続
   され上記行方向に延在するビット線と、 上記ビット線のそれぞれに接続され、プリチャージ信号
   により上記ビット線をプリチャージするプリチャージ手
   段と、 上記ワード線が接続され、これらのワード線のいずれか
   一つを選択し活性化する行選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
   メモリセルブロックにおける上記各ビット線が接続さ
   れ、外部から供給された書込データを上記ビット線に供
   給可能するライトブロック選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
   メモリセルブロックにおける上記各ビット線が接続さ
   れ、上記基本セルから上記ビット線を介して送出された
   読出しデータを外部へ送出可能とするリードブロック選
   択手段と、 上記記憶手段全体として上記メモリセルが（ｎ行×ｍ
   列）個備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、１≦ｔ≦ｍ
   であり、ｓ＝ｎのときｓ＋１＝１、ｓ＝１のときｓ−
   １＝ｎ であると規定するとき、任意の第１の位置座標
   （ｓ行×ｔ列）におけるメモリセルから選択が開始され
   位置座標（ｓ行×ｍ列）方向へ列値が連続する２つの位
   置座標におけるメモリセルの選択を行い、位置座標（ｓ
   行×ｍ列）の次は位置座標（ｓ＋１行×１列）から位置
   座標（ｓ＋１行×ｍ列）方向へ列値が連続する２つの位
   置座標におけるメモリセルの選択を行い、以下同様の順
   序にて選択がなされて、上記第１の位置座標におけるｔ
   値が１でないときには位置座標（ｓ行×ｔ−１列）まで
   に、上記ｔ値が１であるときには位置座標（ｓ−１行×
   ｍ列）までに含まれる任意の第２の位置座標におけるメ
   モリセルまで選択を行い、選択された２つの上記メモリ
   セルの内、一つの上記メモリセルからはデータの読み出
   し動作を行い、他方の上記メモリセルにはデータの書き
   込み動作を行うとき、 同一行に備わる２つの上記メモリセルに対してデータの
   読み書き動作を行う場合、データの読み出し動作を行う
   上記メモリセルが備わるｍ列内のｃ（２≦ｃ≦ｍ）列目
   のメモリセルブロックに接続されている上記リードブロ
   ック選択手段へ上記リードブロック選択信号を送出する
   サイクルと同一のサイクルにて、（ｃ−１）列目に配列
   されるメモリセルブロックに接続されている上記ライト
   ブロック選択手段へ上記ライトブロック選択信号を送出
   し、さらにｃ≠ｍのときには（ｃ＋１）列目、ｃ＝ｍの
   ときには１列目に配列されるメモリセルブロックにおけ
   るすべてのビット線をプリチャージ状態とする上記プリ
   チャージ手段へプリチャージ信号を送出し、 隣接する２つの行に備わりデータの読み書き順が連続す
   る２つのメモリセルブロックに対してデータの読み書き
   を行う場合、及び１行目及びｎ行目に備わりデータの読
   み書き順が連続する２つのメモリセルブロックに対して
   データの読み書きを行う場合、上記１列目に配列されて
   いるメモリセルブロックに接続される上記リードブロッ
   ク選択手段へ上記リードブロック選択信号を送出するサ
   イクルと同一のサイクルにて、ｍ列目に配列されるメモ
   リセルブロックに接続されている上記ライトブロック選
   択手段へ上記ライトブロック選択信号を送出し、２列目
   に配列されるメモリセルブロックにおけるすべてのビッ
   ト線をプリチャージ状態とする上記プリチャージ手段へ
   プリチャージ信号を送出し、 さらに上記ライトブロック選択信号及び上記リードブロ
   ック選択信号が供給された２つのメモリセルブロックへ
   ブロック選択信号を送出する、列選択手段と、 上記各メモリセルブロックにおいて延在するそれぞれの
   上記サブワード線に出力側が接続され、入力側が上記ワ
   ード線及び上記列選択手段に接続され、選択されたワー
   ド線から供給される信号と上記列選択手段が送出する上
   記ブロック選択信号とが供給されることで選択されたメ
   モリセルブロックにおける行方向のいずれかの上記サブ
   ワード線を活性化するサブワード線選択手段と、を備え
   たことを特徴とする半導体メモリ装置。
9. 【請求項９】 １ビットのデータを記憶する１ポートタ
   イプの基本セルを列方向へｐ（但し、ｐ≧１）ビット分
   並べ１ワード分のデータを記憶するメモリセルを構成し
   このメモリセルを行方向にｎ（但し、ｎ≧１）個並べて
   なるメモリセルブロックを列方向へｍ（但し、ｍ≧２）
   個並べた記憶手段と、 上記記憶手段において上記メモリセルの列方向沿いに延
   在するワード線と、 それぞれの上記メモリセルブロックにおいて列方向へ配
   列されている上記メモリセルを構成する基本セルのそれ
   ぞれが接続されるサブワード線と、 上記記憶手段において行方向に配列されているそれぞれ
   の上記メモリセルを構成するそれぞれの基本セルが接続
   され上記行方向に延在するビット線と、 上記ビット線のそれぞれに接続され、プリチャージ信号
   により上記ビット線をプリチャージするプリチャージ手
   段と、 上記ワード線が接続され、これらのワード線のいずれか
   一つを選択し活性化する行選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
   メモリセルブロックにおける上記各ビット線が接続さ
   れ、外部から供給された書込データを上記ビット線に供
   給可能するライトブロック選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
   メモリセルブロックにおける上記各ビット線が接続さ
   れ、上記メモリセルから上記ビット線を介して送出され
   た読出しデータを外部へ送出可能とするリードブロック
   選択手段と、 上記記憶手段全体として上記メモリセルが（ｎ行×ｍ
   列）個備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、１≦ｔ≦ｍ
   であり、ｓ＝ｎのときｓ＋１＝１、ｓ＝１のときｓ−
   １＝ｎ であると規定するとき、任意の第１の位置座標
   （ｓ行×ｔ列）におけるメモリセルから選択が開始され
   位置座標（ｓ行×ｍ列）方向へ列値が連続する２つの位
   置座標におけるメモリセルの選択を行い、位置座標（ｓ
   行×ｍ列）の次は位置座標（ｓ＋１行×１列）から位置
   座標（ｓ＋１行×ｍ列）方向へ列値が連続する２つの位
   置座標におけるメモリセルの選択を行い、以下同様の順
   序にて選択がなされて、上記第１の位置座標におけるｔ
   値が１でないときには位置座標（ｓ行×ｔ−１列）まで
   に、上記ｔ値が１であるときには位置座標（ｓ−１行×
   ｍ列）までに含まれる任意の第２の位置座標におけるメ
   モリセルまで選択を行い、選択された２つの上記メモリ
   セルの内、一つの上記メモリセルからはデータの読み出
   し動作を行い、他方の上記メモリセルにはデータの書き
   込み動作を行うとき、出力側が、 １列目に配列されているメモリセルブロックに接続され
   る上記リードブロック選択手段、２列目に配列されてい
   るメモリセルブロックに接続される上記プリチャージ手
   段、及びｍ列目に配列されているメモリセルブロックに
   接続される上記ライトブロック選択手段に接続され、並
   びにｍ列内のｃ（２≦ｃ≦ｍ）列目のメモリセルブロッ
   クに接続されている上記リードブロック選択手段、（ｃ
   −１）列目に配列されるメモリセルブロックに接続され
   ている上記ライトブロック選択手段、及びｃ≠ｍのとき
   には（ｃ＋１）列目、ｃ＝ｍのときには１列目に配列さ
   れるメモリセルブロックにおけるすべてのビット線をプ
   リチャージ状態とする上記プリチャージ手段に接続さ
   れ、 さらに上記ライトブロック選択信号及び上記リードブロ
   ック選択信号が供給された２つのメモリセルブロックへ
   ブロック選択信号を送出する列選択手段と、 ｍ列内のｅ（１≦ｅ≦ｍ−１）列目に配列されるそれぞ
   れのメモリセルブロックにおいて、上記サブワード線に
   出力側がそれぞれ接続され、二入力側の内、一入力側が
   ｎ行内のｄ（１≦ｄ≦ｎ）行のそれぞれに延在する上記
   ワード線に接続され他の入力側が上記列選択手段に接続
   され、選択されたワード線から供給される信号と上記列
   選択手段が送出する上記ブロック選択信号とが供給され
   ることで選択されたメモリセルブロックにおける行方向
   のいずれかの上記サブワード線を活性化し、 又、ｅ＝ｍ列目に配列されるメモリセルブロックにおい
   て、上記サブワード線に出力側がそれぞれ接続され、上
   記ｍ列目に配列されるメモリセルブロックの各メモリセ
   ルのそれぞれがデータ書き込み可能状態にある場合、選
   択されたワード線から信号が供給されることで上記ｍ列
   目のメモリセルブロックにおける行方向のいずれかの上
   記サブワード線を活性化する、サブワード線選択手段
   と、を備えたことを特徴とする半導体メモリ装置。
10. 【請求項１０】 １ビットのデータを記憶する１ポート
    タイプの基本セルを列方向へｐ（但し、ｐ≧１）ビット
    分並べ１ワード分のデータを記憶するメモリセルを構成
    しこのメモリセルを行方向にｎ（但し、ｎ≧１）個並べ
    てなるメモリセルブロックを列方向へｍ（但し、ｍ≧
    ２）個並べた記憶手段と、 上記記憶手段において上記メモリセルの列方向沿いに延
    在するワード線と、 それぞれの上記メモリセルブロックにおいて列方向へ配
    列されている上記メモリセルを構成する上記基本セルの
    それぞれが接続されるサブワード線と、 上記記憶手段において行方向に配列されているそれぞれ
    の上記メモリセルを構成するそれぞれの基本セルが接続
    され上記行方向に延在するビット線と、 上記ビット線のそれぞれに接続され、プリチャージ信号
    により上記ビット線をプリチャージするプリチャージ手
    段と、 上記ワード線が接続され、これらのワード線のいずれか
    一つを選択し活性化する行選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
    メモリセルブロックにおける上記各ビット線が接続さ
    れ、外部から供給された書込データを上記ビット線に供
    給可能するライトブロック選択手段と、 上記メモリセルブロックのそれぞれに一つずつ備わり各
    メモリセルブロックにおける上記各ビット線が接続さ
    れ、上記メモリセルから上記ビット線を介して送出され
    た読出しデータを外部へ送出可能とするリードブロック
    選択手段と、 上記記憶手段全体として上記メモリセルが（ｎ行×ｍ
    列）個備わり、ｓ，ｔの値が、１≦ｓ≦ｎ、１≦ｔ≦ｍ
    であり、ｓ＝ｎのときｓ＋１＝１、ｓ＝１のときｓ−
    １＝ｎ であると規定するとき、任意の第１の位置座標
    （ｓ行×ｔ列）におけるメモリセルから選択が開始され
    位置座標（ｓ行×ｍ列）方向へ列値が連続する２つの位
    置座標におけるメモリセルの選択を行い、位置座標（ｓ
    行×ｍ列）の次は位置座標（ｓ＋１行×１列）から位置
    座標（ｓ＋１行×ｍ列）方向へ列値が連続する２つの位
    置座標におけるメモリセルの選択を行い、以下同様の順
    序にて選択がなされて、上記第１の位置座標におけるｔ
    値が１でないときには位置座標（ｓ行×ｔ−１列）まで
    に、上記ｔ値が１であるときには位置座標（ｓ−１行×
    ｍ列）までに含まれる任意の第２の位置座標におけるメ
    モリセルまで選択を行い、選択された２つの上記メモリ
    セルの内、一つの上記メモリセルからはデータの読み出
    し動作を行い、他方の上記メモリセルにはデータの書き
    込み動作を行うとき、出力側が、 １列目に配列されているメモリセルブロックに接続され
    る上記リードブロック選択手段、２列目に配列されてい
    るメモリセルブロックに接続される上記プリチャージ手
    段、及びｍ列目に配列されているメモリセルブロックに
    接続される上記ライトブロック選択手段に接続され、並
    びにｍ列内のｃ（２≦ｃ≦ｍ）列目のメモリセルブロッ
    クに接続されている上記リードブロック選択手段、（ｃ
    −１）列目に配列されるメモリセルブロックに接続され
    ている上記ライトブロック選択手段、及びｃ≠ｍのとき
    には（ｃ＋１）列目、ｃ＝ｍのときには１列目に配列さ
    れるメモリセルブロックにおけるすべてのビット線をプ
    リチャージ状態とする上記プリチャージ手段に接続され
    る列選択手段と、 上記列選択手段の出力側に接続され、上記列選択手段が
    送出する上記ライトブロック選択信号及び上記リードブ
    ロック選択信号に基づきいずれか２つのメモリセルブロ
    ックへブロック選択信号を送出するブロック選択信号送
    出手段と、 ｍ列内のｅ（１≦ｅ≦ｍ−１）列目に配列されるそれぞ
    れのメモリセルブロックにおいて、上記サブワード線に
    出力側がそれぞれ接続され、二入力側の内、一入力側が
    ｎ行内のｄ（１≦ｄ≦ｎ）行のそれぞれに延在する上記
    ワード線に接続され他の入力側が上記ブロック選択信号
    送出手段に接続され、選択されたワード線から供給され
    る信号と上記ブロック選択信号送出手段が送出する上記
    ブロック選択信号とが供給されることで選択されたメモ
    リセルブロックにおける行方向のいずれかの上記サブワ
    ード線を活性化し、 又、ｅ＝ｍ列目に配列されるメモリセルブロックにおい
    て、上記サブワード線に出力側がそれぞれ接続され、入
    力側が上記ｄ行のそれぞれに延在する上記ワード線に接
    続され、他の入力側が上記接続されたワード線の延在す
    るｄ行に１を加えた（ｄ＋１）行に延在するワード線
    に、ｎ行に設けられるものについては１行目に延在する
    ワード線に接続され、上記ｍ列目に配列されるメモリセ
    ルブロックの各メモリセルのそれぞれがデータ書き込み
    可能状態にある場合、選択されたワード線から信号が供
    給されることで上記ｍ列目のメモリセルブロックにおけ
    る行方向のいずれかの上記サブワード線を活性化する、
    サブワード線選択手段と、を備えたことを特徴とする半
    導体メモリ装置。
11. 【請求項１１】 上記ｅ＝ｍ列目に配列されるメモリセ
    ルブロックにおける上記サブワード線選択手段は、さら
    に他の入力側が上記列選択手段に接続され、さらに他の
    入力側が上記列選択手段から上記ｍ列目のメモリセルブ
    ロックに接続される上記ライトブロック選択手段に延在
    する信号線に接続され、選択されたワード線から供給さ
    れる信号と上記ｍ列目のメモリセルブロックに接続され
    る上記ライトブロック選択手段に供給される信号とが供
    給されることで上記ｍ列目のメモリセルブロックにおけ
    る行方向のいずれかの上記サブワード線を活性化する、
    請求項１０記載の半導体メモリ装置。
12. 【請求項１２】 上記ライトブロック選択手段に接続さ
    れ、外部より上記メモリセルに記憶させるデータが供給
    されるデータ入力手段と、 上記リードブロック選択手段に接続され、上記メモリセ
    ルから送出された記憶データを上記データ入力手段が行
    う動作と同一サイクルにて外部へ送出するデータ送出手
    段と、を備えた請求項５ないし１１のいずれかに記載の
    半導体メモリ装置。
13. 【請求項１３】 上記列選択手段及び上記行選択手段の
    入力側に接続され、外部より供給される同期信号に従い
    アドレスを発生するアドレス発生手段を備えた、請求項
    ５ないし１２のいずれかに記載の半導体メモリ装置。
14. 【請求項１４】 上記第１の位置座標は（１行×１列）
    である、請求項５ないし１３のいずれかに記載の半導体
    メモリ装置。