JPH11110969A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 回路占有面積および消費電力を低減し高速ア
クセスするスタティック型半導体記憶装置を提供する。 【解決手段】 データ入出力ビット（ＤＱ０，ＤＱ１）
それぞれに対応して互いに独立にワード線（ＷＬ０〜Ｗ
Ｌｋ）が選択状態へ駆動されるメモリブロック（５５♯
０，５５♯１）を設ける。メモリセル（１）は、バイポ
ーラトランジスタ（ＢＰ１，ＢＰ２）とＭＯＳトランジ
スタ（Ｑ１〜Ｑ６）を含む。メモリブロックにおいては
選択列においてのみビット線に電流が流れ、各メモリブ
ロックにおいて１ビットのメモリセルに対するアクセス
が行なわれる。したがって、センスアンプおよび書込ド
ライバの数がデータビットの数と同じだけでよく、回路
占有面積が低減されるとともに、消費電流が低減され
る。
クセスするスタティック型半導体記憶装置を提供する。 【解決手段】 データ入出力ビット（ＤＱ０，ＤＱ１）
それぞれに対応して互いに独立にワード線（ＷＬ０〜Ｗ
Ｌｋ）が選択状態へ駆動されるメモリブロック（５５♯
０，５５♯１）を設ける。メモリセル（１）は、バイポ
ーラトランジスタ（ＢＰ１，ＢＰ２）とＭＯＳトランジ
スタ（Ｑ１〜Ｑ６）を含む。メモリブロックにおいては
選択列においてのみビット線に電流が流れ、各メモリブ
ロックにおいて１ビットのメモリセルに対するアクセス
が行なわれる。したがって、センスアンプおよび書込ド
ライバの数がデータビットの数と同じだけでよく、回路
占有面積が低減されるとともに、消費電流が低減され
る。
Description
【０００１】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、このスタティック型半導体
記憶装置における消費電力、チップ占有面積およびアク
セス時間を低減するための構成に関する。
導体記憶装置に関し、特に、このスタティック型半導体
記憶装置における消費電力、チップ占有面積およびアク
セス時間を低減するための構成に関する。
【０００２】
【従来の技術】図２８は、従来のスタティック型半導体
記憶装置の全体の構成を概略的に示す図である。図２８
においては、１ビットのデータＤＱを入出力する１ビッ
トワード構成のスタティック型半導体記憶装置の全体の
構成が一例として示される。
記憶装置の全体の構成を概略的に示す図である。図２８
においては、１ビットのデータＤＱを入出力する１ビッ
トワード構成のスタティック型半導体記憶装置の全体の
構成が一例として示される。
【０００３】図２８において、スタティック型半導体記
憶装置は、行列状に配列される複数のスタティック型メ
モリセルを有するメモリアレイ１００を含む。このメモ
リアレイ１００は、その内部構成は後に詳細に説明する
が、メモリセルの各行に対応して配設され、各々に対応
の行のメモリセルが接続する複数のワード線と、メモリ
セルの各列に対応して配置され、各々に対応の列のメモ
リセルが接続される複数のビット線対とを含む。このメ
モリアレイ１００は、各々が行（ワード線）を共有する
複数のメモリブロック１０１ａ、１０１ｂ、１０１ｃお
よび１０１ｄに行方向に沿って分割される。
憶装置は、行列状に配列される複数のスタティック型メ
モリセルを有するメモリアレイ１００を含む。このメモ
リアレイ１００は、その内部構成は後に詳細に説明する
が、メモリセルの各行に対応して配設され、各々に対応
の行のメモリセルが接続する複数のワード線と、メモリ
セルの各列に対応して配置され、各々に対応の列のメモ
リセルが接続される複数のビット線対とを含む。このメ
モリアレイ１００は、各々が行（ワード線）を共有する
複数のメモリブロック１０１ａ、１０１ｂ、１０１ｃお
よび１０１ｄに行方向に沿って分割される。
【０００４】このメモリアレイ１００においてメモリセ
ルを選択するために、メモリアレイ１００の行を指定す
るＸアドレス信号ビットＡＸ０〜ＡＸｍを受けるＸアド
レスバッファ１０２と、メモリブロック１０１ａ〜１０
１ｄそれぞれにおける列を指定するＹアドレス信号ビッ
トＡＹ０〜ＡＹｎを受けるＹアドレスバッファ１０３
と、メモリブロック１０１ａ〜１０１ｄのうちの１つの
メモリブロックを指定するＺアドレス信号ビットＡＺ０
およびＡＺ１を受けるＺアドレスバッファ１０４と、Ｘ
アドレスバッファ１０２からの内部アドレス信号をデコ
ードし、メモリアレイ１００における行を選択するＸデ
コーダ１０５と、Ｙアドレスバッファ１０３からの内部
アドレス信号をデコードし、メモリブロック１０１ａ〜
１０１ｄそれぞれにおいて列を選択する列選択信号を生
成するＹデコーダ１０６と、Ｚアドレスバッファ１０４
からの内部アドレス信号を受けてメモリブロック１０１
ａ〜１０１ｄの１つを指定するブロック選択信号を生成
するブロックセレクタ１０７を含む。
ルを選択するために、メモリアレイ１００の行を指定す
るＸアドレス信号ビットＡＸ０〜ＡＸｍを受けるＸアド
レスバッファ１０２と、メモリブロック１０１ａ〜１０
１ｄそれぞれにおける列を指定するＹアドレス信号ビッ
トＡＹ０〜ＡＹｎを受けるＹアドレスバッファ１０３
と、メモリブロック１０１ａ〜１０１ｄのうちの１つの
メモリブロックを指定するＺアドレス信号ビットＡＺ０
およびＡＺ１を受けるＺアドレスバッファ１０４と、Ｘ
アドレスバッファ１０２からの内部アドレス信号をデコ
ードし、メモリアレイ１００における行を選択するＸデ
コーダ１０５と、Ｙアドレスバッファ１０３からの内部
アドレス信号をデコードし、メモリブロック１０１ａ〜
１０１ｄそれぞれにおいて列を選択する列選択信号を生
成するＹデコーダ１０６と、Ｚアドレスバッファ１０４
からの内部アドレス信号を受けてメモリブロック１０１
ａ〜１０１ｄの１つを指定するブロック選択信号を生成
するブロックセレクタ１０７を含む。
【０００５】Ｘアドレスバッファ１０２は、Ｘアドレス
信号ビットＡＸ０〜ＡＸｍそれぞれに対応して設けら
れ、対応のアドレス信号ビットを受けて相補な内部アド
レス信号ビットを生成するバッファ回路ＸＢ０〜ＸＢｍ
を含む。Ｙアドレスバッファ１０３は、Ｙアドレス信号
ビットＡＹ０〜ＡＹｎそれぞれに対応して設けられ、対
応のアドレス信号ビットを受けて相補な内部アドレス信
号ビットを生成するバッファ回路ＹＢ０〜ＹＢｎを含
む。Ｚアドレスバッファ１０４は、アドレス信号ビット
ＡＺ０およびＡＺ１それぞれに対応して設けられ、対応
のアドレス信号ビットを受けて相補な内部アドレス信号
ビットを生成するバッファ回路ＺＢ０およびＺＢ１を含
む。
信号ビットＡＸ０〜ＡＸｍそれぞれに対応して設けら
れ、対応のアドレス信号ビットを受けて相補な内部アド
レス信号ビットを生成するバッファ回路ＸＢ０〜ＸＢｍ
を含む。Ｙアドレスバッファ１０３は、Ｙアドレス信号
ビットＡＹ０〜ＡＹｎそれぞれに対応して設けられ、対
応のアドレス信号ビットを受けて相補な内部アドレス信
号ビットを生成するバッファ回路ＹＢ０〜ＹＢｎを含
む。Ｚアドレスバッファ１０４は、アドレス信号ビット
ＡＺ０およびＡＺ１それぞれに対応して設けられ、対応
のアドレス信号ビットを受けて相補な内部アドレス信号
ビットを生成するバッファ回路ＺＢ０およびＺＢ１を含
む。
【０００６】半導体記憶装置は、さらに、メモリブロッ
ク１０１ａ〜１０１ｄそれぞれに対応して設けられ、活
性化時対応のメモリブロックの選択メモリセルのデータ
を増幅して共通データバス１１２上に伝達するセンスア
ンプ１１０ａ、１１０ｂ、１１０ｃおよび１１０ｄと、
活性化時共通データバス１１２上のデータを増幅して対
応のメモリブロック１０１ａ〜１０１ｄの選択メモリセ
ルへデータを書込む書込ドライバ１１１ａ〜１１１ｄを
含む。センスアンプ１１０ａ〜１１０ｄは、データ読出
時、ブロックセレクタ１０７からのブロック選択信号に
従って選択的に活性状態へ駆動される。書込ドライバ１
１１ａ〜１１１ｄは、データ書込動作時ブロックセレク
タ１０７からのブロック選択信号に応答して選択的に活
性化される。ブロックセレクタ１０７のブロック選択信
号が指定するメモリブロックに対して設けられたセンス
アンプまたは書込ドライバのみが活性状態へ駆動され
る。共通データバス１１２は、メモリブロック１０１ａ
〜１０１ｄ全体にわたって配設される。
ク１０１ａ〜１０１ｄそれぞれに対応して設けられ、活
性化時対応のメモリブロックの選択メモリセルのデータ
を増幅して共通データバス１１２上に伝達するセンスア
ンプ１１０ａ、１１０ｂ、１１０ｃおよび１１０ｄと、
活性化時共通データバス１１２上のデータを増幅して対
応のメモリブロック１０１ａ〜１０１ｄの選択メモリセ
ルへデータを書込む書込ドライバ１１１ａ〜１１１ｄを
含む。センスアンプ１１０ａ〜１１０ｄは、データ読出
時、ブロックセレクタ１０７からのブロック選択信号に
従って選択的に活性状態へ駆動される。書込ドライバ１
１１ａ〜１１１ｄは、データ書込動作時ブロックセレク
タ１０７からのブロック選択信号に応答して選択的に活
性化される。ブロックセレクタ１０７のブロック選択信
号が指定するメモリブロックに対して設けられたセンス
アンプまたは書込ドライバのみが活性状態へ駆動され
る。共通データバス１１２は、メモリブロック１０１ａ
〜１０１ｄ全体にわたって配設される。
【０００７】スタティック型半導体記憶装置は、さら
に、データ読出時、共通データバス１１２上に読出され
た内部読出データをバッファ処理してデータ入出力端子
１１３へ伝達する出力バッファ１１４と、データ書込時
活性化され、データ入出力端子１１３上に与えられた外
部書込データをバッファ処理して内部書込データを生成
して共通データバス１１２上に伝達する入力バッファ１
１５を含む。次に動作について簡単に説明する。
に、データ読出時、共通データバス１１２上に読出され
た内部読出データをバッファ処理してデータ入出力端子
１１３へ伝達する出力バッファ１１４と、データ書込時
活性化され、データ入出力端子１１３上に与えられた外
部書込データをバッファ処理して内部書込データを生成
して共通データバス１１２上に伝達する入力バッファ１
１５を含む。次に動作について簡単に説明する。
【０００８】Ｘデコーダ１０５は、Ｘアドレスバッファ
１０２から与えられた相補な内部アドレス信号を受けて
デコードし、メモリブロック１０１ａ〜１０１ｄに共通
に配設される行（ワード線）を選択状態へ駆動する。こ
れにより、メモリブロック１０１ａ〜１０１ｄにおい
て、この選択行に接続されるメモリセルのデータがそれ
ぞれ対応のビット線対上に読出される。Ｙデコーダ１０
６は、Ｙアドレスバッファ１０３からの相補な内部アド
レス信号をデコードし、メモリブロック１０１ａ〜１０
１ｄそれぞれにおいて１列を選択する。これにより、メ
モリブロック１０１ａ〜１０１ｄそれぞれにおいて、選
択列が対応のセンスアンプ１１０ａ〜１１０ｄおよび書
込ドライバ１１１ａ〜１１１ｄに電気的に接続される。
１０２から与えられた相補な内部アドレス信号を受けて
デコードし、メモリブロック１０１ａ〜１０１ｄに共通
に配設される行（ワード線）を選択状態へ駆動する。こ
れにより、メモリブロック１０１ａ〜１０１ｄにおい
て、この選択行に接続されるメモリセルのデータがそれ
ぞれ対応のビット線対上に読出される。Ｙデコーダ１０
６は、Ｙアドレスバッファ１０３からの相補な内部アド
レス信号をデコードし、メモリブロック１０１ａ〜１０
１ｄそれぞれにおいて１列を選択する。これにより、メ
モリブロック１０１ａ〜１０１ｄそれぞれにおいて、選
択列が対応のセンスアンプ１１０ａ〜１１０ｄおよび書
込ドライバ１１１ａ〜１１１ｄに電気的に接続される。
【０００９】データ読出時においては、ブロックセレク
タ１０７からのブロック選択信号に従って、選択メモリ
ブロックに対して設けられたセンスアンプのみが活性状
態へ駆動され、残りのセンスアンプは出力ハイインピー
ダンス状態に保持される。たとえば、メモリブロック１
０１ａが指定された場合、センスアンプ１１０ａが活性
化され、このメモリブロック１０１ａの選択列上に読出
されたデータが増幅されて共通データバス１１２上に伝
達される。この共通データバス１１２上の内部読出デー
タが出力バッファ１１４によりさらにバッファ処理され
てデータ入出力端子１１３へ伝達され、外部読出データ
ＤＱが生成される。
タ１０７からのブロック選択信号に従って、選択メモリ
ブロックに対して設けられたセンスアンプのみが活性状
態へ駆動され、残りのセンスアンプは出力ハイインピー
ダンス状態に保持される。たとえば、メモリブロック１
０１ａが指定された場合、センスアンプ１１０ａが活性
化され、このメモリブロック１０１ａの選択列上に読出
されたデータが増幅されて共通データバス１１２上に伝
達される。この共通データバス１１２上の内部読出デー
タが出力バッファ１１４によりさらにバッファ処理され
てデータ入出力端子１１３へ伝達され、外部読出データ
ＤＱが生成される。
【００１０】データ書込時においては、ブロックセレク
タ１０７からのブロック選択信号に従って、選択メモリ
ブロックに対して設けられた書込ドライバが活性状態へ
駆動される。残りの書込ドライバは、すべて出力ハイイ
ンピーダンス状態に保持される。メモリブロック１０１
ａがたとえば選択された場合、入力バッファ１１５から
共通データバス１１２上に伝達された内部書込データに
従って書込ドライバ１１１ａがさらに増幅動作を行なっ
てメモリブロック１０１ａの選択列上に書込データを伝
達し、これにより選択メモリセルへのデータの書込が行
なわれる。
タ１０７からのブロック選択信号に従って、選択メモリ
ブロックに対して設けられた書込ドライバが活性状態へ
駆動される。残りの書込ドライバは、すべて出力ハイイ
ンピーダンス状態に保持される。メモリブロック１０１
ａがたとえば選択された場合、入力バッファ１１５から
共通データバス１１２上に伝達された内部書込データに
従って書込ドライバ１１１ａがさらに増幅動作を行なっ
てメモリブロック１０１ａの選択列上に書込データを伝
達し、これにより選択メモリセルへのデータの書込が行
なわれる。
【００１１】ここで、ブロックセレクタ１０７は、Ｚア
ドレスバッファ１０４からの相補アドレス信号をデコー
ドし、４つのメモリブロック１０１ａ〜１０１ｄのうち
１つのメモリブロックを指定するブロック選択信号を生
成する。
ドレスバッファ１０４からの相補アドレス信号をデコー
ドし、４つのメモリブロック１０１ａ〜１０１ｄのうち
１つのメモリブロックを指定するブロック選択信号を生
成する。
【００１２】この図２８に示すように、メモリアレイ１
００を４つのメモリブロック１０１ａ〜１０１ｄに分割
することにより、各メモリブロック１０１ａ〜１０１ｄ
と対応のセンスアンプ１１０ａ〜１１０ｄおよび書込ド
ライバ１１１ａ〜１１１ｄの間の内部（ローカル）デー
タバス（図示せず）を短くすることができ、内部データ
バスの負荷が軽減され、高速でデータの書込／読出を行
なうことができる。また、データ読出時、内部データバ
スの負荷が小さいため、選択メモリセルのデータを確実
に内部データバス上に高速で伝達することができる。
００を４つのメモリブロック１０１ａ〜１０１ｄに分割
することにより、各メモリブロック１０１ａ〜１０１ｄ
と対応のセンスアンプ１１０ａ〜１１０ｄおよび書込ド
ライバ１１１ａ〜１１１ｄの間の内部（ローカル）デー
タバス（図示せず）を短くすることができ、内部データ
バスの負荷が軽減され、高速でデータの書込／読出を行
なうことができる。また、データ読出時、内部データバ
スの負荷が小さいため、選択メモリセルのデータを確実
に内部データバス上に高速で伝達することができる。
【００１３】図２９は、図２８に示すメモリアレイの構
成をより具体的に示す図である。図２９においては、２
つのメモリブロック１０１ａおよび１０１ｄの構成を代
表的に示す。
成をより具体的に示す図である。図２９においては、２
つのメモリブロック１０１ａおよび１０１ｄの構成を代
表的に示す。
【００１４】図２９において、メモリブロック１０１ａ
および１０１ｄは同じ構成を備え、行列状に配列される
メモリセルＭＣと、メモリセルＭＣの各列に対応して配
置されるビット線対ＢＬＰ０〜ＢＬＰｋと、ビット線対
ＢＬＰ０〜ＢＬＰｋそれぞれに対応して設けられ、対応
のビット線対を所定電位にプリチャージしかつデータ読
出時に対応のビット線対に電流を供給するビット線負荷
回路ＬＤ０〜ＬＤｋと、ビット線対ＢＬＰ０〜ＢＬＰｋ
それぞれに対応して設けられ、図２８に示すＹデコーダ
からの列選択信号Ｙ０，／Ｙ０〜Ｙｋ，／Ｙｋに応答し
て選択的に導通し、対応のビット線対を対応のローカル
データバスＩＯＢａ（またはＩＯＢｄ）に電気的に接続
するマルチプレクサＭＸ０〜ＭＸｋを含む。ビット線対
ＢＬＰ０〜ＢＬＰｋの各々は、互いに相補なデータ信号
を伝達するためのビット線ＢＬおよび／ＢＬを含む。
および１０１ｄは同じ構成を備え、行列状に配列される
メモリセルＭＣと、メモリセルＭＣの各列に対応して配
置されるビット線対ＢＬＰ０〜ＢＬＰｋと、ビット線対
ＢＬＰ０〜ＢＬＰｋそれぞれに対応して設けられ、対応
のビット線対を所定電位にプリチャージしかつデータ読
出時に対応のビット線対に電流を供給するビット線負荷
回路ＬＤ０〜ＬＤｋと、ビット線対ＢＬＰ０〜ＢＬＰｋ
それぞれに対応して設けられ、図２８に示すＹデコーダ
からの列選択信号Ｙ０，／Ｙ０〜Ｙｋ，／Ｙｋに応答し
て選択的に導通し、対応のビット線対を対応のローカル
データバスＩＯＢａ（またはＩＯＢｄ）に電気的に接続
するマルチプレクサＭＸ０〜ＭＸｋを含む。ビット線対
ＢＬＰ０〜ＢＬＰｋの各々は、互いに相補なデータ信号
を伝達するためのビット線ＢＬおよび／ＢＬを含む。
【００１５】ビット線負荷回路ＬＤ０〜ＬＤｋの各々
は、電源ノードＶｃｃとビット線ＢＬおよび／ＢＬそれ
ぞれとの間に設けられる抵抗接続されたｎチャネルＭＯ
ＳトランジスタＴ０およびＴ１を含む。
は、電源ノードＶｃｃとビット線ＢＬおよび／ＢＬそれ
ぞれとの間に設けられる抵抗接続されたｎチャネルＭＯ
ＳトランジスタＴ０およびＴ１を含む。
【００１６】マルチプレクサＭＸ０〜ＭＸｋの各々は、
ビット線ＢＬおよび／ＢＬそれぞれに対応して設けら
れ、対応の相補な列選択信号Ｙｉ，／Ｙｉに応答して導
通するＣＭＯＳトランスミッションゲートを備える（ｉ
＝０〜ｋ）。
ビット線ＢＬおよび／ＢＬそれぞれに対応して設けら
れ、対応の相補な列選択信号Ｙｉ，／Ｙｉに応答して導
通するＣＭＯＳトランスミッションゲートを備える（ｉ
＝０〜ｋ）。
【００１７】メモリブロック１０１ａ〜１０１ｄのメモ
リセルの各行に対し共通にワード線ＷＬ０、ＷＬ１、…
が配設される。これらのワード線ＷＬ０、ＷＬ１、…の
各々には、メモリブロック１０１ａ〜１０１ｄの対応の
行に対応して配置されたメモリセルが接続される。すな
わち、ワード線ＷＬ０、ＷＬ１、…は、メモリブロック
１０１ａ〜１０１ｄの各行に対して共通に配設される。
したがって、図２８に示すＸデコーダ１０５からの行選
択信号に従ってワード線が選択状態へ駆動されるときに
は、メモリブロック１０１ａ〜１０１ｄそれぞれにおい
て１行のメモリセルが同時に選択状態へ駆動される。
リセルの各行に対し共通にワード線ＷＬ０、ＷＬ１、…
が配設される。これらのワード線ＷＬ０、ＷＬ１、…の
各々には、メモリブロック１０１ａ〜１０１ｄの対応の
行に対応して配置されたメモリセルが接続される。すな
わち、ワード線ＷＬ０、ＷＬ１、…は、メモリブロック
１０１ａ〜１０１ｄの各行に対して共通に配設される。
したがって、図２８に示すＸデコーダ１０５からの行選
択信号に従ってワード線が選択状態へ駆動されるときに
は、メモリブロック１０１ａ〜１０１ｄそれぞれにおい
て１行のメモリセルが同時に選択状態へ駆動される。
【００１８】ローカルデータバスＩＯＢａ〜ＩＯＢｄ
は、それぞれ対応のメモリブロックに対してのみ設けら
れる。メモリブロック１０１ａに対して設けられるセン
スアンプ１１０ａおよび書込ドライバ１１１ａはブロッ
ク選択信号ＢＳａの活性化時イネーブル状態とされる。
メモリブロック１０１ｄに対して設けられるセンスアン
プ１１０ｄおよび書込ドライバ１１１ｄは、ブロック選
択信号ＢＳｄの活性化時イネーブル状態とされる。セン
スアンプ１１０ａ〜１１０ｄは、センスアンプ活性化信
号ＳＡＥをまた受け、書込ドライバ１１１ａ〜１１１ｄ
は、書込ドライバイネーブル信号ＷＤＥをまた受ける。
は、それぞれ対応のメモリブロックに対してのみ設けら
れる。メモリブロック１０１ａに対して設けられるセン
スアンプ１１０ａおよび書込ドライバ１１１ａはブロッ
ク選択信号ＢＳａの活性化時イネーブル状態とされる。
メモリブロック１０１ｄに対して設けられるセンスアン
プ１１０ｄおよび書込ドライバ１１１ｄは、ブロック選
択信号ＢＳｄの活性化時イネーブル状態とされる。セン
スアンプ１１０ａ〜１１０ｄは、センスアンプ活性化信
号ＳＡＥをまた受け、書込ドライバ１１１ａ〜１１１ｄ
は、書込ドライバイネーブル信号ＷＤＥをまた受ける。
【００１９】これらのセンスアンプ１１０ａ〜１１０ｄ
は、センスアンプ活性化信号ＳＡＥおよび対応のブロッ
ク選択信号ＢＳ（ＢＳａ〜ＢＳｄ）がともに活性状態の
ときに活性状態へ駆動され、対応のメモリブロックから
対応のローカルデータバスに読出されたデータの増幅動
作を行なう。書込ドライバ１１１ａ〜１１１ｄは、対応
のブロック選択信号ＢＳ（ＢＳａ〜ＢＳｄ）および書込
ドライバイネーブル信号ＷＤＥがともに活性状態のとき
に活性化され、共通データバス１１２上に与えられたデ
ータを増幅して対応のローカルデータバスに書込データ
を伝達する。次に動作について簡単に説明する。
は、センスアンプ活性化信号ＳＡＥおよび対応のブロッ
ク選択信号ＢＳ（ＢＳａ〜ＢＳｄ）がともに活性状態の
ときに活性状態へ駆動され、対応のメモリブロックから
対応のローカルデータバスに読出されたデータの増幅動
作を行なう。書込ドライバ１１１ａ〜１１１ｄは、対応
のブロック選択信号ＢＳ（ＢＳａ〜ＢＳｄ）および書込
ドライバイネーブル信号ＷＤＥがともに活性状態のとき
に活性化され、共通データバス１１２上に与えられたデ
ータを増幅して対応のローカルデータバスに書込データ
を伝達する。次に動作について簡単に説明する。
【００２０】図２８に示すＸデコーダ１０５からのワー
ド線選択信号に従って選択ワード線の電位が立上がる。
今、ワード線ＷＬ０が選択状態へ駆動される場合を考え
る。この状態においては、メモリブロック１０１ａ〜１
０１ｄ各々において、このワード線ＷＬ０に接続される
メモリセルＭＣの記憶データが対応のビット線対ＢＬＰ
０〜ＢＬＰｋ上に読出される。このとき、ビット線負荷
回路ＬＤ０〜ＬＤｋからの供給電流（カラム電流）によ
り、各メモリセルＭＣの記憶データに応じた電位差がビ
ット線対ＢＬＰ０〜ＢＬＰｋ各々のビット線ＢＬおよび
／ＢＬに生じる。
ド線選択信号に従って選択ワード線の電位が立上がる。
今、ワード線ＷＬ０が選択状態へ駆動される場合を考え
る。この状態においては、メモリブロック１０１ａ〜１
０１ｄ各々において、このワード線ＷＬ０に接続される
メモリセルＭＣの記憶データが対応のビット線対ＢＬＰ
０〜ＢＬＰｋ上に読出される。このとき、ビット線負荷
回路ＬＤ０〜ＬＤｋからの供給電流（カラム電流）によ
り、各メモリセルＭＣの記憶データに応じた電位差がビ
ット線対ＢＬＰ０〜ＢＬＰｋ各々のビット線ＢＬおよび
／ＢＬに生じる。
【００２１】また図２８に示すＹデコーダ１０６からの
列選択信号に従って、メモリブロック１０１ａ〜１０１
ｄそれぞれにおいて１列が選択される。今、ビット線対
ＢＬＰ０が選択された場合を考える。この場合において
マルチプレクサＭＸ０が導通し、メモリブロック１０１
ａ〜１０１ｄそれぞれのビット線対ＢＬＰ０が対応のロ
ーカルデータバスＩＯＢａ〜ＩＯＢｄに接続される。デ
ータ読出時においては、センスアンプ活性化信号ＳＡＥ
が活性化され、データ書込時においては、書込ドライバ
イネーブル信号ＷＤＥが活性化される。これらのセンス
アンプ活性化信号ＳＡＥおよび書込ドライバイネーブル
信号ＷＤＥは、それぞれ出力イネーブル信号ＯＥおよび
ライトイネーブル信号ＷＥ（外部から与える）に従って
内部で発生される。
列選択信号に従って、メモリブロック１０１ａ〜１０１
ｄそれぞれにおいて１列が選択される。今、ビット線対
ＢＬＰ０が選択された場合を考える。この場合において
マルチプレクサＭＸ０が導通し、メモリブロック１０１
ａ〜１０１ｄそれぞれのビット線対ＢＬＰ０が対応のロ
ーカルデータバスＩＯＢａ〜ＩＯＢｄに接続される。デ
ータ読出時においては、センスアンプ活性化信号ＳＡＥ
が活性化され、データ書込時においては、書込ドライバ
イネーブル信号ＷＤＥが活性化される。これらのセンス
アンプ活性化信号ＳＡＥおよび書込ドライバイネーブル
信号ＷＤＥは、それぞれ出力イネーブル信号ＯＥおよび
ライトイネーブル信号ＷＥ（外部から与える）に従って
内部で発生される。
【００２２】またブロックセレクタ（図２８参照）１０
７からのブロック選択信号により１つのメモリブロック
が選択される。今メモリブロック１０１ａが選択され、
ブロック選択信号ＢＳａが活性状態とされた場合を考え
る。この状態において、データ書込時においてはセンス
アンプ１１０ａが活性化され、ローカルデータバスＩＯ
Ｂａ上に読出されたメモリセルデータが増幅されて共通
データバス１１２上に伝達される。データ書込時におい
て書込ドライバ１１１ａが活性化され、共通データバス
１１２上の書込データに従ってローカルデータバスＩＯ
Ｂａ上に内部書込データが生成され、マルチプレクサＭ
Ｘ０を介してメモリセルＭＣにデータが書込まれる。
７からのブロック選択信号により１つのメモリブロック
が選択される。今メモリブロック１０１ａが選択され、
ブロック選択信号ＢＳａが活性状態とされた場合を考え
る。この状態において、データ書込時においてはセンス
アンプ１１０ａが活性化され、ローカルデータバスＩＯ
Ｂａ上に読出されたメモリセルデータが増幅されて共通
データバス１１２上に伝達される。データ書込時におい
て書込ドライバ１１１ａが活性化され、共通データバス
１１２上の書込データに従ってローカルデータバスＩＯ
Ｂａ上に内部書込データが生成され、マルチプレクサＭ
Ｘ０を介してメモリセルＭＣにデータが書込まれる。
【００２３】非選択メモリブロックにおいては、センス
アンプおよび書込ドライバは、出力ハイインピーダンス
状態である。したがって、ブロックセレクタからのブロ
ック選択信号が指定するメモリブロックに対してのみデ
ータの書込または読出が行なわれる。
アンプおよび書込ドライバは、出力ハイインピーダンス
状態である。したがって、ブロックセレクタからのブロ
ック選択信号が指定するメモリブロックに対してのみデ
ータの書込または読出が行なわれる。
【００２４】この図２９に示すように、メモリアレイを
複数のメモリブロック１０１ａ〜１０１ｄに分割するこ
とにより、各メモリブロック１０１ａ〜１０１ｄに対し
て設けられるローカルデータバスＩＯＢａ〜ＩＯＢｄの
長さが短くなり、その負荷容量が小さくなる。したがっ
て、対応のメモリブロックにおいて読出されたメモリセ
ルデータが高速でかつ正確に対応のセンスアンプへ伝達
され、高速データ読出が可能となる。また、データ書込
時においても書込ドライバは、この負荷の小さなローカ
ルデータバスを駆動してかつ対応のマルチプレクサを介
してビット線対を駆動することが要求されるのに対し
て、このローカルデータバスの負荷が小さいため、高速
で書込データに従って選択列に対応するビット線対を書
込データに対応する電位レベルへ駆動することができ、
高速書込が可能となる。
複数のメモリブロック１０１ａ〜１０１ｄに分割するこ
とにより、各メモリブロック１０１ａ〜１０１ｄに対し
て設けられるローカルデータバスＩＯＢａ〜ＩＯＢｄの
長さが短くなり、その負荷容量が小さくなる。したがっ
て、対応のメモリブロックにおいて読出されたメモリセ
ルデータが高速でかつ正確に対応のセンスアンプへ伝達
され、高速データ読出が可能となる。また、データ書込
時においても書込ドライバは、この負荷の小さなローカ
ルデータバスを駆動してかつ対応のマルチプレクサを介
してビット線対を駆動することが要求されるのに対し
て、このローカルデータバスの負荷が小さいため、高速
で書込データに従って選択列に対応するビット線対を書
込データに対応する電位レベルへ駆動することができ、
高速書込が可能となる。
【００２５】図３０は、１つのメモリセルＭＣの構成を
概略的に示す図である。図３０において、メモリセルＭ
Ｃは、ワード線ＷＬ上の信号電位に応答して導通し、記
憶ノードＳＮおよび／ＳＮをそれぞれビット線ＢＬおよ
び／ＢＬに接続するｎチャネルＭＯＳトランジスタＱａ
およびＱｂと、記憶ノードＳＮと接地ノードＶｓｓの間
に接続されかつそのゲートが記憶ノード／ＳＮに接続さ
れるｎチャネルＭＯＳトランジスタＱｃと、記憶ノード
／ＳＮと接地ノードＶｓｓの間に接続されかつそのゲー
トが記憶ノードＳＮに接続されるｎチャネルＭＯＳトラ
ンジスタＱｄと、記憶ノードＳＮおよび／ＳＮを、それ
ぞれ電源電圧Ｖｃｃレベルにプルアップするための抵抗
素子ＺａおよびＺｂとを含む。抵抗素子ＺａおよびＺｂ
は、ポリシリコン抵抗または薄膜トランジスタで構成さ
れる。ＭＯＳトランジスタＱｃおよびＱｄは、フリップ
フロップを構成し、この記憶ノードＳＮおよび／ＳＮの
データをラッチする。次に、この図３０に示すメモリセ
ルＭＣの動作について図３１を参照して説明する。
概略的に示す図である。図３０において、メモリセルＭ
Ｃは、ワード線ＷＬ上の信号電位に応答して導通し、記
憶ノードＳＮおよび／ＳＮをそれぞれビット線ＢＬおよ
び／ＢＬに接続するｎチャネルＭＯＳトランジスタＱａ
およびＱｂと、記憶ノードＳＮと接地ノードＶｓｓの間
に接続されかつそのゲートが記憶ノード／ＳＮに接続さ
れるｎチャネルＭＯＳトランジスタＱｃと、記憶ノード
／ＳＮと接地ノードＶｓｓの間に接続されかつそのゲー
トが記憶ノードＳＮに接続されるｎチャネルＭＯＳトラ
ンジスタＱｄと、記憶ノードＳＮおよび／ＳＮを、それ
ぞれ電源電圧Ｖｃｃレベルにプルアップするための抵抗
素子ＺａおよびＺｂとを含む。抵抗素子ＺａおよびＺｂ
は、ポリシリコン抵抗または薄膜トランジスタで構成さ
れる。ＭＯＳトランジスタＱｃおよびＱｄは、フリップ
フロップを構成し、この記憶ノードＳＮおよび／ＳＮの
データをラッチする。次に、この図３０に示すメモリセ
ルＭＣの動作について図３１を参照して説明する。
【００２６】今、図３１に示すように、記憶ノードＳＮ
にＨレベルのデータが、記憶ノード／ＳＮにＬレベルの
データが保持されている状態を考える。この状態におい
ては、ＭＯＳトランジスタＱｃはオフ状態、ＭＯＳトラ
ンジスタＱｄはオン状態にある。抵抗素子ＺａおよびＺ
ｂの抵抗値は極めて大きく、微小な電流がこれらの抵抗
素子ＺａおよびＺｂを介して流れるだけである。
にＨレベルのデータが、記憶ノード／ＳＮにＬレベルの
データが保持されている状態を考える。この状態におい
ては、ＭＯＳトランジスタＱｃはオフ状態、ＭＯＳトラ
ンジスタＱｄはオン状態にある。抵抗素子ＺａおよびＺ
ｂの抵抗値は極めて大きく、微小な電流がこれらの抵抗
素子ＺａおよびＺｂを介して流れるだけである。
【００２７】ワード線ＷＬが選択され、その電位が上昇
すると、ＭＯＳトランジスタＱａおよびＱｂが導通し、
記憶ノードＳＮおよび／ＳＮがそれぞれビット線ＢＬお
よび／ＢＬに電気的に接続される。ビット線ＢＬおよび
／ＢＬには、ビット線負荷回路ＬＤから電流が供給され
る。記憶ノードＳＮの電位レベルはＨレベルであり、ビ
ット線負荷回路ＬＤからの電流はこの記憶ノードＳＮへ
は流れ込まず、ビット線ＢＬはＨレベルを保持する。一
方、記憶ノード／ＳＮがＬレベルの場合、このビット線
負荷回路ＬＤからの電流がＭＯＳトランジスタＱｂおよ
びＱｄを介して流れ、ビット線／ＢＬの電位が低下す
る。このビット線／ＢＬの電位は、ビット線／ＢＬの抵
抗とＭＯＳトランジスタＱｂおよびＱｄのオン抵抗の比
により定められる。このビット線／ＢＬの電位が低下す
ることにより、ビット線ＢＬおよび／ＢＬに電位差が生
じる。このビット線ＢＬおよび／ＢＬの電位差が、図２
９に示す対応のセンスアンプ（１１０ａ〜１１０ｄ）に
より検知増幅される。
すると、ＭＯＳトランジスタＱａおよびＱｂが導通し、
記憶ノードＳＮおよび／ＳＮがそれぞれビット線ＢＬお
よび／ＢＬに電気的に接続される。ビット線ＢＬおよび
／ＢＬには、ビット線負荷回路ＬＤから電流が供給され
る。記憶ノードＳＮの電位レベルはＨレベルであり、ビ
ット線負荷回路ＬＤからの電流はこの記憶ノードＳＮへ
は流れ込まず、ビット線ＢＬはＨレベルを保持する。一
方、記憶ノード／ＳＮがＬレベルの場合、このビット線
負荷回路ＬＤからの電流がＭＯＳトランジスタＱｂおよ
びＱｄを介して流れ、ビット線／ＢＬの電位が低下す
る。このビット線／ＢＬの電位は、ビット線／ＢＬの抵
抗とＭＯＳトランジスタＱｂおよびＱｄのオン抵抗の比
により定められる。このビット線／ＢＬの電位が低下す
ることにより、ビット線ＢＬおよび／ＢＬに電位差が生
じる。このビット線ＢＬおよび／ＢＬの電位差が、図２
９に示す対応のセンスアンプ（１１０ａ〜１１０ｄ）に
より検知増幅される。
【００２８】このＬレベルを記憶する記憶ノードに対
し、ビット線から流れる電流は、カラム電流と呼ばれ、
ワード線選択時においてはすべての列において流れる。
ワード線ＷＬが非選択状態へ移行すると、この記憶ノー
ドＳＮおよび／ＳＮは、ともに、ＭＯＳトランジスタＱ
ｃおよびＱｄのラッチ回路により元の電位レベルに復帰
する。
し、ビット線から流れる電流は、カラム電流と呼ばれ、
ワード線選択時においてはすべての列において流れる。
ワード線ＷＬが非選択状態へ移行すると、この記憶ノー
ドＳＮおよび／ＳＮは、ともに、ＭＯＳトランジスタＱ
ｃおよびＱｄのラッチ回路により元の電位レベルに復帰
する。
【００２９】データ書込時においては、データ読出と同
様、ワード線ＷＬが選択状態へ駆動され、ビット線ＢＬ
および／ＢＬに電位差が生じる。この場合には、対応の
書込ドライバがビット線ＢＬおよび／ＢＬをＨレベルお
よびＬレベルへと書込データに応じて駆動し、この記憶
ノードＳＮおよび／ＳＮの電位レベルを、書込データに
応じた電位レベルに設定する。これにより、データの書
込が行なわれる。
様、ワード線ＷＬが選択状態へ駆動され、ビット線ＢＬ
および／ＢＬに電位差が生じる。この場合には、対応の
書込ドライバがビット線ＢＬおよび／ＢＬをＨレベルお
よびＬレベルへと書込データに応じて駆動し、この記憶
ノードＳＮおよび／ＳＮの電位レベルを、書込データに
応じた電位レベルに設定する。これにより、データの書
込が行なわれる。
【００３０】
【発明が解決しようとする課題】従来のスタティック型
半導体記憶装置においては、１つのワード線を選択状態
へ駆動したとき、この選択ワード線に接続されるすべて
のメモリセルに、この図３１に示すようなカラム電流Ｉ
ｃが流れる。したがって、１つのワード線に数多くのメ
モリセルＭＣが接続される場合、このカラム電流Ｉｃの
合計値が大きくなり、消費電流が増加し、低消費電流を
実現することができなくなる。このようなカラム電流Ｉ
ｃによる消費電流を低減するためには、１つのワード線
に接続されるメモリセルの数を低減する必要がある。こ
のような、１つのワード線に接続されるメモリセルの数
を低減する手法の１つに、分割ワード線構造と呼ばれる
ワード線駆動方式がある。
半導体記憶装置においては、１つのワード線を選択状態
へ駆動したとき、この選択ワード線に接続されるすべて
のメモリセルに、この図３１に示すようなカラム電流Ｉ
ｃが流れる。したがって、１つのワード線に数多くのメ
モリセルＭＣが接続される場合、このカラム電流Ｉｃの
合計値が大きくなり、消費電流が増加し、低消費電流を
実現することができなくなる。このようなカラム電流Ｉ
ｃによる消費電流を低減するためには、１つのワード線
に接続されるメモリセルの数を低減する必要がある。こ
のような、１つのワード線に接続されるメモリセルの数
を低減する手法の１つに、分割ワード線構造と呼ばれる
ワード線駆動方式がある。
【００３１】図３２（Ａ）は、この分割ワード線方式の
メモリアレイの構成を概略的に示す図である。図３２
（Ａ）において、メモリアレイは、４つのメモリブロッ
クａ、ｂ、ｃおよびｄに分割される。これらのメモリブ
ロックａ〜ｄの各行に共通にグローバルワード線ＧＷＬ
０、ＧＷＬ１、…が配設される。これらのグローバルワ
ード線ＧＷＬ０、ＧＷＬ１、…へは、図２８に示すＸデ
コーダからの行選択信号が伝達される。
メモリアレイの構成を概略的に示す図である。図３２
（Ａ）において、メモリアレイは、４つのメモリブロッ
クａ、ｂ、ｃおよびｄに分割される。これらのメモリブ
ロックａ〜ｄの各行に共通にグローバルワード線ＧＷＬ
０、ＧＷＬ１、…が配設される。これらのグローバルワ
ード線ＧＷＬ０、ＧＷＬ１、…へは、図２８に示すＸデ
コーダからの行選択信号が伝達される。
【００３２】メモリブロックａ〜ｄそれぞれにおいて、
メモリセルＭＣの各行に対応してローカルワード線ＬＷ
Ｌが配設され、各ローカルワード線には、対応の行のメ
モリセルＭＣが接続される。図３２（Ａ）において、メ
モリブロックａ〜ｄそれぞれにおいて、グローバルワー
ド線ＧＷＬ０に対応してローカルワード線ＬＷＬａ０、
ＬＷＬｂ０、ＬＷＬｃ０、およびＬＷＬｄ０が配設さ
れ、グローバルワード線ＧＷＬ１に対応して、ローカル
ワード線ＬＷＬａ１、ＬＷＬｂ１、ＬＷＬｃ１およびＬ
ＷＬｄ１が配設される。
メモリセルＭＣの各行に対応してローカルワード線ＬＷ
Ｌが配設され、各ローカルワード線には、対応の行のメ
モリセルＭＣが接続される。図３２（Ａ）において、メ
モリブロックａ〜ｄそれぞれにおいて、グローバルワー
ド線ＧＷＬ０に対応してローカルワード線ＬＷＬａ０、
ＬＷＬｂ０、ＬＷＬｃ０、およびＬＷＬｄ０が配設さ
れ、グローバルワード線ＧＷＬ１に対応して、ローカル
ワード線ＬＷＬａ１、ＬＷＬｂ１、ＬＷＬｃ１およびＬ
ＷＬｄ１が配設される。
【００３３】ローカルワード線ＬＷＬａ０〜ＬＷＬｄ
０、ＬＷＬａ１〜ＬＷＬｄ１、…各々に対応して、対応
のグローバルワード線（ＧＷＬ０またはＧＷＬ１）から
の信号電位とメモリブロック選択信号ＢＳ（ＢＳａ〜Ｂ
Ｓｄ）を受けるローカルデコーダＬＧａ０〜ＬＧｄ０、
ＬＧａ１〜ＬＧｄ１が配設される。これらのローカルデ
コーダＬＧａ０〜ＬＧｄ０、ＬＧａ１〜ＬＧｄ１、…
は、対応のグローバルワード線ＧＷＬ０、ＧＷＬ１、…
上の信号電位が選択状態にありかつ対応のブロック選択
信号ＢＳ（ＢＳａ〜ＢＳｄ）が活性状態のときに、対応
のローカルワード線ＬＷＬを選択状態へ駆動する。ブロ
ック選択信号ＢＳａ〜ＢＳｄは、図２８に示すブロック
セレクタ１０７から与えられ、１つのメモリブロックが
指定される。
０、ＬＷＬａ１〜ＬＷＬｄ１、…各々に対応して、対応
のグローバルワード線（ＧＷＬ０またはＧＷＬ１）から
の信号電位とメモリブロック選択信号ＢＳ（ＢＳａ〜Ｂ
Ｓｄ）を受けるローカルデコーダＬＧａ０〜ＬＧｄ０、
ＬＧａ１〜ＬＧｄ１が配設される。これらのローカルデ
コーダＬＧａ０〜ＬＧｄ０、ＬＧａ１〜ＬＧｄ１、…
は、対応のグローバルワード線ＧＷＬ０、ＧＷＬ１、…
上の信号電位が選択状態にありかつ対応のブロック選択
信号ＢＳ（ＢＳａ〜ＢＳｄ）が活性状態のときに、対応
のローカルワード線ＬＷＬを選択状態へ駆動する。ブロ
ック選択信号ＢＳａ〜ＢＳｄは、図２８に示すブロック
セレクタ１０７から与えられ、１つのメモリブロックが
指定される。
【００３４】動作時においては、１つのグローバルワー
ド線および１つのブロック選択信号が選択状態へ駆動さ
れる。今、グローバルワード線ＧＷＬ０およびブロック
選択信号ＢＳａが選択状態へ駆動される場合を考える。
この場合において、ローカルデコーダＬＧａ０の出力信
号が活性状態となり、対応のローカルワード線ＬＷＬａ
０が選択状態へ駆動される。したがって、このローカル
ワード線ＬＷＬａ０に接続されるメモリセルＭＣに対し
てのみカラム電流が流れる。非選択メモリブロックｂ〜
ｄにおいては、ブロック選択信号ＢＳｂ〜ＢＳｄがすべ
て非選択状態にあるため、ローカルワード線ＬＷＬｂ０
〜ＬＷＬｄ０、ＬＷＬｂ１〜ＬＷＬｄ１は非選択状態に
ある。したがって非選択メモリブロックにおいては、す
べてメモリセルは非選択状態にありカラム電流は流れな
い。また、メモリブロックａにおいては、グローバルワ
ード線ＧＷＬ１は、非選択状態にあるため、ブロック選
択信号ＢＳａが選択状態へ駆動されても、ローカルデコ
ーダＬＧａ１の出力信号は非活性状態にあり、ローカル
ワード線ＬＷＬａ１は非選択状態を保持する。
ド線および１つのブロック選択信号が選択状態へ駆動さ
れる。今、グローバルワード線ＧＷＬ０およびブロック
選択信号ＢＳａが選択状態へ駆動される場合を考える。
この場合において、ローカルデコーダＬＧａ０の出力信
号が活性状態となり、対応のローカルワード線ＬＷＬａ
０が選択状態へ駆動される。したがって、このローカル
ワード線ＬＷＬａ０に接続されるメモリセルＭＣに対し
てのみカラム電流が流れる。非選択メモリブロックｂ〜
ｄにおいては、ブロック選択信号ＢＳｂ〜ＢＳｄがすべ
て非選択状態にあるため、ローカルワード線ＬＷＬｂ０
〜ＬＷＬｄ０、ＬＷＬｂ１〜ＬＷＬｄ１は非選択状態に
ある。したがって非選択メモリブロックにおいては、す
べてメモリセルは非選択状態にありカラム電流は流れな
い。また、メモリブロックａにおいては、グローバルワ
ード線ＧＷＬ１は、非選択状態にあるため、ブロック選
択信号ＢＳａが選択状態へ駆動されても、ローカルデコ
ーダＬＧａ１の出力信号は非活性状態にあり、ローカル
ワード線ＬＷＬａ１は非選択状態を保持する。
【００３５】したがって、この図３２（Ａ）に示す分割
ワード線構成の場合、選択メモリブロックにおいてのみ
カラム電流が流れるため、メモリセルの選択時における
消費電流を低減することができる。
ワード線構成の場合、選択メモリブロックにおいてのみ
カラム電流が流れるため、メモリセルの選択時における
消費電流を低減することができる。
【００３６】このような分割ワード線構成の場合、１つ
のメモリブロックのみが選択状態へ駆動されるため、１
ビットデータの入出力を行なう場合、各メモリブロック
に対し、１つの書込ドライバおよびセンスアンプを設け
るだけでよい。しかしながら、多ビットデータの入出力
を行なう構成の場合、データビットそれぞれに対応し
て、１つのメモリブロックを分割する必要が生じる。す
なわち、図３２（Ｂ）に示すように、１つのメモリブロ
ック♯（ａ〜ｄのいずれか）が、複数のサブブロックＩ
Ｏ０〜ＩＯｊに分割される。図３２（Ｂ）においては、
１つのグローバルワード線ＧＷＬとそれに対応して配設
されるローカルワード線ＬＷＬを示す。すなわち、ブロ
ック選択信号ＢＳが選択状態へ駆動され、かつグローバ
ルワード線ＧＷＬが選択状態へ駆動されると、このロー
カルワード線ＬＷＬが選択状態へ駆動され、サブブロッ
クＩＯ０〜ＩＯｊそれぞれから１ビットのメモリセルが
選択される。これらのサブブロックＩＯ０〜ＩＯｊは、
データビットＤＱ０〜ＤＱｊにそれぞれ対応する。この
サブブロックＩＯ０〜ＩＯｊから１ビットのメモリセル
を選択する構成は、単に、図２８に示すＹデコーダの出
力する列選択信号により行なわれる。この図３２（Ｂ）
に示すように、１つのメモリブロックのみを選択状態へ
駆動して、多ビットデータの入出力を行なう場合には、
以下のような問題が生じる。
のメモリブロックのみが選択状態へ駆動されるため、１
ビットデータの入出力を行なう場合、各メモリブロック
に対し、１つの書込ドライバおよびセンスアンプを設け
るだけでよい。しかしながら、多ビットデータの入出力
を行なう構成の場合、データビットそれぞれに対応し
て、１つのメモリブロックを分割する必要が生じる。す
なわち、図３２（Ｂ）に示すように、１つのメモリブロ
ック♯（ａ〜ｄのいずれか）が、複数のサブブロックＩ
Ｏ０〜ＩＯｊに分割される。図３２（Ｂ）においては、
１つのグローバルワード線ＧＷＬとそれに対応して配設
されるローカルワード線ＬＷＬを示す。すなわち、ブロ
ック選択信号ＢＳが選択状態へ駆動され、かつグローバ
ルワード線ＧＷＬが選択状態へ駆動されると、このロー
カルワード線ＬＷＬが選択状態へ駆動され、サブブロッ
クＩＯ０〜ＩＯｊそれぞれから１ビットのメモリセルが
選択される。これらのサブブロックＩＯ０〜ＩＯｊは、
データビットＤＱ０〜ＤＱｊにそれぞれ対応する。この
サブブロックＩＯ０〜ＩＯｊから１ビットのメモリセル
を選択する構成は、単に、図２８に示すＹデコーダの出
力する列選択信号により行なわれる。この図３２（Ｂ）
に示すように、１つのメモリブロックのみを選択状態へ
駆動して、多ビットデータの入出力を行なう場合には、
以下のような問題が生じる。
【００３７】図３３は、２ビットワードの入出力を行な
うスタティック型半導体記憶装置の全体の構成を概略的
に示す図である。このスタティック型半導体記憶装置
は、４つのメモリブロック♯０〜♯３を含む。メモリブ
ロック♯０〜♯３各々は、２ビットデータＤＱ０および
ＤＱ１それぞれに対応して２つのサブブロックＩＯ０お
よびＩＯ１に分割される。今、メモリブロック♯０およ
び♯１が、グローバルワード線を共有するワード線分割
構成を有し、またメモリブロック♯２および♯３が、グ
ローバルワード線を共有するワード線分割構成を有する
構成を考える。メモリブロック♯０および♯１またはメ
モリブロック♯２および♯３において、グローバルワー
ド線が選択状態へ駆動される。グローバルワード線をメ
モリブロック♯０および♯１に共通に配設しかつメモリ
ブロック♯２および♯３に共通にグローバルワード線を
配設し、これらに対しローカルデコーダを各ローカルワ
ード線に配設してブロック選択信号を与える。これによ
り、分割ワード線構成のブロック分割が実現される。
うスタティック型半導体記憶装置の全体の構成を概略的
に示す図である。このスタティック型半導体記憶装置
は、４つのメモリブロック♯０〜♯３を含む。メモリブ
ロック♯０〜♯３各々は、２ビットデータＤＱ０および
ＤＱ１それぞれに対応して２つのサブブロックＩＯ０お
よびＩＯ１に分割される。今、メモリブロック♯０およ
び♯１が、グローバルワード線を共有するワード線分割
構成を有し、またメモリブロック♯２および♯３が、グ
ローバルワード線を共有するワード線分割構成を有する
構成を考える。メモリブロック♯０および♯１またはメ
モリブロック♯２および♯３において、グローバルワー
ド線が選択状態へ駆動される。グローバルワード線をメ
モリブロック♯０および♯１に共通に配設しかつメモリ
ブロック♯２および♯３に共通にグローバルワード線を
配設し、これらに対しローカルデコーダを各ローカルワ
ード線に配設してブロック選択信号を与える。これによ
り、分割ワード線構成のブロック分割が実現される。
【００３８】メモリブロック♯０〜♯１それぞれにおい
てサブブロックＩＯ０およびＩＯ１に対し内部データの
書込／読出を行なうために、センスアンプおよび書込ド
ライバが設けられる。すなわち、メモリブロック♯０に
おいては、サブブロックＩＯ０に対し、ブロック選択信
号ＢＳ０およびセンスアンプ活性化信号ＳＡＥを受ける
センスアンプＳＡ００およびブロック選択信号ＢＳ０お
よび書込ドライバイネーブル信号ＷＤＥを受ける書込ド
ライバＷＤ００が設けられる。メモリブロック♯０のサ
ブブロックＩＯ１に対しては、ブロック選択信号ＢＳ０
およびセンスアンプ活性化信号ＳＡＥを受けるセンスア
ンプＳＡ０１と、ブロック選択信号ＢＳ０と書込ドライ
バイネーブル信号ＷＤＥを受ける書込ドライバＷＤ０１
が設けられる。
てサブブロックＩＯ０およびＩＯ１に対し内部データの
書込／読出を行なうために、センスアンプおよび書込ド
ライバが設けられる。すなわち、メモリブロック♯０に
おいては、サブブロックＩＯ０に対し、ブロック選択信
号ＢＳ０およびセンスアンプ活性化信号ＳＡＥを受ける
センスアンプＳＡ００およびブロック選択信号ＢＳ０お
よび書込ドライバイネーブル信号ＷＤＥを受ける書込ド
ライバＷＤ００が設けられる。メモリブロック♯０のサ
ブブロックＩＯ１に対しては、ブロック選択信号ＢＳ０
およびセンスアンプ活性化信号ＳＡＥを受けるセンスア
ンプＳＡ０１と、ブロック選択信号ＢＳ０と書込ドライ
バイネーブル信号ＷＤＥを受ける書込ドライバＷＤ０１
が設けられる。
【００３９】メモリブロック♯１においては、サブブロ
ックＩＯ０に対しブロック選択信号ＢＳ１およびセンス
アンプ活性化信号ＳＡＥを受けるセンスアンプＳＡ１０
およびブロック選択信号ＢＳ１および書込ドライバイネ
ーブル信号ＷＤＥを受ける書込ドライバＷＤ１０が設け
られ、サブブロックＩＯ１に対しては、ブロック選択信
号ＢＳ１およびセンスアンプ活性化信号ＳＡＥを受ける
センスアンプＳＡ１１およびブロック選択信号ＢＳ１お
よび書込ドライバイネーブル信号ＷＤＥを受ける書込ド
ライバＷＤ１１が設けられる。
ックＩＯ０に対しブロック選択信号ＢＳ１およびセンス
アンプ活性化信号ＳＡＥを受けるセンスアンプＳＡ１０
およびブロック選択信号ＢＳ１および書込ドライバイネ
ーブル信号ＷＤＥを受ける書込ドライバＷＤ１０が設け
られ、サブブロックＩＯ１に対しては、ブロック選択信
号ＢＳ１およびセンスアンプ活性化信号ＳＡＥを受ける
センスアンプＳＡ１１およびブロック選択信号ＢＳ１お
よび書込ドライバイネーブル信号ＷＤＥを受ける書込ド
ライバＷＤ１１が設けられる。
【００４０】メモリブロック♯２においては、サブブロ
ックＩＯ０に対し、ブロック選択信号ＢＳ２およびセン
スアンプ活性化信号ＳＡＥを受けるセンスアンプＳＡ２
０およびブロック選択信号ＢＳ２および書込ドライバイ
ネーブル信号ＷＤＥを受ける書込ドライバＷＤ２０が設
けられ、サブブロックＩＯ１に対し、ブロック選択信号
ＢＳ２およびセンスアンプ活性化信号ＳＡＥを受けるセ
ンスアンプＳＡ２１およびブロック選択信号ＢＳ２およ
び書込ドライバイネーブル信号ＷＤＥを受ける書込ドラ
イバＷＤ２１が設けられる。メモリブロック♯３におい
て、サブブロックＩＯ０に対しブロック選択信号ＢＳ３
およびセンスアンプ活性化信号ＳＡＥを受けるセンスア
ンプＳＡ３０およびブロック選択信号ＢＳ３および書込
ドライバイネーブル信号ＷＤＥを受ける書込ドライバＷ
Ｄ３０が設けられ、サブブロックＩＯ１に対し、ブロッ
ク選択信号ＢＳ３およびセンスアンプ活性化信号ＳＡＥ
を受けるセンスアンプＳＡ３１およびブロック選択信号
ＢＳ３および書込ドライバイネーブル信号ＷＤＥを受け
る書込ドライバＷＤ３１が設けられる。
ックＩＯ０に対し、ブロック選択信号ＢＳ２およびセン
スアンプ活性化信号ＳＡＥを受けるセンスアンプＳＡ２
０およびブロック選択信号ＢＳ２および書込ドライバイ
ネーブル信号ＷＤＥを受ける書込ドライバＷＤ２０が設
けられ、サブブロックＩＯ１に対し、ブロック選択信号
ＢＳ２およびセンスアンプ活性化信号ＳＡＥを受けるセ
ンスアンプＳＡ２１およびブロック選択信号ＢＳ２およ
び書込ドライバイネーブル信号ＷＤＥを受ける書込ドラ
イバＷＤ２１が設けられる。メモリブロック♯３におい
て、サブブロックＩＯ０に対しブロック選択信号ＢＳ３
およびセンスアンプ活性化信号ＳＡＥを受けるセンスア
ンプＳＡ３０およびブロック選択信号ＢＳ３および書込
ドライバイネーブル信号ＷＤＥを受ける書込ドライバＷ
Ｄ３０が設けられ、サブブロックＩＯ１に対し、ブロッ
ク選択信号ＢＳ３およびセンスアンプ活性化信号ＳＡＥ
を受けるセンスアンプＳＡ３１およびブロック選択信号
ＢＳ３および書込ドライバイネーブル信号ＷＤＥを受け
る書込ドライバＷＤ３１が設けられる。
【００４１】これらのメモリブロック♯０〜♯３に共通
に、内部共通データバス線１２０ａおよび１２０ｂが設
けられる。内部共通データバス線１２０ａは、サブブロ
ックＩＯ０に対して設けられたセンスアンプＳＡ００、
ＳＡ１０、ＳＡ２０およびＳＡ３０および書込ドライバ
ＷＤ００、ＷＤ１０、ＷＤ２０およびＷＤ３０に接続さ
れ、共通データバス線１２０ｂは、サブブロックＩＯ１
に対して設けられたセンスアンプＳＡ０１、ＳＡ１１、
ＳＡ２１およびＳＡ３１と書込ドライバＷＤ０１、ＷＤ
１１、ＷＤ２１およびＷＤ３１に接続される。
に、内部共通データバス線１２０ａおよび１２０ｂが設
けられる。内部共通データバス線１２０ａは、サブブロ
ックＩＯ０に対して設けられたセンスアンプＳＡ００、
ＳＡ１０、ＳＡ２０およびＳＡ３０および書込ドライバ
ＷＤ００、ＷＤ１０、ＷＤ２０およびＷＤ３０に接続さ
れ、共通データバス線１２０ｂは、サブブロックＩＯ１
に対して設けられたセンスアンプＳＡ０１、ＳＡ１１、
ＳＡ２１およびＳＡ３１と書込ドライバＷＤ０１、ＷＤ
１１、ＷＤ２１およびＷＤ３１に接続される。
【００４２】これらの共通データバス線１２０ａおよび
１２０ｂは、パッド（データ入出力ノード）１２１ａお
よび１２１ｂ近傍に設けられた入出力バッファ１２２ａ
および１２２ｂに接続される。
１２０ｂは、パッド（データ入出力ノード）１２１ａお
よび１２１ｂ近傍に設けられた入出力バッファ１２２ａ
および１２２ｂに接続される。
【００４３】この図３３に示す構成において、１つのメ
モリブロックのみが選択状態へ駆動され、この選択され
たメモリブロックにおいて２つのサブブロックＩＯ０お
よびＩＯ１各々において１ビットのメモリセルが選択さ
れ、入出力バッファ１２２ａおよび１２２ｂおよび共通
データバス線１２０ａおよび１２０ｂを介して選択メモ
リセルとのデータの授受が行なわれる。
モリブロックのみが選択状態へ駆動され、この選択され
たメモリブロックにおいて２つのサブブロックＩＯ０お
よびＩＯ１各々において１ビットのメモリセルが選択さ
れ、入出力バッファ１２２ａおよび１２２ｂおよび共通
データバス線１２０ａおよび１２０ｂを介して選択メモ
リセルとのデータの授受が行なわれる。
【００４４】しかしながら、この図３３に示すようなデ
ータビットそれぞれに対応してメモリブロックをサブブ
ロックに分割するブロック分割構成の場合、各データビ
ットに対応してセンスアンプおよび書込ドライバを設け
る必要が生じ、これらのセンスアンプおよび書込ドライ
バの占有面積が大きくなる。
ータビットそれぞれに対応してメモリブロックをサブブ
ロックに分割するブロック分割構成の場合、各データビ
ットに対応してセンスアンプおよび書込ドライバを設け
る必要が生じ、これらのセンスアンプおよび書込ドライ
バの占有面積が大きくなる。
【００４５】同じデータビットに対して設けられたサブ
ブロックのセンスアンプおよび書込ドライバは同じ共通
データバス線１２０ａまたは１２０ｂに接続される。非
選択のメモリブロックに対して設けられたセンスアンプ
および書込ドライバは、出力ハイインピーダンス状態と
され、選択メモリブロックに対するメモリセルデータの
書込／読出に対する悪影響を及ぼさないようにされる。
しかしながら、１つの内部共通データバスに多くのセン
スアンプおよび書込ドライバが接続されるため、バスの
負荷容量が大きくなり、高速データ転送ができなくな
る。
ブロックのセンスアンプおよび書込ドライバは同じ共通
データバス線１２０ａまたは１２０ｂに接続される。非
選択のメモリブロックに対して設けられたセンスアンプ
および書込ドライバは、出力ハイインピーダンス状態と
され、選択メモリブロックに対するメモリセルデータの
書込／読出に対する悪影響を及ぼさないようにされる。
しかしながら、１つの内部共通データバスに多くのセン
スアンプおよび書込ドライバが接続されるため、バスの
負荷容量が大きくなり、高速データ転送ができなくな
る。
【００４６】また、図３３に示すブロック分割構成のみ
ならず図２８に示すようなアレイ構成においても、複数
のメモリブロックのうち１つのメモリブロックに対する
データの書込／読出が行なわれる場合、センスアンプま
たは書込ドライバに対しブロック選択信号を与え、この
活性／非活性を制御する必要があり、ブロック選択信号
を伝達するための配線長が長くなり、配線占有面積が増
加するとともに、このブロック選択信号を高速で伝達す
ることができなくなるという問題が生じる。
ならず図２８に示すようなアレイ構成においても、複数
のメモリブロックのうち１つのメモリブロックに対する
データの書込／読出が行なわれる場合、センスアンプま
たは書込ドライバに対しブロック選択信号を与え、この
活性／非活性を制御する必要があり、ブロック選択信号
を伝達するための配線長が長くなり、配線占有面積が増
加するとともに、このブロック選択信号を高速で伝達す
ることができなくなるという問題が生じる。
【００４７】また、共通データバス線１２０ａおよび１
２０ｂは、複数のメモリブロックに共通に配設されてお
り、その配線長が長くなり、負荷が大きくなり、高速で
内部データ信号を伝達することができず、高速アクセス
ができなくなるという欠点が生じる。また、このような
共通データバス線１２０ａおよび１２０ｂを用いた場
合、比較的大きな負荷を高速で駆動するため、入出力バ
ッファ１２２ａおよび１２２ｂに含まれる入力バッファ
およびセンスアンプＳＡ００〜ＳＡ３１の出力駆動力を
大きくする必要があり、このため信号線の充放電時に余
分の負荷を充放電する必要が生じ、消費電力が増加する
という欠点が生じる。
２０ｂは、複数のメモリブロックに共通に配設されてお
り、その配線長が長くなり、負荷が大きくなり、高速で
内部データ信号を伝達することができず、高速アクセス
ができなくなるという欠点が生じる。また、このような
共通データバス線１２０ａおよび１２０ｂを用いた場
合、比較的大きな負荷を高速で駆動するため、入出力バ
ッファ１２２ａおよび１２２ｂに含まれる入力バッファ
およびセンスアンプＳＡ００〜ＳＡ３１の出力駆動力を
大きくする必要があり、このため信号線の充放電時に余
分の負荷を充放電する必要が生じ、消費電力が増加する
という欠点が生じる。
【００４８】特に、このような共通データバス線１２０
ａおよび１２０ｂにおける信号伝搬遅延を補償するた
め、入出力バッファ１２２ａおよび１２２ｂにおいて、
出力バッファの出力駆動力を大きくした場合、入出力パ
ッド（データ入出力ノード）１２１ａおよび１２１ｂが
高速で駆動されるために、これらの入出力パッド１２１
ａおよび１２１ｂにおけるアンダーシュートおよびオー
バーシュートに起因するリンギングが生じ、定常状態と
なったデータを安定に出力するために長時間を要し、高
速でデータを読出すことができなくなるという問題が生
じる。
ａおよび１２０ｂにおける信号伝搬遅延を補償するた
め、入出力バッファ１２２ａおよび１２２ｂにおいて、
出力バッファの出力駆動力を大きくした場合、入出力パ
ッド（データ入出力ノード）１２１ａおよび１２１ｂが
高速で駆動されるために、これらの入出力パッド１２１
ａおよび１２１ｂにおけるアンダーシュートおよびオー
バーシュートに起因するリンギングが生じ、定常状態と
なったデータを安定に出力するために長時間を要し、高
速でデータを読出すことができなくなるという問題が生
じる。
【００４９】それゆえ、この発明の目的は、チップ占有
面積を増加させることなくかつ低消費電流で安定にデー
タの入出力を高速で行なうことのできるスタティック型
半導体記憶装置を提供することである。
面積を増加させることなくかつ低消費電流で安定にデー
タの入出力を高速で行なうことのできるスタティック型
半導体記憶装置を提供することである。
【００５０】
【課題を解決するための手段】請求項１に係るスタティ
ック型半導体記憶装置は、複数のデータ入出力ノード各
々に対応して配置され、対応のデータ入出力ノードとデ
ータ信号の授受を行なう複数のメモリアレイブロックを
備える。これら複数のメモリアレイブロックの各々は、
行列状に配列される複数のメモリセルと、各行に対応し
て配置され、各々に対応の行のメモリセルが接続する複
数のワード線と、各列に対応して配置され、各々に対応
の列のメモリセルが接続される複数のビット線対とを有
する。メモリセルの各々は、対応のビット線対に結合さ
れるバイポーラトランジスタと、このバイポーラトラン
ジスタを介して対応のビット線対のビット線と記憶デー
タの授受を行なう絶縁ゲート型電界効果トランジスタで
構成されるデータ記憶部とを有する。
ック型半導体記憶装置は、複数のデータ入出力ノード各
々に対応して配置され、対応のデータ入出力ノードとデ
ータ信号の授受を行なう複数のメモリアレイブロックを
備える。これら複数のメモリアレイブロックの各々は、
行列状に配列される複数のメモリセルと、各行に対応し
て配置され、各々に対応の行のメモリセルが接続する複
数のワード線と、各列に対応して配置され、各々に対応
の列のメモリセルが接続される複数のビット線対とを有
する。メモリセルの各々は、対応のビット線対に結合さ
れるバイポーラトランジスタと、このバイポーラトラン
ジスタを介して対応のビット線対のビット線と記憶デー
タの授受を行なう絶縁ゲート型電界効果トランジスタで
構成されるデータ記憶部とを有する。
【００５１】さらに、メモリアレイブロック各々のワー
ド線は、他のメモリアレイブロックのワード線と電気的
に分離されている。
ド線は、他のメモリアレイブロックのワード線と電気的
に分離されている。
【００５２】請求項２に係るスタティック型半導体記憶
装置は、各メモリアレイブロックに対応して配置され、
対応のメモリアレイブロックと対応のデータ入出力ノー
ドとの間でデータ転送を行なうための複数の内部データ
線と、複数のメモリアレイブロック各々に対応して配置
され、対応のメモリブロックの選択メモリセルデータを
増幅して出力する複数の内部読出手段と、各メモリアレ
イブロックに対応して配置されかつ対応のメモリアレイ
ブロックに物理的に近接して配置され、対応の内部読出
手段からのデータ信号に従って複数の内部データ線の対
応のデータ線を駆動する複数のバス駆動手段と、複数の
データ入出力ノード各々に対応してかつ対応のデータ入
出力ノードに近接して配置され、対応の内部データ線上
の信号に従って対応のデータ入出力ノードを駆動して外
部出力データを生成する複数の出力段を備える。この内
部読出手段と対応のバス駆動手段との間の配線長は、対
応のバス駆動手段と対応のデータ入出力ノードに近接し
て設けられた出力段の間の配線長よりも短くされてい
る。
装置は、各メモリアレイブロックに対応して配置され、
対応のメモリアレイブロックと対応のデータ入出力ノー
ドとの間でデータ転送を行なうための複数の内部データ
線と、複数のメモリアレイブロック各々に対応して配置
され、対応のメモリブロックの選択メモリセルデータを
増幅して出力する複数の内部読出手段と、各メモリアレ
イブロックに対応して配置されかつ対応のメモリアレイ
ブロックに物理的に近接して配置され、対応の内部読出
手段からのデータ信号に従って複数の内部データ線の対
応のデータ線を駆動する複数のバス駆動手段と、複数の
データ入出力ノード各々に対応してかつ対応のデータ入
出力ノードに近接して配置され、対応の内部データ線上
の信号に従って対応のデータ入出力ノードを駆動して外
部出力データを生成する複数の出力段を備える。この内
部読出手段と対応のバス駆動手段との間の配線長は、対
応のバス駆動手段と対応のデータ入出力ノードに近接し
て設けられた出力段の間の配線長よりも短くされてい
る。
【００５３】請求項３に係るスタティック型半導体記憶
装置は、請求項２の装置がさらに複数の内部データ線各
々に対応して対応の出力段近傍に配置され、データ出力
指示信号の非活性化に応答して対応の出力段を非活性化
する出力制御手段をさらに備える。このデータ出力指示
信号の活性化に応答してバス駆動手段が活性化される。
装置は、請求項２の装置がさらに複数の内部データ線各
々に対応して対応の出力段近傍に配置され、データ出力
指示信号の非活性化に応答して対応の出力段を非活性化
する出力制御手段をさらに備える。このデータ出力指示
信号の活性化に応答してバス駆動手段が活性化される。
【００５４】請求項４に係るスタティック型半導体記憶
装置は、請求項１から３のいずれかの装置が、さらに、
複数のメモリアレイブロック各々に対応してかつ対応の
メモリアレイブロックに近接して配置され、与えられた
外部書込データに従って内部書込データを生成する複数
の入力手段と、これら複数のデータ入出力ノードと対応
のメモリアレイブロックの入力手段との間に配設され、
対応のデータ入出力ノード上に与えられたデータを対応
の入力手段へ伝達するための複数の入力データ伝達線
と、各入力手段に対応して配置され、対応の入力手段か
らの内部書込データに従って対応のメモリアレイブロッ
クの選択メモリセルへの書込データを生成する複数の書
込手段とをさらに備える。
装置は、請求項１から３のいずれかの装置が、さらに、
複数のメモリアレイブロック各々に対応してかつ対応の
メモリアレイブロックに近接して配置され、与えられた
外部書込データに従って内部書込データを生成する複数
の入力手段と、これら複数のデータ入出力ノードと対応
のメモリアレイブロックの入力手段との間に配設され、
対応のデータ入出力ノード上に与えられたデータを対応
の入力手段へ伝達するための複数の入力データ伝達線
と、各入力手段に対応して配置され、対応の入力手段か
らの内部書込データに従って対応のメモリアレイブロッ
クの選択メモリセルへの書込データを生成する複数の書
込手段とをさらに備える。
【００５５】請求項５に係るスタティック型半導体記憶
装置は、請求項２の出力段が、第１の電源ノードと第２
の電源ノードとの間に接続され、データ出力時対応の内
部データ線上の信号電位に応答して互いに相補的に導通
状態となる１対の絶縁ゲート型電界効果トランジスタを
含む。
装置は、請求項２の出力段が、第１の電源ノードと第２
の電源ノードとの間に接続され、データ出力時対応の内
部データ線上の信号電位に応答して互いに相補的に導通
状態となる１対の絶縁ゲート型電界効果トランジスタを
含む。
【００５６】請求項６に係るスタティック型半導体記憶
装置は、請求項３の出力制御手段が、データ出力指示信
号の非活性化時出力段を対応のバス駆動手段と分離する
分離手段と、データ出力指示信号の非活性化時この出力
段を非活性化するリセット手段とを備える。
装置は、請求項３の出力制御手段が、データ出力指示信
号の非活性化時出力段を対応のバス駆動手段と分離する
分離手段と、データ出力指示信号の非活性化時この出力
段を非活性化するリセット手段とを備える。
【００５７】請求項７に係るスタティック型半導体記憶
装置は、請求項３の出力制御手段が、データ出力指示信
号の非活性化時対応のバス駆動手段の出力信号の論理レ
ベルにかかわらず対応の出力段を出力ハイインピーダン
ス状態に設定する信号を出力して対応の出力段へ与える
ゲート手段を含む。メモリセルを、バイポーラトランジ
スタと絶縁ゲート型電界効果トランジスタとで構成し、
バイポーラトランジスタを介してビット線とメモリセル
記憶部との間でのデータ信号の授受を行なう構成を利用
することにより、メモリアレイブロックにおいては、選
択列のみにおいて電流が流れ、残りの非選択列において
は電流は流れない。したがって、各メモリブロックにお
いて選択列のみにおいて電流が流れるため消費電流が大
幅に低減される。また、データビットそれぞれに対応し
てメモリアレイブロックを配置することにより、メモリ
アレイブロックそれぞれにデータビットとメモリブロッ
クとの結合を制御するためのブロック選択信号を与える
必要がなく、制御が容易となり、また配線面積も低減さ
れる。また、各メモリアレイブロックがデータビット
（ＩＯ）に対応して配置されているため、各メモリブロ
ックにおいて１つのセンスアンプおよび１つの書込ドラ
イバを設けるだけでよく、回路占有面積を低減すること
ができる。
装置は、請求項３の出力制御手段が、データ出力指示信
号の非活性化時対応のバス駆動手段の出力信号の論理レ
ベルにかかわらず対応の出力段を出力ハイインピーダン
ス状態に設定する信号を出力して対応の出力段へ与える
ゲート手段を含む。メモリセルを、バイポーラトランジ
スタと絶縁ゲート型電界効果トランジスタとで構成し、
バイポーラトランジスタを介してビット線とメモリセル
記憶部との間でのデータ信号の授受を行なう構成を利用
することにより、メモリアレイブロックにおいては、選
択列のみにおいて電流が流れ、残りの非選択列において
は電流は流れない。したがって、各メモリブロックにお
いて選択列のみにおいて電流が流れるため消費電流が大
幅に低減される。また、データビットそれぞれに対応し
てメモリアレイブロックを配置することにより、メモリ
アレイブロックそれぞれにデータビットとメモリブロッ
クとの結合を制御するためのブロック選択信号を与える
必要がなく、制御が容易となり、また配線面積も低減さ
れる。また、各メモリアレイブロックがデータビット
（ＩＯ）に対応して配置されているため、各メモリブロ
ックにおいて１つのセンスアンプおよび１つの書込ドラ
イバを設けるだけでよく、回路占有面積を低減すること
ができる。
【００５８】
［実施の形態１］図１は、この発明の実施の形態１に従
うスタティック型半導体記憶装置の要部の構成を示す図
である。図１においては、１対のビット線ＢＬおよび／
ＢＬに関連する部分の構成が概略的に示される。ビット
線ＢＬおよび／ＢＬとワード線ＷＬの交差部に対応して
メモリセル１が配置される。ワード線ＷＬは、１対のサ
ブワード線ＷＬＵおよびＷＬＬを含む。
うスタティック型半導体記憶装置の要部の構成を示す図
である。図１においては、１対のビット線ＢＬおよび／
ＢＬに関連する部分の構成が概略的に示される。ビット
線ＢＬおよび／ＢＬとワード線ＷＬの交差部に対応して
メモリセル１が配置される。ワード線ＷＬは、１対のサ
ブワード線ＷＬＵおよびＷＬＬを含む。
【００５９】メモリセル１は、電源電圧Ｖｃｃを供給す
る電源ノード２と記憶ノードＳＮの間に接続される高抵
抗抵抗素子Ｒ１と、電源ノード２と記憶ノード／ＳＮの
間に接続される高抵抗抵抗素子Ｒ２と、交差結合され、
記憶ノードＳＮおよび／ＳＮに相補データを保持するた
めのｎチャネルＭＯＳトランジスタで構成されるドライ
ブトランジスタＱ１およびＱ２と、ビット線ＢＬに接続
されるエミッタと接地電圧ＧＮＤを供給する電圧源（接
地ノード）３に接続されるコレクタとを有するｐｎｐバ
イポーラトランジスタＢＰ１と、ビット線／ＢＬに接続
されるエミッタと接地ノード３に接続されるコレクタと
を有するｐｎｐバイポーラトランジスタＢＰ２と、サブ
ワード線ＷＬＵ上の信号電位がＨレベルのときに導通
し、バイポーラトランジスタＢＰ１のベース電極ノード
を記憶ノードＳＮに電気的に接続するｎチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＱ３
と、サブワード線ＷＬＬ上の信号電位がＨレベルのとき
に導通し、記憶ノード／ＳＮをバイポーラトランジスタ
ＢＰ２のベース電極ノードに接続するｎチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＱ４
と、サブワード線ＷＬＬ上の信号電位に応答して導通
し、ドライブトランジスタＱ１の他方導通ノード（ソー
ス）を接地ノード３に接続するｎチャネルＭＯＳトラン
ジスタで構成されるカットトランジスタＱ５と、サブワ
ード線ＷＬＵ上の信号電位に応答して導通し、ドライブ
トランジスタＱ２のソースを接地ノード３に電気的に接
続するｎチャネルＭＯＳトランジスタで構成されるカッ
トトランジスタＱ６を含む。
る電源ノード２と記憶ノードＳＮの間に接続される高抵
抗抵抗素子Ｒ１と、電源ノード２と記憶ノード／ＳＮの
間に接続される高抵抗抵抗素子Ｒ２と、交差結合され、
記憶ノードＳＮおよび／ＳＮに相補データを保持するた
めのｎチャネルＭＯＳトランジスタで構成されるドライ
ブトランジスタＱ１およびＱ２と、ビット線ＢＬに接続
されるエミッタと接地電圧ＧＮＤを供給する電圧源（接
地ノード）３に接続されるコレクタとを有するｐｎｐバ
イポーラトランジスタＢＰ１と、ビット線／ＢＬに接続
されるエミッタと接地ノード３に接続されるコレクタと
を有するｐｎｐバイポーラトランジスタＢＰ２と、サブ
ワード線ＷＬＵ上の信号電位がＨレベルのときに導通
し、バイポーラトランジスタＢＰ１のベース電極ノード
を記憶ノードＳＮに電気的に接続するｎチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＱ３
と、サブワード線ＷＬＬ上の信号電位がＨレベルのとき
に導通し、記憶ノード／ＳＮをバイポーラトランジスタ
ＢＰ２のベース電極ノードに接続するｎチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＱ４
と、サブワード線ＷＬＬ上の信号電位に応答して導通
し、ドライブトランジスタＱ１の他方導通ノード（ソー
ス）を接地ノード３に接続するｎチャネルＭＯＳトラン
ジスタで構成されるカットトランジスタＱ５と、サブワ
ード線ＷＬＵ上の信号電位に応答して導通し、ドライブ
トランジスタＱ２のソースを接地ノード３に電気的に接
続するｎチャネルＭＯＳトランジスタで構成されるカッ
トトランジスタＱ６を含む。
【００６０】アクセストランジスタＱ３およびＱ４なら
びにカットトランジスタＱ５およびＱ６のしきい値電圧
は、ドライブトランジスタＱ１およびＱ２のしきい値電
圧よりも小さくされる。これらのＭＯＳトランジスタＱ
３、Ｑ４、Ｑ５およびＱ６のしきい値電圧Ｖｔｈを低く
することにより、高速でこれらのＭＯＳトランジスタＱ
３〜Ｑ６を導通状態とする。また、ドライブトランジス
タＱ１およびＱ２のしきい値電圧は比較的大きくするこ
とにより、これらの交差結合されたＭＯＳトランジスタ
Ｑ１およびＱ２のラッチ状態を安定化する（記憶ノード
ＳＮおよび／ＳＮの電位が少し変動しても、ＭＯＳトラ
ンジスタＱ１およびＱ２の導通／非導通状態は変化しな
い）。これにより、低電源電圧条件下においても高速に
アクセスすることができかつ確実にデータを保持するこ
とを図る。
びにカットトランジスタＱ５およびＱ６のしきい値電圧
は、ドライブトランジスタＱ１およびＱ２のしきい値電
圧よりも小さくされる。これらのＭＯＳトランジスタＱ
３、Ｑ４、Ｑ５およびＱ６のしきい値電圧Ｖｔｈを低く
することにより、高速でこれらのＭＯＳトランジスタＱ
３〜Ｑ６を導通状態とする。また、ドライブトランジス
タＱ１およびＱ２のしきい値電圧は比較的大きくするこ
とにより、これらの交差結合されたＭＯＳトランジスタ
Ｑ１およびＱ２のラッチ状態を安定化する（記憶ノード
ＳＮおよび／ＳＮの電位が少し変動しても、ＭＯＳトラ
ンジスタＱ１およびＱ２の導通／非導通状態は変化しな
い）。これにより、低電源電圧条件下においても高速に
アクセスすることができかつ確実にデータを保持するこ
とを図る。
【００６１】ビット線周辺回路として、ビット線対ＢＬ
Ｐに対し、データ読出時、読出活性化信号ＲＥＮおよび
列選択信号Ｙ両者の活性化に応答してビット線ＢＬおよ
び／ＢＬへ電源ノード２から電流を供給する読出負荷回
路１０と、ビット線イコライズ指示信号ＥＱＬおよびＺ
ＥＱＬの活性化に応答して活性化され、ビット線ＢＬお
よび／ＢＬの電位をイコライズするためのビット線イコ
ライズ回路２０と、ビット線プリチャージ指示信号ＰＥ
Ｌの活性化に応答して活性化され、ビット線ＢＬおよび
／ＢＬを所定電圧ＶＬレベルのローレベルにプリチャー
ジするビット線プリチャージ回路３０と、列選択信号Ｙ
に従ってビット線ＢＬおよび／ＢＬを選択するマルチプ
レクス回路４０と、このマルチプレクス回路４０により
選択されたビット線ＢＬおよび／ＢＬに対し、データの
読出／書込を行なう読出／書込回路５０を含む。この読
出／書込回路５０は、読出／書込指示信号Ｒ／ＺＷに従
ってデータの読出または書込を行なう。この読出／書込
回路５０は、たとえばセンスアンプを含み、また書込回
路としては、書込ドライバまたは書込ゲートを含む。こ
の構成については後に説明する。この読出／書込回路５
０は、予め定められたデータ入出力ノードに対応して設
けられた内部共通データバスに結合される。
Ｐに対し、データ読出時、読出活性化信号ＲＥＮおよび
列選択信号Ｙ両者の活性化に応答してビット線ＢＬおよ
び／ＢＬへ電源ノード２から電流を供給する読出負荷回
路１０と、ビット線イコライズ指示信号ＥＱＬおよびＺ
ＥＱＬの活性化に応答して活性化され、ビット線ＢＬお
よび／ＢＬの電位をイコライズするためのビット線イコ
ライズ回路２０と、ビット線プリチャージ指示信号ＰＥ
Ｌの活性化に応答して活性化され、ビット線ＢＬおよび
／ＢＬを所定電圧ＶＬレベルのローレベルにプリチャー
ジするビット線プリチャージ回路３０と、列選択信号Ｙ
に従ってビット線ＢＬおよび／ＢＬを選択するマルチプ
レクス回路４０と、このマルチプレクス回路４０により
選択されたビット線ＢＬおよび／ＢＬに対し、データの
読出／書込を行なう読出／書込回路５０を含む。この読
出／書込回路５０は、読出／書込指示信号Ｒ／ＺＷに従
ってデータの読出または書込を行なう。この読出／書込
回路５０は、たとえばセンスアンプを含み、また書込回
路としては、書込ドライバまたは書込ゲートを含む。こ
の構成については後に説明する。この読出／書込回路５
０は、予め定められたデータ入出力ノードに対応して設
けられた内部共通データバスに結合される。
【００６２】読出負荷回路１０は、読出活性化信号ＲＥ
Ｎと列選択信号Ｙとを受けるＮＡＮＤ回路１０ａと、Ｎ
ＡＮＤ回路１０ａの出力信号が活性状態のＬレベルのと
きに導通し、電源ノード２からビット線ＢＬおよび／Ｂ
Ｌへそれぞれ電流を供給するｐチャネルＭＯＳトランジ
スタ１０ｂおよび１０ｃを含む。
Ｎと列選択信号Ｙとを受けるＮＡＮＤ回路１０ａと、Ｎ
ＡＮＤ回路１０ａの出力信号が活性状態のＬレベルのと
きに導通し、電源ノード２からビット線ＢＬおよび／Ｂ
Ｌへそれぞれ電流を供給するｐチャネルＭＯＳトランジ
スタ１０ｂおよび１０ｃを含む。
【００６３】ビット線イコライズ回路２０は、ビット線
イコライズ指示信号ＥＱＬおよびＺＥＱＬの活性化に応
答して導通し、ビット線ＢＬおよび／ＢＬを電気的に短
絡するＣＭＯＳトランスミッションゲート２０ａを含
む。
イコライズ指示信号ＥＱＬおよびＺＥＱＬの活性化に応
答して導通し、ビット線ＢＬおよび／ＢＬを電気的に短
絡するＣＭＯＳトランスミッションゲート２０ａを含
む。
【００６４】ビット線プリチャージ回路３０は、ビット
線プリチャージ指示信号ＰＥＬの活性化時導通し、ビッ
ト線ＢＬおよび／ＢＬへそれぞれ所定電圧ＶＬを伝達す
るｎチャネルＭＯＳトランジスタ３０ａおよび３０ｂを
含む。この所定電圧ＶＬは、接地電圧ＧＮＤ以上であり
かつメモリセル１に含まれるバイポーラトランジスタＢ
Ｐ１およびＢＰ２のエミッタ−ベース間順方向降下電圧
以下の電圧レベルである。
線プリチャージ指示信号ＰＥＬの活性化時導通し、ビッ
ト線ＢＬおよび／ＢＬへそれぞれ所定電圧ＶＬを伝達す
るｎチャネルＭＯＳトランジスタ３０ａおよび３０ｂを
含む。この所定電圧ＶＬは、接地電圧ＧＮＤ以上であり
かつメモリセル１に含まれるバイポーラトランジスタＢ
Ｐ１およびＢＰ２のエミッタ−ベース間順方向降下電圧
以下の電圧レベルである。
【００６５】マルチプレクス回路４０は、列選択信号Ｙ
および／Ｙに応答して導通し、ビット線ＢＬおよび／Ｂ
Ｌをそれぞれ読出／書込回路５０に電気的に接続するＣ
ＭＯＳトランスミッションゲート４０ａおよび４０ｂを
含む。次に、この図１に示すメモリセル１に対するデー
タの書込／読出動作について説明する。まず、図２を参
照して、データ書込動作について説明する。
および／Ｙに応答して導通し、ビット線ＢＬおよび／Ｂ
Ｌをそれぞれ読出／書込回路５０に電気的に接続するＣ
ＭＯＳトランスミッションゲート４０ａおよび４０ｂを
含む。次に、この図１に示すメモリセル１に対するデー
タの書込／読出動作について説明する。まず、図２を参
照して、データ書込動作について説明する。
【００６６】スタティック型半導体記憶装置において
は、アドレス変化に従ってワード線およびビット線対の
選択動作が行なわれる。今、記憶ノードＳＮにＬレベル
のデータが保持されており、そこへＨレベルのデータを
書込む動作を考える。
は、アドレス変化に従ってワード線およびビット線対の
選択動作が行なわれる。今、記憶ノードＳＮにＬレベル
のデータが保持されており、そこへＨレベルのデータを
書込む動作を考える。
【００６７】アドレス信号が変化すると、このアドレス
信号に従ってワード線およびビット線対の選択動作が行
なわれる。アドレス指定された行に対応するワード線Ｗ
Ｌが選択状態に駆動される。書込データがＨレベルのと
きには、この選択状態とされたワード線ＷＬのうち書込
データに従って、サブワード線ＷＬＵがＨレベルに駆動
され、サブワード線ＷＬＬはＬレベルを維持する。これ
により、アクセストランジスタＱ３がオン状態となり、
一方、アクセストランジスタＱ４はオフ状態を維持す
る。また、書込／読出回路５０により、マルチプレクス
回路４０を介してビット線ＢＬおよび／ＢＬがともにＨ
レベルに駆動される。
信号に従ってワード線およびビット線対の選択動作が行
なわれる。アドレス指定された行に対応するワード線Ｗ
Ｌが選択状態に駆動される。書込データがＨレベルのと
きには、この選択状態とされたワード線ＷＬのうち書込
データに従って、サブワード線ＷＬＵがＨレベルに駆動
され、サブワード線ＷＬＬはＬレベルを維持する。これ
により、アクセストランジスタＱ３がオン状態となり、
一方、アクセストランジスタＱ４はオフ状態を維持す
る。また、書込／読出回路５０により、マルチプレクス
回路４０を介してビット線ＢＬおよび／ＢＬがともにＨ
レベルに駆動される。
【００６８】サブワード線ＷＬＬがＬレベルであり、サ
ブワード線ＷＬＵがＨレベルであるため、カットトラン
ジスタＱ５がオフ状態、カットトランジスタＱ６がオン
状態にある。ここで、「オン状態」は完全な導通状態を
示し、「オフ状態」は、リーク電流を生じる程度の完全
な非導通状態を示す。読出／書込回路５０により、それ
までＬレベルにプリチャージされていたビット線ＢＬの
電位が上昇し、バイポーラトランジスタＢＰ１のエミッ
タ−ベース間が順方向にバイアスされると、このバイポ
ーラトランジスタＢＰ１が導通し、コレクタ電流がビッ
ト線ＢＬからバイポーラトランジスタＢＰ１を介して接
地ノード３へ流れる。このコレクタ電流が流れるとき、
またバイポーラトランジスタＢＰ１のベース電流が記憶
ノードＳＮへ流れる。カットトランジスタＱ５はオフ状
態にあり、記憶ノードＳＮの電位がバイポーラトランジ
スタＢＰ１のベース電流により上昇する。このバイポー
ラトランジスタＢＰ１のベース電流の大きさは、このバ
イポーラトランジスタＢＰ１の電流増幅率とコレクタ電
流の大きさとにより決定される。一般に、バイポーラト
ランジスタの電流増幅率は大きいため、このビット線か
らバイポーラトランジスタＢＰ１を介して流れる電流の
大部分は、コレクタ電流として、接地ノード３へ流れ
る。
ブワード線ＷＬＵがＨレベルであるため、カットトラン
ジスタＱ５がオフ状態、カットトランジスタＱ６がオン
状態にある。ここで、「オン状態」は完全な導通状態を
示し、「オフ状態」は、リーク電流を生じる程度の完全
な非導通状態を示す。読出／書込回路５０により、それ
までＬレベルにプリチャージされていたビット線ＢＬの
電位が上昇し、バイポーラトランジスタＢＰ１のエミッ
タ−ベース間が順方向にバイアスされると、このバイポ
ーラトランジスタＢＰ１が導通し、コレクタ電流がビッ
ト線ＢＬからバイポーラトランジスタＢＰ１を介して接
地ノード３へ流れる。このコレクタ電流が流れるとき、
またバイポーラトランジスタＢＰ１のベース電流が記憶
ノードＳＮへ流れる。カットトランジスタＱ５はオフ状
態にあり、記憶ノードＳＮの電位がバイポーラトランジ
スタＢＰ１のベース電流により上昇する。このバイポー
ラトランジスタＢＰ１のベース電流の大きさは、このバ
イポーラトランジスタＢＰ１の電流増幅率とコレクタ電
流の大きさとにより決定される。一般に、バイポーラト
ランジスタの電流増幅率は大きいため、このビット線か
らバイポーラトランジスタＢＰ１を介して流れる電流の
大部分は、コレクタ電流として、接地ノード３へ流れ
る。
【００６９】一方、カットトランジスタＱ６はオン状態
にあり、記憶ノードＳＮの電圧がドライブトランジスタ
Ｑ２のしきい値電圧よりも高くなると、ドライブトラン
ジスタＱ２が導通し、記憶ノード／ＳＮを接地電圧ＧＮ
Ｄレベルへ駆動する。この記憶ノード／ＳＮの電圧低下
に従って、ドライブトランジスタＱ１がオフ状態へ移行
し、バイポーラトランジスタＢＰ１のベース電流が記憶
ノードＳＮからＭＯＳトランジスタＱ１を介して、低し
きい値電圧のカットトランジスタＱ５を介して接地ノー
ド３へ流れる経路が完全に遮断される。
にあり、記憶ノードＳＮの電圧がドライブトランジスタ
Ｑ２のしきい値電圧よりも高くなると、ドライブトラン
ジスタＱ２が導通し、記憶ノード／ＳＮを接地電圧ＧＮ
Ｄレベルへ駆動する。この記憶ノード／ＳＮの電圧低下
に従って、ドライブトランジスタＱ１がオフ状態へ移行
し、バイポーラトランジスタＢＰ１のベース電流が記憶
ノードＳＮからＭＯＳトランジスタＱ１を介して、低し
きい値電圧のカットトランジスタＱ５を介して接地ノー
ド３へ流れる経路が完全に遮断される。
【００７０】記憶ノードＳＮの電圧は、このバイポーラ
トランジスタＢＰ１のベース電流により高速に上昇す
る。記憶ノードＳＮの電位は、このバイポーラトランジ
スタＢＰ１のエミッタ−ベース間電圧をほぼ一定の値に
保ってビット線ＢＬの電位上昇とともに上昇する。した
がって、バイポーラトランジスタＢＰ１においては、書
込時に比較的大きなコレクタ電流が流れ、応じて比較的
大きなベース電流により記憶ノードＳＮの電圧レベルが
上昇すると、バイポーラトランジスタＢＰ１のエミッタ
−ベース間電圧が、ほぼ一定の電圧（エミッタ−ベース
間順方向降下電圧Ｖｂｅ）の値に保持されるため、小さ
なリーク電流程度のベース電流が流れるだけである。
トランジスタＢＰ１のベース電流により高速に上昇す
る。記憶ノードＳＮの電位は、このバイポーラトランジ
スタＢＰ１のエミッタ−ベース間電圧をほぼ一定の値に
保ってビット線ＢＬの電位上昇とともに上昇する。した
がって、バイポーラトランジスタＢＰ１においては、書
込時に比較的大きなコレクタ電流が流れ、応じて比較的
大きなベース電流により記憶ノードＳＮの電圧レベルが
上昇すると、バイポーラトランジスタＢＰ１のエミッタ
−ベース間電圧が、ほぼ一定の電圧（エミッタ−ベース
間順方向降下電圧Ｖｂｅ）の値に保持されるため、小さ
なリーク電流程度のベース電流が流れるだけである。
【００７１】アクセストランジスタＱ４はオフ状態にあ
り、記憶ノード／ＳＮは、記憶ノードＳＮの電位上昇に
従ってドライブトランジスタＱ２およびカットトランジ
スタＱ６により接地電圧ＧＮＤレベルにまで放電され
る。このバイポーラトランジスタＢＰ２においては、ビ
ット線／ＢＬの電圧レベルが上昇すると、アクセストラ
ンジスタＱ４はオフ状態にあり、ベース電流が流れると
即座にこのバイポーラトランジスタＢＰ２のベース電圧
レベルが上昇し、オフ状態を維持する。
り、記憶ノード／ＳＮは、記憶ノードＳＮの電位上昇に
従ってドライブトランジスタＱ２およびカットトランジ
スタＱ６により接地電圧ＧＮＤレベルにまで放電され
る。このバイポーラトランジスタＢＰ２においては、ビ
ット線／ＢＬの電圧レベルが上昇すると、アクセストラ
ンジスタＱ４はオフ状態にあり、ベース電流が流れると
即座にこのバイポーラトランジスタＢＰ２のベース電圧
レベルが上昇し、オフ状態を維持する。
【００７２】データ書込が完了すると、後に説明するよ
うに、アドレス変化から所定時間経過後に、サブワード
線ＷＬＵの電位がＬレベルに低下し、アクセストランジ
スタＱ３およびカットトランジスタＱ６がオフ状態とな
る。この状態において、記憶ノードＳＮおよび／ＳＮは
高抵抗抵抗素子Ｒ１およびＲ２を介して電源ノード２へ
結合される。記憶ノードＳＮのＨレベルのデータは確実
にＨレベルに保持される。一方、この高抵抗抵抗素子Ｒ
１およびＲ２の電流駆動力は、記憶ノードＳＮおよび／
ＳＮのリーク電流を補償する程度の極めて小さな電流駆
動力であり、記憶ノード／ＳＮはほぼ接地電圧ＧＮＤレ
ベルのＬレベルに保持される。
うに、アドレス変化から所定時間経過後に、サブワード
線ＷＬＵの電位がＬレベルに低下し、アクセストランジ
スタＱ３およびカットトランジスタＱ６がオフ状態とな
る。この状態において、記憶ノードＳＮおよび／ＳＮは
高抵抗抵抗素子Ｒ１およびＲ２を介して電源ノード２へ
結合される。記憶ノードＳＮのＨレベルのデータは確実
にＨレベルに保持される。一方、この高抵抗抵抗素子Ｒ
１およびＲ２の電流駆動力は、記憶ノードＳＮおよび／
ＳＮのリーク電流を補償する程度の極めて小さな電流駆
動力であり、記憶ノード／ＳＮはほぼ接地電圧ＧＮＤレ
ベルのＬレベルに保持される。
【００７３】Ｌレベルのデータを書込む場合には、Ｈレ
ベルデータの書込と逆に、サブワード線ＷＬＵがＬレベ
ルに保持され、サブワード線ＷＬＬがＨレベルに駆動さ
れる。ビット線ＢＬおよび／ＢＬはともにＨレベルに駆
動される。したがって、この場合には、記憶ノード／Ｓ
Ｎの電圧レベルがバイポーラトランジスタＢＰ２のベー
ス電流により上昇し、記憶ノードＳＮの電圧レベルが接
地電圧ＧＮＤレベルに低下し、Ｌレベルのデータの書込
が行なわれる。
ベルデータの書込と逆に、サブワード線ＷＬＵがＬレベ
ルに保持され、サブワード線ＷＬＬがＨレベルに駆動さ
れる。ビット線ＢＬおよび／ＢＬはともにＨレベルに駆
動される。したがって、この場合には、記憶ノード／Ｓ
Ｎの電圧レベルがバイポーラトランジスタＢＰ２のベー
ス電流により上昇し、記憶ノードＳＮの電圧レベルが接
地電圧ＧＮＤレベルに低下し、Ｌレベルのデータの書込
が行なわれる。
【００７４】サブワード線ＷＬＵおよびＷＬＬを書込デ
ータの論理レベルに応じてその電圧レベルを設定するこ
とにより、電源電圧Ｖｃｃが低くなった場合において
も、確実に、記憶ノードＳＮおよび／ＳＮの電圧レベル
を書込データに応じた電圧レベルに設定することができ
る（ドライブトランジスタＱ１およびＱ２のラッチ動作
による）。また、低しきい値電圧のアクセストランジス
タＱ３およびＱ４ならびにカットトランジスタＱ５およ
びＱ６を用いることにより、これらを書込データに応じ
てオン／オフ状態に設定でき、低電源電圧下において
も、確実に、記憶ノードＳＮおよび／ＳＮへデータの書
込を行なうことができる。
ータの論理レベルに応じてその電圧レベルを設定するこ
とにより、電源電圧Ｖｃｃが低くなった場合において
も、確実に、記憶ノードＳＮおよび／ＳＮの電圧レベル
を書込データに応じた電圧レベルに設定することができ
る（ドライブトランジスタＱ１およびＱ２のラッチ動作
による）。また、低しきい値電圧のアクセストランジス
タＱ３およびＱ４ならびにカットトランジスタＱ５およ
びＱ６を用いることにより、これらを書込データに応じ
てオン／オフ状態に設定でき、低電源電圧下において
も、確実に、記憶ノードＳＮおよび／ＳＮへデータの書
込を行なうことができる。
【００７５】低しきい値電圧のＭＯＳトランジスタを用
いる場合、オフ状態の低しきい値電圧ＭＯＳトランジス
タのリーク電流が増加する。しかしながら、データ保持
状態においては、Ｈレベルを保持する記憶ノードに対し
て設けられたドライブトランジスタはそのゲートにＬレ
ベルの電圧を受けてオフ状態にあり、低しきい値電圧の
カットトランジスタに電流は流れず、したがって、デー
タ保持時においてカットトランジスタの低しきい値電圧
は何ら悪影響を及ぼさない。また、アクセストランジス
タＱ３およびＱ４においても、データ保持状態において
は、記憶ノードにＨレベルのデータが保持されている場
合には、リーク電流が生じても、対応のバイポーラトラ
ンジスタのベース電圧が上昇し、バイポーラトランジス
タは深いオフ状態となり（ビット線はＬレベルにプリチ
ャージされる）、またアクセストランジスタはこのゲー
ト−ソース間が逆バイアス状態とされ、深いオフ状態と
なる。対応の記憶ノードにＬレベルのデータが保持され
ている場合、アクセストランジスタは、対応のバイポー
ラトランジスタのベース電圧と対応の記憶ノードの電圧
レベルを同じとするだけであり、この場合、ソースおよ
びドレインが同一電圧レベルとなり、リーク電流の流れ
る経路は生じない（バイポーラトランジスタは、対応の
ビット線がＬレベルであるため、オフ状態を維持す
る）。したがって、低しきい値電圧のＭＯＳトランジス
タをアクセストランジスタおよびカットトランジスタと
して用いても、データ保持動作に対し何ら悪影響は生じ
ない。
いる場合、オフ状態の低しきい値電圧ＭＯＳトランジス
タのリーク電流が増加する。しかしながら、データ保持
状態においては、Ｈレベルを保持する記憶ノードに対し
て設けられたドライブトランジスタはそのゲートにＬレ
ベルの電圧を受けてオフ状態にあり、低しきい値電圧の
カットトランジスタに電流は流れず、したがって、デー
タ保持時においてカットトランジスタの低しきい値電圧
は何ら悪影響を及ぼさない。また、アクセストランジス
タＱ３およびＱ４においても、データ保持状態において
は、記憶ノードにＨレベルのデータが保持されている場
合には、リーク電流が生じても、対応のバイポーラトラ
ンジスタのベース電圧が上昇し、バイポーラトランジス
タは深いオフ状態となり（ビット線はＬレベルにプリチ
ャージされる）、またアクセストランジスタはこのゲー
ト−ソース間が逆バイアス状態とされ、深いオフ状態と
なる。対応の記憶ノードにＬレベルのデータが保持され
ている場合、アクセストランジスタは、対応のバイポー
ラトランジスタのベース電圧と対応の記憶ノードの電圧
レベルを同じとするだけであり、この場合、ソースおよ
びドレインが同一電圧レベルとなり、リーク電流の流れ
る経路は生じない（バイポーラトランジスタは、対応の
ビット線がＬレベルであるため、オフ状態を維持す
る）。したがって、低しきい値電圧のＭＯＳトランジス
タをアクセストランジスタおよびカットトランジスタと
して用いても、データ保持動作に対し何ら悪影響は生じ
ない。
【００７６】次に、図３を参照して、データ読出動作に
ついて説明する。データ読出前において、ビット線ＢＬ
および／ＢＬはビット線イコライズ回路２０およびビッ
ト線プリチャージ回路３０により、所定電圧ＶＬレベル
のＬレベルにプリチャージされている。この所定電圧Ｖ
Ｌは、バイポーラトランジスタＢＰ１およびＢＰ２とも
にオフ状態にする電圧レベルである。
ついて説明する。データ読出前において、ビット線ＢＬ
および／ＢＬはビット線イコライズ回路２０およびビッ
ト線プリチャージ回路３０により、所定電圧ＶＬレベル
のＬレベルにプリチャージされている。この所定電圧Ｖ
Ｌは、バイポーラトランジスタＢＰ１およびＢＰ２とも
にオフ状態にする電圧レベルである。
【００７７】アドレス信号が変化すると、データ書込時
と同様、ワード線およびビット線対の選択が行なわれ
る。データ読出時においては、サブワード線ＷＬＵおよ
びＷＬＬの電位がともにＨレベルへ立上げられ、アクセ
ストランジスタＱ３およびＱ４がともにオン状態とな
り、記憶ノードＳＮおよび／ＳＮがバイポーラトランジ
スタＢＰ１およびＢＰ２のベース電極ノードにそれぞれ
電気的に接続される。
と同様、ワード線およびビット線対の選択が行なわれ
る。データ読出時においては、サブワード線ＷＬＵおよ
びＷＬＬの電位がともにＨレベルへ立上げられ、アクセ
ストランジスタＱ３およびＱ４がともにオン状態とな
り、記憶ノードＳＮおよび／ＳＮがバイポーラトランジ
スタＢＰ１およびＢＰ２のベース電極ノードにそれぞれ
電気的に接続される。
【００７８】読出活性化信号ＲＥＮ（読出／書込指示信
号Ｒ／ＺＷ）が所定のタイミングで活性状態となり、読
出負荷回路１０に含まれるＮＡＮＤ回路１０ａの出力信
号がＬレベルの活性状態となり、ｐチャネルＭＯＳトラ
ンジスタ１０ｂおよび１０ｃがオン状態となり、ビット
線ＢＬおよび／ＢＬへ電流が供給され、ビット線ＢＬお
よび／ＢＬの電位が上昇する。一方、非選択列に対応す
るビット線ＢＬおよび／ＢＬ（図示せず）においては、
読出負荷回路１０におけるＮＡＮＤ回路１０ａの出力信
号はＨレベルであり、ｐチャネルＭＯＳトランジスタ１
０ｂおよび１０ｃはオフ状態を維持し、したがって非選
択列のビット線ＢＬおよび／ＢＬはＬレベルのプリチャ
ージ電圧を保持する。
号Ｒ／ＺＷ）が所定のタイミングで活性状態となり、読
出負荷回路１０に含まれるＮＡＮＤ回路１０ａの出力信
号がＬレベルの活性状態となり、ｐチャネルＭＯＳトラ
ンジスタ１０ｂおよび１０ｃがオン状態となり、ビット
線ＢＬおよび／ＢＬへ電流が供給され、ビット線ＢＬお
よび／ＢＬの電位が上昇する。一方、非選択列に対応す
るビット線ＢＬおよび／ＢＬ（図示せず）においては、
読出負荷回路１０におけるＮＡＮＤ回路１０ａの出力信
号はＨレベルであり、ｐチャネルＭＯＳトランジスタ１
０ｂおよび１０ｃはオフ状態を維持し、したがって非選
択列のビット線ＢＬおよび／ＢＬはＬレベルのプリチャ
ージ電圧を保持する。
【００７９】今、記憶ノードＳＮにＬレベルデータが保
持される場合を考える。この状態において、ビット線Ｂ
Ｌの電圧が、バイポーラトランジスタＢＰ１のエミッタ
−ベース間電圧（ビルトイン電圧Ｖｂｅ）よりも高くな
ると、バイポーラトランジスタＢＰ１のエミッタ−ベー
ス間が順方向にバイアスされ、バイポーラトランジスタ
ＢＰ１が導通し、大きなコレクタ電流が流れ、ビット線
ＢＬの電位上昇が抑制される。ＭＯＳトランジスタ１０
ｂの電流供給力は、バイポーラトランジスタＢＰ１の電
流供給力と同程度またはそれよりも少し大きい程度であ
り、ビット線ＢＬの電位は、ほぼこのビルトイン電圧Ｖ
ｂｅ（０．７〜１．１Ｖ程度）の電圧レベルに保持され
る。一方、Ｈレベルデータを保持する記憶ノード／ＳＮ
がベース電極ノードに接続されるバイポーラトランジス
タＢＰ２は、ビット線／ＢＬの電圧が上昇しても、その
エミッタ−ベース間は順方向にバイアスされて、オフ状
態を維持するため、ビット線／ＢＬはＨレベル（電源電
圧レベル）にまで上昇する。このビット線ＢＬおよび／
ＢＬに生じた電位差が、マルチプレクス回路４０を介し
て読出／書込回路５０に伝達され、これに含まれる読出
回路により増幅されて内部読出データが生成される。
持される場合を考える。この状態において、ビット線Ｂ
Ｌの電圧が、バイポーラトランジスタＢＰ１のエミッタ
−ベース間電圧（ビルトイン電圧Ｖｂｅ）よりも高くな
ると、バイポーラトランジスタＢＰ１のエミッタ−ベー
ス間が順方向にバイアスされ、バイポーラトランジスタ
ＢＰ１が導通し、大きなコレクタ電流が流れ、ビット線
ＢＬの電位上昇が抑制される。ＭＯＳトランジスタ１０
ｂの電流供給力は、バイポーラトランジスタＢＰ１の電
流供給力と同程度またはそれよりも少し大きい程度であ
り、ビット線ＢＬの電位は、ほぼこのビルトイン電圧Ｖ
ｂｅ（０．７〜１．１Ｖ程度）の電圧レベルに保持され
る。一方、Ｈレベルデータを保持する記憶ノード／ＳＮ
がベース電極ノードに接続されるバイポーラトランジス
タＢＰ２は、ビット線／ＢＬの電圧が上昇しても、その
エミッタ−ベース間は順方向にバイアスされて、オフ状
態を維持するため、ビット線／ＢＬはＨレベル（電源電
圧レベル）にまで上昇する。このビット線ＢＬおよび／
ＢＬに生じた電位差が、マルチプレクス回路４０を介し
て読出／書込回路５０に伝達され、これに含まれる読出
回路により増幅されて内部読出データが生成される。
【００８０】データ読出時において、Ｌレベルデータを
格納する記憶ノード（ノードＳＮ）にベース電流がバイ
ポーラトランジスタ（ＢＰ１）を介して流れる。しかし
ながら、このベース電流は、コレクタ電流に比べて十分
小さな値であり、ドライブトランジスタ（Ｑ１）および
カットトランジスタ（Ｑ５）の電流駆動力よりも十分小
さくすることができる。ベース電流の大きさは、バイポ
ーラトランジスタＢＰ１およびＢＰ２の電流増幅率ｈＦ
Ｅにより決定される。ドライブトランジスタおよびカッ
トトランジスタを介して流れる電流Ｉｄとベース電流Ｉ
ｂの比が、たとえば３：１であれば、メモリセル１は、
安定に情報を記憶することができる。この比３：１は、
通常のスタティック型メモリセルにおけるドライブトラ
ンジスタとアクセストランジスタの電流駆動力の比に対
応している。インバータラッチで構成されるメモリセル
の入出力伝達特性において双安定特性を実現するため
に、通常、ドライブトランジスタおよびアクセストラン
ジスタの電流駆動力の比が３：１に設定されている。こ
の図１に示すメモリセル１の構成において、従来のスタ
ティック型メモリセルのアクセストランジスタの駆動電
流が、バイポーラトランジスタＢＰ１およびＢＰ２のベ
ース電流により決定されている。
格納する記憶ノード（ノードＳＮ）にベース電流がバイ
ポーラトランジスタ（ＢＰ１）を介して流れる。しかし
ながら、このベース電流は、コレクタ電流に比べて十分
小さな値であり、ドライブトランジスタ（Ｑ１）および
カットトランジスタ（Ｑ５）の電流駆動力よりも十分小
さくすることができる。ベース電流の大きさは、バイポ
ーラトランジスタＢＰ１およびＢＰ２の電流増幅率ｈＦ
Ｅにより決定される。ドライブトランジスタおよびカッ
トトランジスタを介して流れる電流Ｉｄとベース電流Ｉ
ｂの比が、たとえば３：１であれば、メモリセル１は、
安定に情報を記憶することができる。この比３：１は、
通常のスタティック型メモリセルにおけるドライブトラ
ンジスタとアクセストランジスタの電流駆動力の比に対
応している。インバータラッチで構成されるメモリセル
の入出力伝達特性において双安定特性を実現するため
に、通常、ドライブトランジスタおよびアクセストラン
ジスタの電流駆動力の比が３：１に設定されている。こ
の図１に示すメモリセル１の構成において、従来のスタ
ティック型メモリセルのアクセストランジスタの駆動電
流が、バイポーラトランジスタＢＰ１およびＢＰ２のベ
ース電流により決定されている。
【００８１】したがって、ベース電流とコレクタ電流と
の関係から、ビット線を流れるコレクタ電流Ｉｃと、ド
ライブトランジスタおよびカットトランジスタを介して
流れるドレイン電流Ｉｄが次式の関係を満足すれば、メ
モリセルは安定にデータを保持することができる。
の関係から、ビット線を流れるコレクタ電流Ｉｃと、ド
ライブトランジスタおよびカットトランジスタを介して
流れるドレイン電流Ｉｄが次式の関係を満足すれば、メ
モリセルは安定にデータを保持することができる。
【００８２】Ｉｄ≧３・Ｉｃ／（１＋ｈＦＥ） たとえば、電源電圧Ｖｃｃ＝１．８Ｖ、コレクタ電流Ｉ
ｃ＝１００μＡ、電流増幅率ｈＦＥ＝１０の場合、ドレ
イン電流Ｉｄは、次式で与えられる。
ｃ＝１００μＡ、電流増幅率ｈＦＥ＝１０の場合、ドレ
イン電流Ｉｄは、次式で与えられる。
【００８３】 Ｉｄ≧３・Ｉ００μＡ／（１０＋１）＝２７μＡ したがって、ドライブトランジスタＱ１およびＱ２が、
電源電圧Ｖｃｃが１．８Ｖの条件下において、ドレイン
電流Ｉｄとして２７μＡを流す電流駆動力を有すれば、
メモリセル１は安定にデータを保持することができる。
ビット線の電圧を早く上昇させるため、比較的大きな電
流を読出負荷回路１０から供給しても、このバイポーラ
トランジスタを介して流れるベース電流は十分に小さく
することができ、確実にメモリセルデータを保持するこ
とができる。
電源電圧Ｖｃｃが１．８Ｖの条件下において、ドレイン
電流Ｉｄとして２７μＡを流す電流駆動力を有すれば、
メモリセル１は安定にデータを保持することができる。
ビット線の電圧を早く上昇させるため、比較的大きな電
流を読出負荷回路１０から供給しても、このバイポーラ
トランジスタを介して流れるベース電流は十分に小さく
することができ、確実にメモリセルデータを保持するこ
とができる。
【００８４】データ読出時においては、Ｌレベルデータ
をベース電極ノードに受けるバイポーラトランジスタが
接続するビット線に比較的大きな電流が流れる。しかし
ながら、読出負荷回路１０において、ラッチ回路を設
け、電流供給用のＭＯＳトランジスタ１０ｂおよび１０
ｃを、ビット線電位が所定電圧レベル以上上昇した場合
には、非導通状態とする構成を適用すれば、データ読出
期間中において、所定期間の間のみコレクタ電流を生じ
させ、その読出時の消費電流をさらに低減することが可
能となる。
をベース電極ノードに受けるバイポーラトランジスタが
接続するビット線に比較的大きな電流が流れる。しかし
ながら、読出負荷回路１０において、ラッチ回路を設
け、電流供給用のＭＯＳトランジスタ１０ｂおよび１０
ｃを、ビット線電位が所定電圧レベル以上上昇した場合
には、非導通状態とする構成を適用すれば、データ読出
期間中において、所定期間の間のみコレクタ電流を生じ
させ、その読出時の消費電流をさらに低減することが可
能となる。
【００８５】上述のように、この図１に示す構成に従え
ば、データ書込時および読出時いずれにおいても、選択
列（ビット線対）においてのみ電流が流れ、非選択ビッ
ト線対は、Ｌレベルに保持される。したがって、１つの
メモリブロックにおいてワード線が選択状態へ駆動され
ても、そのワード線と交差するビット線対すべてにおい
てカラム電流が流れることはなく、消費電流を大幅に低
減することができる。
ば、データ書込時および読出時いずれにおいても、選択
列（ビット線対）においてのみ電流が流れ、非選択ビッ
ト線対は、Ｌレベルに保持される。したがって、１つの
メモリブロックにおいてワード線が選択状態へ駆動され
ても、そのワード線と交差するビット線対すべてにおい
てカラム電流が流れることはなく、消費電流を大幅に低
減することができる。
【００８６】図４は、この発明の実施の形態１に従うス
タティック型半導体記憶装置の全体の構成を概略的に示
す図である。図４においては、２ビットＤＱ０およびＤ
Ｑ１のデータを入出力するスタティック型半導体記憶装
置の構成が一例として示される。
タティック型半導体記憶装置の全体の構成を概略的に示
す図である。図４においては、２ビットＤＱ０およびＤ
Ｑ１のデータを入出力するスタティック型半導体記憶装
置の構成が一例として示される。
【００８７】図４において、このスタティック型半導体
記憶装置は、データビットＤＱ０およびＤＱ１それぞれ
に対応して設けられるメモリブロック５５♯０および５
５♯１を含む。メモリブロック５５♯０および５５♯１
の各々は、行列状に配列されるメモリセル１と、メモリ
セル１の各行に対応して配置され、各々に対応の行のメ
モリセルに接続する複数のワード線ＷＬ０〜ＷＬｋを含
む。これらのワード線ＷＬ０〜ＷＬｋの各々は、先の図
１に示すようにサブワード線ＷＬＵおよびＷＬＬを含
む。
記憶装置は、データビットＤＱ０およびＤＱ１それぞれ
に対応して設けられるメモリブロック５５♯０および５
５♯１を含む。メモリブロック５５♯０および５５♯１
の各々は、行列状に配列されるメモリセル１と、メモリ
セル１の各行に対応して配置され、各々に対応の行のメ
モリセルに接続する複数のワード線ＷＬ０〜ＷＬｋを含
む。これらのワード線ＷＬ０〜ＷＬｋの各々は、先の図
１に示すようにサブワード線ＷＬＵおよびＷＬＬを含
む。
【００８８】メモリブロック５５♯０および５５♯１そ
れぞれに対応して、図示しないアドレス信号に従って対
応のメモリブロックの行を選択状態へ駆動する行選択回
路６０♯０および６０♯１と、図示しないアドレス信号
に従って対応のメモリブロックの列を選択する列選択信
号Ｙを生成する列選択回路６２♯０および６２♯１が設
けられる。メモリブロック５５♯０および５５♯１それ
ぞれに対し行選択回路６０♯０および６０♯１を設ける
ことにより、これらのメモリブロック５５♯０および５
５♯１におけるワード線ＷＬ０〜ＷＬｋは、メモリブロ
ック単位で互いに独立に選択状態へ駆動することができ
る。すなわち、メモリブロック５５♯０に含まれるワー
ド線ＷＬ０〜ＷＬｋは、メモリブロック５５♯１に含ま
れるワード線ＷＬ０〜ＷＬｋと電気的に分離される。し
たがって、メモリブロック５５♯０および５５♯１それ
ぞれにおいて、対応の行選択回路６０♯０および６０♯
１に従って、１つのワード線が選択状態へ駆動される。
しかしながら、先に図１を参照して説明したように、選
択列においてのみビット線に電流が流れるため、これら
のメモリブロックをデータビットそれぞれに対応して設
けても、またワード線ＷＬ０〜ＷＬｋの長さが長くされ
ても、データ書込／読出時におけるビット線電流は１つ
のメモリブロックにつき１列においてのみ流れるだけで
あり、消費電流を低減することができる。
れぞれに対応して、図示しないアドレス信号に従って対
応のメモリブロックの行を選択状態へ駆動する行選択回
路６０♯０および６０♯１と、図示しないアドレス信号
に従って対応のメモリブロックの列を選択する列選択信
号Ｙを生成する列選択回路６２♯０および６２♯１が設
けられる。メモリブロック５５♯０および５５♯１それ
ぞれに対し行選択回路６０♯０および６０♯１を設ける
ことにより、これらのメモリブロック５５♯０および５
５♯１におけるワード線ＷＬ０〜ＷＬｋは、メモリブロ
ック単位で互いに独立に選択状態へ駆動することができ
る。すなわち、メモリブロック５５♯０に含まれるワー
ド線ＷＬ０〜ＷＬｋは、メモリブロック５５♯１に含ま
れるワード線ＷＬ０〜ＷＬｋと電気的に分離される。し
たがって、メモリブロック５５♯０および５５♯１それ
ぞれにおいて、対応の行選択回路６０♯０および６０♯
１に従って、１つのワード線が選択状態へ駆動される。
しかしながら、先に図１を参照して説明したように、選
択列においてのみビット線に電流が流れるため、これら
のメモリブロックをデータビットそれぞれに対応して設
けても、またワード線ＷＬ０〜ＷＬｋの長さが長くされ
ても、データ書込／読出時におけるビット線電流は１つ
のメモリブロックにつき１列においてのみ流れるだけで
あり、消費電流を低減することができる。
【００８９】また、メモリブロック５５♯０および５５
♯１それぞれに対応して読出／書込回路５０♯０および
５０♯１が設けられる。これらの読出／書込回路５０♯
０および５０♯１は、センスアンプおよび書込時のビッ
ト線電位駆動回路および内部書込データを生成する書込
ドライバを含む。ワード線電位をデータ書込時に書込デ
ータに応じて設定するための回路は行選択回路６０♯０
および６０♯１に含まれる。この経路は、読出／書込回
路５０♯０および５０♯１から行選択回路６０♯０およ
び６０♯１に向かう矢印で示す。したがって、メモリブ
ロック５５♯０および５５♯１それぞれに対して１つの
センスアンプおよび書込回路および書込ドライブ回路を
設けるだけでよく、１つのメモリブロックを複数のデー
タビットに対応させる構成と異なり、センスアンプおよ
び書込ドライブ回路の占有面積を低減することができ
る。
♯１それぞれに対応して読出／書込回路５０♯０および
５０♯１が設けられる。これらの読出／書込回路５０♯
０および５０♯１は、センスアンプおよび書込時のビッ
ト線電位駆動回路および内部書込データを生成する書込
ドライバを含む。ワード線電位をデータ書込時に書込デ
ータに応じて設定するための回路は行選択回路６０♯０
および６０♯１に含まれる。この経路は、読出／書込回
路５０♯０および５０♯１から行選択回路６０♯０およ
び６０♯１に向かう矢印で示す。したがって、メモリブ
ロック５５♯０および５５♯１それぞれに対して１つの
センスアンプおよび書込回路および書込ドライブ回路を
設けるだけでよく、１つのメモリブロックを複数のデー
タビットに対応させる構成と異なり、センスアンプおよ
び書込ドライブ回路の占有面積を低減することができ
る。
【００９０】また、各メモリブロック５５♯０および５
５♯１それぞれにおいてワード線およびビット線対が選
択されると、各ブロックで対応のデータ入出力ノードと
データの入出力が行なわれる。したがってメモリブロッ
クを選択して選択的にデータ入出力ノードへ接続するた
めのブロック選択信号が不要となり、配線占有面積を低
減することができる。
５♯１それぞれにおいてワード線およびビット線対が選
択されると、各ブロックで対応のデータ入出力ノードと
データの入出力が行なわれる。したがってメモリブロッ
クを選択して選択的にデータ入出力ノードへ接続するた
めのブロック選択信号が不要となり、配線占有面積を低
減することができる。
【００９１】なお、ここで、行選択回路６０♯０および
６０♯１に対し、読出活性化信号ＲＥＮ、および書込活
性化信号ＺＷＥＮが書込データとともに与えられている
のは、データ書込／読出において、各ワード線に含まれ
るサブワード線の駆動電位が異なるためである。読出／
書込回路５０♯０および５０♯１に対しても、同様読出
活性化信号ＲＥＮおよび書込活性化信号ＺＷＥＮが与え
られる。読出活性化信号ＲＥＮの活性化時、読出／書込
回路５０♯０および５０♯１は、データ読出モードに設
定され、書込活性化信号ＺＷＥＮの活性化時、読出／書
込回路５０♯０および５０♯１は、データ書込モードに
設定される。次に各部の構成について説明する。
６０♯１に対し、読出活性化信号ＲＥＮ、および書込活
性化信号ＺＷＥＮが書込データとともに与えられている
のは、データ書込／読出において、各ワード線に含まれ
るサブワード線の駆動電位が異なるためである。読出／
書込回路５０♯０および５０♯１に対しても、同様読出
活性化信号ＲＥＮおよび書込活性化信号ＺＷＥＮが与え
られる。読出活性化信号ＲＥＮの活性化時、読出／書込
回路５０♯０および５０♯１は、データ読出モードに設
定され、書込活性化信号ＺＷＥＮの活性化時、読出／書
込回路５０♯０および５０♯１は、データ書込モードに
設定される。次に各部の構成について説明する。
【００９２】図５は、図１および図４に示す読出／書込
回路の構成の一例を示す図である。図５においては、１
つのメモリブロックに対して設けられる読出／書込回路
の構成が示される。この読出／書込回路５０は、対応の
メモリブロックのビット線対ＢＬ０，／ＢＬ０〜ＢＬ
ｊ，／ＢＬｊに共通に配設されるローカルデータバス線
ＤＢ，／ＤＢと、読出活性化信号ＲＥＮの活性化時活性
化され、ローカルデータバス線ＤＢおよび／ＤＢ上の信
号電位を差動増幅して図示しない入出力バッファへ伝達
するセンスアンプ５０ａと、書込活性化信号ＺＷＥＮの
活性化時活性化され、ローカルデータバス線ＤＢおよび
／ＤＢへ電源電圧Ｖｃｃレベルの信号を伝達する書込回
路５０ｂと、書込活性化信号ＺＷＥＮの活性化時入力バ
ッファからの書込データに応じて内部書込データＤ，／
Ｄを生成する書込ドライバ５０ｃとを含む。書込回路５
０ｂは、書込活性化信号ＺＷＥＮに応答して導通し、電
源電圧Ｖｃｃをローカルデータバス線ＤＢおよび／ＤＢ
へ伝達するｐチャネルＭＯＳトランジスタＰａおよびＰ
ｂを含む。
回路の構成の一例を示す図である。図５においては、１
つのメモリブロックに対して設けられる読出／書込回路
の構成が示される。この読出／書込回路５０は、対応の
メモリブロックのビット線対ＢＬ０，／ＢＬ０〜ＢＬ
ｊ，／ＢＬｊに共通に配設されるローカルデータバス線
ＤＢ，／ＤＢと、読出活性化信号ＲＥＮの活性化時活性
化され、ローカルデータバス線ＤＢおよび／ＤＢ上の信
号電位を差動増幅して図示しない入出力バッファへ伝達
するセンスアンプ５０ａと、書込活性化信号ＺＷＥＮの
活性化時活性化され、ローカルデータバス線ＤＢおよび
／ＤＢへ電源電圧Ｖｃｃレベルの信号を伝達する書込回
路５０ｂと、書込活性化信号ＺＷＥＮの活性化時入力バ
ッファからの書込データに応じて内部書込データＤ，／
Ｄを生成する書込ドライバ５０ｃとを含む。書込回路５
０ｂは、書込活性化信号ＺＷＥＮに応答して導通し、電
源電圧Ｖｃｃをローカルデータバス線ＤＢおよび／ＤＢ
へ伝達するｐチャネルＭＯＳトランジスタＰａおよびＰ
ｂを含む。
【００９３】ローカルデータバス線ＤＢ，／ＤＢは、対
応のメモリブロック内においてのみ配設される。ビット
線対ＢＬ０，／ＢＬ０〜ＢＬｊ，／ＢＬｊそれぞれに対
して設けられるマルチプレクサ４０♯０〜４０♯ｊが、
図示しない列選択回路からの列選択信号Ｙ０〜Ｙｊの活
性化に従って導通し、選択列に対応するビット線対がロ
ーカルデータバス線ＤＢ，／ＤＢに接続される。
応のメモリブロック内においてのみ配設される。ビット
線対ＢＬ０，／ＢＬ０〜ＢＬｊ，／ＢＬｊそれぞれに対
して設けられるマルチプレクサ４０♯０〜４０♯ｊが、
図示しない列選択回路からの列選択信号Ｙ０〜Ｙｊの活
性化に従って導通し、選択列に対応するビット線対がロ
ーカルデータバス線ＤＢ，／ＤＢに接続される。
【００９４】ここで、図５においては、１行のメモリセ
ル１と、この１行のメモリセルが接続するワード線（サ
ブワード線ＷＬＬおよびＷＬＵ）を代表的に示す。
ル１と、この１行のメモリセルが接続するワード線（サ
ブワード線ＷＬＬおよびＷＬＵ）を代表的に示す。
【００９５】この図５に示す構成においては、データ読
出時においては選択列に対応して設けられたビット線対
が列選択信号に応答して導通するマルチプレクサを介し
てローカルデータバス線ＤＢおよび／ＤＢに接続され
る。データ読出時においては、読出活性化信号ＲＥＮが
活性化され、センスアンプ５０ａが活性化され、ローカ
ルデータバス線ＤＢおよび／ＤＢ上の信号電位を差動増
幅する。一方、データ書込時においては、書込活性化信
号ＺＷＥＮが活性化され、書込回路５０ｂが電源電圧Ｖ
ｃｃレベルの信号をローカルデータバスＤＢおよび／Ｄ
Ｂ上に伝達する。これにより、書込時においては、選択
列に対して設けられたビット線のみがＨレベルに駆動さ
れる。
出時においては選択列に対応して設けられたビット線対
が列選択信号に応答して導通するマルチプレクサを介し
てローカルデータバス線ＤＢおよび／ＤＢに接続され
る。データ読出時においては、読出活性化信号ＲＥＮが
活性化され、センスアンプ５０ａが活性化され、ローカ
ルデータバス線ＤＢおよび／ＤＢ上の信号電位を差動増
幅する。一方、データ書込時においては、書込活性化信
号ＺＷＥＮが活性化され、書込回路５０ｂが電源電圧Ｖ
ｃｃレベルの信号をローカルデータバスＤＢおよび／Ｄ
Ｂ上に伝達する。これにより、書込時においては、選択
列に対して設けられたビット線のみがＨレベルに駆動さ
れる。
【００９６】この図５に示すように、１つのメモリブロ
ックに対しては１つのセンスアンプ５０ａが設けられる
だけである。したがって、センスアンプの数は、データ
ビットすなわちメモリブロックと同じ数が必要とされる
だけであり、その占有面積を低減することができる。書
込回路５０ｂは、書込データにかかわらず、Ｈレベルの
信号をローカルデータバス線ＤＢおよび／ＤＢに伝達す
る。この書込回路５０ｂは、したがって実質的にプリチ
ャージ回路であり、また、メモリセル１に含まれるバイ
ポーラトランジスタのコレクタ電流に同程度の電流駆動
力が要求されるだけである（ローカルデータバス線を駆
動する必要があるため、それより少し大きくする必要が
ある）。したがって、その占有面積も比較的小さく、ま
たメモリブロック１つ当り１つの書込回路５０ｂが設け
られるだけであり、チップ面積の増加を抑制することが
できる。また、書込ドライバ５０ｃも各メモリブロック
に対し１つ設けられるだけであり、占有面積は低減され
る。
ックに対しては１つのセンスアンプ５０ａが設けられる
だけである。したがって、センスアンプの数は、データ
ビットすなわちメモリブロックと同じ数が必要とされる
だけであり、その占有面積を低減することができる。書
込回路５０ｂは、書込データにかかわらず、Ｈレベルの
信号をローカルデータバス線ＤＢおよび／ＤＢに伝達す
る。この書込回路５０ｂは、したがって実質的にプリチ
ャージ回路であり、また、メモリセル１に含まれるバイ
ポーラトランジスタのコレクタ電流に同程度の電流駆動
力が要求されるだけである（ローカルデータバス線を駆
動する必要があるため、それより少し大きくする必要が
ある）。したがって、その占有面積も比較的小さく、ま
たメモリブロック１つ当り１つの書込回路５０ｂが設け
られるだけであり、チップ面積の増加を抑制することが
できる。また、書込ドライバ５０ｃも各メモリブロック
に対し１つ設けられるだけであり、占有面積は低減され
る。
【００９７】図６は、図４に示す行選択回路６０♯０お
よび６０♯１の構成の一例を示す図である。図６におい
ては、１つのメモリブロックにおける１つのワード線Ｗ
Ｌに対する部分の構成が示される。図６において、行選
択回路６０は、外部から与えられるアドレス信号（行ア
ドレス信号）をデコードするロウデコード回路６０ａ
と、内部書込データＤと負論理の書込活性化信号ＺＷＥ
Ｎとに従ってワード線駆動信号を生成する書込ワード線
制御回路６０ｂと、正論理の読出活性化信号ＲＥＮと書
込ワード線制御回路６０ｂからのワード線駆動信号とに
従って選択ワード線上に伝達されるワード線駆動信号を
生成するワード線電圧制御回路６０ｃと、このワード線
電圧制御回路６０ｃからのワード線駆動信号とロウデコ
ード回路６０ａからのワード線選択信号とワード線活性
化期間を規定するワード線活性化信号ＷＬＥとに従って
ワード線ＷＬ上にワード線選択信号を伝達するワード線
ドライブ回路６０ｄを含む。このロウデコード回路６０
ａおよびワード線ドライブ回路６０ｄが、ワード線それ
ぞれに対応して設けられ、一方、書込ワード線制御回路
６０ｂおよびワード線電圧制御回路６０ｃが、この行選
択回路に共通に設けられる。
よび６０♯１の構成の一例を示す図である。図６におい
ては、１つのメモリブロックにおける１つのワード線Ｗ
Ｌに対する部分の構成が示される。図６において、行選
択回路６０は、外部から与えられるアドレス信号（行ア
ドレス信号）をデコードするロウデコード回路６０ａ
と、内部書込データＤと負論理の書込活性化信号ＺＷＥ
Ｎとに従ってワード線駆動信号を生成する書込ワード線
制御回路６０ｂと、正論理の読出活性化信号ＲＥＮと書
込ワード線制御回路６０ｂからのワード線駆動信号とに
従って選択ワード線上に伝達されるワード線駆動信号を
生成するワード線電圧制御回路６０ｃと、このワード線
電圧制御回路６０ｃからのワード線駆動信号とロウデコ
ード回路６０ａからのワード線選択信号とワード線活性
化期間を規定するワード線活性化信号ＷＬＥとに従って
ワード線ＷＬ上にワード線選択信号を伝達するワード線
ドライブ回路６０ｄを含む。このロウデコード回路６０
ａおよびワード線ドライブ回路６０ｄが、ワード線それ
ぞれに対応して設けられ、一方、書込ワード線制御回路
６０ｂおよびワード線電圧制御回路６０ｃが、この行選
択回路に共通に設けられる。
【００９８】ロウデコード回路６０ａは、アドレス信号
を受けるＮＡＮＤ回路６０ａａと、ＮＡＮＤ回路６０ａ
ａの出力信号を受けるインバータ６０ａｂを含む。イン
バータ６０ａｂからワード線指定信号が出力される。ア
ドレス指定された行に対応するワード線に対して、Ｈレ
ベルのワード線指定信号が出力される。
を受けるＮＡＮＤ回路６０ａａと、ＮＡＮＤ回路６０ａ
ａの出力信号を受けるインバータ６０ａｂを含む。イン
バータ６０ａｂからワード線指定信号が出力される。ア
ドレス指定された行に対応するワード線に対して、Ｈレ
ベルのワード線指定信号が出力される。
【００９９】書込ワード線制御回路６０ｂは、書込活性
化信号ＺＷＥＮと書込データ／Ｄを受けるＯＲ回路６０
ｂａと、書込活性化信号ＺＷＥＮと書込データ／Ｄを受
けるＯＲ回路６０ｂｂを含む。ワード線電圧制御回路６
０ｃは、読出活性化信号ＲＥＮとＯＲ回路６０ｂａの出
力信号を受けるＯＲ回路６０ｃａと、ＯＲ回路６０ｂｂ
の出力信号と読出活性化信号ＲＥＮを受けるＯＲ回路６
０ｃｂを含む。ワード線ドライブ回路６０ｄは、ＯＲ回
路６０ｃｂの出力信号とロウデコード回路６０ａの出力
信号とワード線活性化信号ＷＬＥとを受けてサブワード
線ＷＬＵを駆動するＡＮＤ回路６０ｄａと、ＯＲ回路６
０ｃａの出力信号とロウデコード回路６０ａの出力信号
とワード線活性化信号ＷＬＥとを受けてサブワード線Ｗ
ＬＬを駆動するＡＮＤ回路６０ｄｂを含む。
化信号ＺＷＥＮと書込データ／Ｄを受けるＯＲ回路６０
ｂａと、書込活性化信号ＺＷＥＮと書込データ／Ｄを受
けるＯＲ回路６０ｂｂを含む。ワード線電圧制御回路６
０ｃは、読出活性化信号ＲＥＮとＯＲ回路６０ｂａの出
力信号を受けるＯＲ回路６０ｃａと、ＯＲ回路６０ｂｂ
の出力信号と読出活性化信号ＲＥＮを受けるＯＲ回路６
０ｃｂを含む。ワード線ドライブ回路６０ｄは、ＯＲ回
路６０ｃｂの出力信号とロウデコード回路６０ａの出力
信号とワード線活性化信号ＷＬＥとを受けてサブワード
線ＷＬＵを駆動するＡＮＤ回路６０ｄａと、ＯＲ回路６
０ｃａの出力信号とロウデコード回路６０ａの出力信号
とワード線活性化信号ＷＬＥとを受けてサブワード線Ｗ
ＬＬを駆動するＡＮＤ回路６０ｄｂを含む。
【０１００】書込活性化信号ＺＷＥＮは、データ書込時
所定期間活性状態のＬレベルへ駆動される。読出活性化
信号ＲＥＮは、データ読出時所定期間Ｈレベルの活性状
態とされる。したがって、データ読出時においては、選
択ワード線のサブワード線ＷＬＵおよびＷＬＬはともに
Ｈレベルへ駆動される。一方、データ書込時において
は、書込データＤがＨレベルのときには、選択ワード線
ＷＬにおいて、サブワード線ＷＬＵがＨレベルに駆動さ
れ、一方、サブワード線ＷＬＬはＬレベルに保持され
る。書込データＤがＬレベルのデータのときには、逆
に、サブワード線ＷＬＬがＨレベルへ駆動され、サブワ
ード線ＷＬＵはＬレベルに保持される。これにより、デ
ータ書込時には書込データに応じてサブワード線ＷＬＵ
およびＷＬＬの電位レベルを設定することができ、また
読出時においては、選択ワード線のサブワード線ＷＬＬ
およびＷＬＵをともにＨレベルへ駆動することができ
る。
所定期間活性状態のＬレベルへ駆動される。読出活性化
信号ＲＥＮは、データ読出時所定期間Ｈレベルの活性状
態とされる。したがって、データ読出時においては、選
択ワード線のサブワード線ＷＬＵおよびＷＬＬはともに
Ｈレベルへ駆動される。一方、データ書込時において
は、書込データＤがＨレベルのときには、選択ワード線
ＷＬにおいて、サブワード線ＷＬＵがＨレベルに駆動さ
れ、一方、サブワード線ＷＬＬはＬレベルに保持され
る。書込データＤがＬレベルのデータのときには、逆
に、サブワード線ＷＬＬがＨレベルへ駆動され、サブワ
ード線ＷＬＵはＬレベルに保持される。これにより、デ
ータ書込時には書込データに応じてサブワード線ＷＬＵ
およびＷＬＬの電位レベルを設定することができ、また
読出時においては、選択ワード線のサブワード線ＷＬＬ
およびＷＬＵをともにＨレベルへ駆動することができ
る。
【０１０１】また、ワード線ドライブ回路６０ｄへは、
ワード線活性化信号ＷＬＥが与えられており、このワー
ド線活性化信号ＷＬＥが活性状態の間のみ、選択ワード
線が活性状態へ駆動される。このワード線活性化信号
は、後に説明するが、アドレス変化検出に従って、所定
期間Ｈレベルの活性状態へ駆動される。したがって、選
択ワード線は、このアドレス変化から所定期間の間のみ
選択状態に駆動される。
ワード線活性化信号ＷＬＥが与えられており、このワー
ド線活性化信号ＷＬＥが活性状態の間のみ、選択ワード
線が活性状態へ駆動される。このワード線活性化信号
は、後に説明するが、アドレス変化検出に従って、所定
期間Ｈレベルの活性状態へ駆動される。したがって、選
択ワード線は、このアドレス変化から所定期間の間のみ
選択状態に駆動される。
【０１０２】ここで、図５および図６においては書込ド
ライバ５０ｃおよび書込ワード線制御回路６０ｂが別々
に設けられるように示しているが、これらは共通化され
て１つの回路とされてもよい。
ライバ５０ｃおよび書込ワード線制御回路６０ｂが別々
に設けられるように示しているが、これらは共通化され
て１つの回路とされてもよい。
【０１０３】図７は、図１、図５および図６に示す各制
御信号を発生する制御信号発生部の構成を概略的に示す
図である。この図７に示す制御信号発生部は、複数のメ
モリブロックに対し共通に発生した制御信号を与える。
図７において、制御信号発生部６５は、外部から与えら
れるライトイネーブル信号ＺＷＥの変化時点を検出する
ＡＴＤ回路６５ａと、外部からのチップセレクト信号／
ＣＳの活性化時活性化され外部から与えられるアドレス
信号の変化時点を検出するＡＴＤ回路６５ｂを含む。Ａ
ＴＤ回路６５ｂは、ＡＴＤ回路６５ａからのワンショッ
トのパルス信号とアドレス変化検出時に発生されるワン
ショットのパルス信号とを合成し（論理和をとって）、
変化検出信号として出力する。図７においては、この変
化検出信号として活性化時Ｈレベルに立上がるパルス信
号が一例として示される。
御信号を発生する制御信号発生部の構成を概略的に示す
図である。この図７に示す制御信号発生部は、複数のメ
モリブロックに対し共通に発生した制御信号を与える。
図７において、制御信号発生部６５は、外部から与えら
れるライトイネーブル信号ＺＷＥの変化時点を検出する
ＡＴＤ回路６５ａと、外部からのチップセレクト信号／
ＣＳの活性化時活性化され外部から与えられるアドレス
信号の変化時点を検出するＡＴＤ回路６５ｂを含む。Ａ
ＴＤ回路６５ｂは、ＡＴＤ回路６５ａからのワンショッ
トのパルス信号とアドレス変化検出時に発生されるワン
ショットのパルス信号とを合成し（論理和をとって）、
変化検出信号として出力する。図７においては、この変
化検出信号として活性化時Ｈレベルに立上がるパルス信
号が一例として示される。
【０１０４】制御信号発生部６５は、さらに、ＡＴＤ回
路６５ｂの出力するパルス信号の立下がりのみを所定時
間遅延する立下がり遅延回路６５ｃと、立下がり遅延回
路６５ｃからのパルス信号の立下がりをさらに遅延する
立下がり遅延回路６５ｄを含む。立下がり遅延回路６５
ｄから、所定時間幅を有するワード線活性化信号ＷＬＥ
が出力される。このワード線活性化信号ＷＬＥは、図６
に示すように、ワード線ドライブ回路６０ｄへ与えら
れ、内部のワード線選択／活性化期間を決定しまた各制
御信号はこのワード線活性化信号ＷＬＥを基準として生
成される。立下がり遅延回路６５ｃおよび６５ｄは、単
に与えられたパルス信号の立下がりのみを所定時間遅延
しており、２段の立下がり遅延回路６５ｃおよび６５ｄ
を用いるのは、十分なパルス幅を有するワード線活性化
信号ＷＬＥを確実に生成するためである。このワード線
活性化信号ＷＬＥは、またこの図６に示すロウデコード
回路６０ａへ与えられてもよい。また、さらに、このワ
ード線活性化信号ＷＬＥが、列選択回路へ与えられ、列
選択回路の動作期間を決定するように構成されてもよ
い。
路６５ｂの出力するパルス信号の立下がりのみを所定時
間遅延する立下がり遅延回路６５ｃと、立下がり遅延回
路６５ｃからのパルス信号の立下がりをさらに遅延する
立下がり遅延回路６５ｄを含む。立下がり遅延回路６５
ｄから、所定時間幅を有するワード線活性化信号ＷＬＥ
が出力される。このワード線活性化信号ＷＬＥは、図６
に示すように、ワード線ドライブ回路６０ｄへ与えら
れ、内部のワード線選択／活性化期間を決定しまた各制
御信号はこのワード線活性化信号ＷＬＥを基準として生
成される。立下がり遅延回路６５ｃおよび６５ｄは、単
に与えられたパルス信号の立下がりのみを所定時間遅延
しており、２段の立下がり遅延回路６５ｃおよび６５ｄ
を用いるのは、十分なパルス幅を有するワード線活性化
信号ＷＬＥを確実に生成するためである。このワード線
活性化信号ＷＬＥは、またこの図６に示すロウデコード
回路６０ａへ与えられてもよい。また、さらに、このワ
ード線活性化信号ＷＬＥが、列選択回路へ与えられ、列
選択回路の動作期間を決定するように構成されてもよ
い。
【０１０５】制御信号発生部６５は、さらに、ＡＴＤ回
路６５ａおよび６５ｂの出力信号を受けるＡＮＤ回路６
５ｇと、外部からのライトイネーブル信号ＺＷＥを受け
て書込活性化信号ＺＷＥＮを出力するインバータ６５ｅ
と、外部からのライトイネーブル信号ＺＷＥを受けてセ
ンスアンプ活性化信号ＳＡＥを出力するバッファ回路６
５ｆと、インバータ６５ｅの出力する書込活性化信号Ｚ
ＷＥとＡＮＤ回路６５ｇから出力されるビット線プリチ
ャージ指示信号ＰＥＬを受けるゲート回路６５ｈを含
む。
路６５ａおよび６５ｂの出力信号を受けるＡＮＤ回路６
５ｇと、外部からのライトイネーブル信号ＺＷＥを受け
て書込活性化信号ＺＷＥＮを出力するインバータ６５ｅ
と、外部からのライトイネーブル信号ＺＷＥを受けてセ
ンスアンプ活性化信号ＳＡＥを出力するバッファ回路６
５ｆと、インバータ６５ｅの出力する書込活性化信号Ｚ
ＷＥとＡＮＤ回路６５ｇから出力されるビット線プリチ
ャージ指示信号ＰＥＬを受けるゲート回路６５ｈを含
む。
【０１０６】ゲート回路６５ｈは、ビット線プリチャー
ジ指示信号ＰＥＬがＬレベルの非活性状態にありかつ書
込活性化信号ＺＷＥＮがＨレベルの非活性状態にありデ
ータ読出を示すときに、その出力信号である読出活性化
信号ＲＥＮをＨレベルの活性状態へ駆動する。したがっ
て、データ読出時においては、ビット線プリチャージ動
作が完了した後に、読出活性化信号ＲＥＮが活性状態へ
駆動される。
ジ指示信号ＰＥＬがＬレベルの非活性状態にありかつ書
込活性化信号ＺＷＥＮがＨレベルの非活性状態にありデ
ータ読出を示すときに、その出力信号である読出活性化
信号ＲＥＮをＨレベルの活性状態へ駆動する。したがっ
て、データ読出時においては、ビット線プリチャージ動
作が完了した後に、読出活性化信号ＲＥＮが活性状態へ
駆動される。
【０１０７】一方、センスアンプ活性化信号ＳＡＥは、
外部からのライトイネーブル信号ＺＷＥがＨレベルの非
活性状態のときに活性状態とされる。
外部からのライトイネーブル信号ＺＷＥがＨレベルの非
活性状態のときに活性状態とされる。
【０１０８】ビット線プリチャージ指示信号ＰＥＬは、
ＡＴＤ回路６５ａおよび６５ｂの出力信号がともにＨレ
ベルのときに活性状態となる。したがって、アドレス信
号が変化しかつライトイネーブル信号ＺＷＥが変化して
書込または読出が指定されたときに、ビット線プリチャ
ージ指示信号ＰＥＬが活性化されてビット線の所定電圧
レベルのＬレベルへのプリチャージが行なわれる。
ＡＴＤ回路６５ａおよび６５ｂの出力信号がともにＨレ
ベルのときに活性状態となる。したがって、アドレス信
号が変化しかつライトイネーブル信号ＺＷＥが変化して
書込または読出が指定されたときに、ビット線プリチャ
ージ指示信号ＰＥＬが活性化されてビット線の所定電圧
レベルのＬレベルへのプリチャージが行なわれる。
【０１０９】この図７に示すように、データビットＤＱ
０およびＤＱ１それぞれに対してメモリブロックを配設
し、メモリブロックそれぞれにおいて１ビットのメモリ
セルを選択する構成の場合、ブロック選択信号を発生す
る必要はない。各メモリブロックにおいて共通にこの図
７に示す制御信号発生回路６５からの制御信号を与える
だけでよく、配線レイアウトが簡略化される。また、ブ
ロック選択信号とこれらの制御信号発生回路からの制御
信号との論理をとる必要がなく、配線レイアウトが簡略
化され、また配線占有面積が低減される。
０およびＤＱ１それぞれに対してメモリブロックを配設
し、メモリブロックそれぞれにおいて１ビットのメモリ
セルを選択する構成の場合、ブロック選択信号を発生す
る必要はない。各メモリブロックにおいて共通にこの図
７に示す制御信号発生回路６５からの制御信号を与える
だけでよく、配線レイアウトが簡略化される。また、ブ
ロック選択信号とこれらの制御信号発生回路からの制御
信号との論理をとる必要がなく、配線レイアウトが簡略
化され、また配線占有面積が低減される。
【０１１０】［変更例］図８は、この発明の実施の形態
１の変更例のスタティック型半導体記憶装置のアレイ配
置を概略的に示す図である。図８においては、８ビット
データＤＱ０〜ＤＱ７を入出力するスタティック型半導
体記憶装置のアレイ構成が一例として示される。図８に
おいて、このスタティック型半導体記憶装置は、データ
ビットＤＱ０〜ＤＱ７それぞれに対応して設けられるメ
モリブロック５５♯０〜５５♯７と、これらのメモリブ
ロック５５♯０〜５５♯７それぞれに対応して設けら
れ、図示しないアドレスバッファからの内部ロウアドレ
ス信号を共通に受けて対応のメモリブロックの行を選択
状態へ駆動する行選択回路６０♯０〜６０♯７を含む。
１の変更例のスタティック型半導体記憶装置のアレイ配
置を概略的に示す図である。図８においては、８ビット
データＤＱ０〜ＤＱ７を入出力するスタティック型半導
体記憶装置のアレイ構成が一例として示される。図８に
おいて、このスタティック型半導体記憶装置は、データ
ビットＤＱ０〜ＤＱ７それぞれに対応して設けられるメ
モリブロック５５♯０〜５５♯７と、これらのメモリブ
ロック５５♯０〜５５♯７それぞれに対応して設けら
れ、図示しないアドレスバッファからの内部ロウアドレ
ス信号を共通に受けて対応のメモリブロックの行を選択
状態へ駆動する行選択回路６０♯０〜６０♯７を含む。
【０１１１】メモリブロック５５♯０〜５５♯７各々に
おいては、メモリセル１が行列状に配列され、各行に対
応してワード線ＷＬ（ＷＬＬ，ＷＬＵ）が配置される。
ワード線ＷＬは、１つのメモリブロック内においてのみ
延在して配置され、１つのメモリブロックにおけるワー
ド線ＷＬは、他のメモリブロックのワード線と電気的に
分離される。
おいては、メモリセル１が行列状に配列され、各行に対
応してワード線ＷＬ（ＷＬＬ，ＷＬＵ）が配置される。
ワード線ＷＬは、１つのメモリブロック内においてのみ
延在して配置され、１つのメモリブロックにおけるワー
ド線ＷＬは、他のメモリブロックのワード線と電気的に
分離される。
【０１１２】メモリブロック５５♯０〜５５♯７それぞ
れにおけるワード線選択動作は、対応して設けられる行
選択回路６０♯０〜６０♯７によりメモリブロック単位
で実行される。メモリブロック５５♯０〜５５♯７それ
ぞれにおいて、１ビットのメモリセルが選択されて、デ
ータの書込／読出が行なわれる。メモリブロック５５♯
０〜５５♯７それぞれを、互いに独立に、データビット
それぞれに対応するように配置することにより、データ
ビット数が増加しても、容易にメモリブロックの増設に
より対応することができる。
れにおけるワード線選択動作は、対応して設けられる行
選択回路６０♯０〜６０♯７によりメモリブロック単位
で実行される。メモリブロック５５♯０〜５５♯７それ
ぞれにおいて、１ビットのメモリセルが選択されて、デ
ータの書込／読出が行なわれる。メモリブロック５５♯
０〜５５♯７それぞれを、互いに独立に、データビット
それぞれに対応するように配置することにより、データ
ビット数が増加しても、容易にメモリブロックの増設に
より対応することができる。
【０１１３】メモリブロック５５♯０〜５５♯３が整列
して配置され、またメモリブロック５５♯４〜５５♯７
が整列して配置される。メモリブロック５５♯０〜５５
♯３とメモリブロック５５♯４〜５５♯７の間の中央領
域６６の中央部分に制御信号発生回路６５を配置する。
この制御信号発生回路６５は、図７に示す制御信号発生
回路と同様の構成を有し、メモリブロック５５♯０〜５
５♯７それぞれに対する内部制御信号を発生する。中央
部に制御信号発生回路６５を配置することにより、これ
らの内部制御信号の伝搬経路を対称にしたレイアウトと
することができ、配線のレイアウトが簡略化される。
して配置され、またメモリブロック５５♯４〜５５♯７
が整列して配置される。メモリブロック５５♯０〜５５
♯３とメモリブロック５５♯４〜５５♯７の間の中央領
域６６の中央部分に制御信号発生回路６５を配置する。
この制御信号発生回路６５は、図７に示す制御信号発生
回路と同様の構成を有し、メモリブロック５５♯０〜５
５♯７それぞれに対する内部制御信号を発生する。中央
部に制御信号発生回路６５を配置することにより、これ
らの内部制御信号の伝搬経路を対称にしたレイアウトと
することができ、配線のレイアウトが簡略化される。
【０１１４】また、メモリブロック単位でワード線を選
択状態へ駆動することにより、各メモリブロックにおい
て１ビットのメモリセルのデータの書込／読出が行なわ
れる。したがって、メモリブロック５５♯０〜５５♯７
それぞれに対し、図示しないセンスアンプおよびデータ
書込回路（書込ワード線制御回路）を設けるだけでよ
く、これらの書込／読出に要する回路部は、データビッ
トの数すなわちメモリブロックの数と同じとなり、これ
らの書込／読出回路の占有面積を低減することができ
る。このメモリブロックごとにワード線を独立に（個々
に）駆動することにより、同じレイアウトを有するメモ
リブロックを複数個繰返し配置するだけでアレイレイア
ウトを実現することができる。また、このメモリブロッ
ク５５♯０〜５５♯７それぞれにおいてワード線を対応
の行選択回路６０♯０〜６０♯７により互いに独立に駆
動することにより、以下のレイアウト上の利点が得られ
る。
択状態へ駆動することにより、各メモリブロックにおい
て１ビットのメモリセルのデータの書込／読出が行なわ
れる。したがって、メモリブロック５５♯０〜５５♯７
それぞれに対し、図示しないセンスアンプおよびデータ
書込回路（書込ワード線制御回路）を設けるだけでよ
く、これらの書込／読出に要する回路部は、データビッ
トの数すなわちメモリブロックの数と同じとなり、これ
らの書込／読出回路の占有面積を低減することができ
る。このメモリブロックごとにワード線を独立に（個々
に）駆動することにより、同じレイアウトを有するメモ
リブロックを複数個繰返し配置するだけでアレイレイア
ウトを実現することができる。また、このメモリブロッ
ク５５♯０〜５５♯７それぞれにおいてワード線を対応
の行選択回路６０♯０〜６０♯７により互いに独立に駆
動することにより、以下のレイアウト上の利点が得られ
る。
【０１１５】［データ入出力パッドの第１の配置］図９
は、この発明の実施の形態１に従うスタティック型半導
体記憶装置のデータ入出力パッドの第１の配置を概略的
に示す図である。図９において、中央領域６６におい
て、メモリブロック５５♯０〜５５♯７それぞれに対応
してＤＱパッド部分７０♯０〜７０♯７が配置される。
ＤＱパッド部分７０♯０〜７０♯７の各々は、ピン端子
に接続されるパッド（ＤＱパッド）と、データの入出力
を行なうデータ入出力バッファ両者を含む。
は、この発明の実施の形態１に従うスタティック型半導
体記憶装置のデータ入出力パッドの第１の配置を概略的
に示す図である。図９において、中央領域６６におい
て、メモリブロック５５♯０〜５５♯７それぞれに対応
してＤＱパッド部分７０♯０〜７０♯７が配置される。
ＤＱパッド部分７０♯０〜７０♯７の各々は、ピン端子
に接続されるパッド（ＤＱパッド）と、データの入出力
を行なうデータ入出力バッファ両者を含む。
【０１１６】この中央領域６６において、メモリブロッ
ク５５♯０〜５５♯７それぞれに対応してＤＱパッド部
分７０♯０〜７０♯７を配置することにより、ＤＱパッ
ド部分７０♯０〜７０♯７と対応のメモリブロック５５
♯０〜５５♯７の間のデータ伝達線の長さが短くなり、
高速でデータの入出力を行なうことができる。また、制
御信号発生回路６５に近接して制御信号入力パッドを配
設することにより、これらの制御信号発生回路６５は、
外部からの制御信号に従って高速で内部制御信号を生成
することができる。この図９に示すパッド配置は、通常
「ＬＯＣ（リード・オン・チップ）」配置として知られ
ている。メモリブロック５５♯０〜５５♯７それぞれに
おいてワード線を互いに独立に選択状態へ駆動し（ただ
しアドレス信号は同じである）、各メモリブロックで１
ビットのメモリセルのデータ入出力を行なうので、メモ
リブロックそれぞれに対応してＤＱパッド部分７０♯０
〜７０♯７を配置することができ、容易にＬＯＣパッド
配置に対応することができる。
ク５５♯０〜５５♯７それぞれに対応してＤＱパッド部
分７０♯０〜７０♯７を配置することにより、ＤＱパッ
ド部分７０♯０〜７０♯７と対応のメモリブロック５５
♯０〜５５♯７の間のデータ伝達線の長さが短くなり、
高速でデータの入出力を行なうことができる。また、制
御信号発生回路６５に近接して制御信号入力パッドを配
設することにより、これらの制御信号発生回路６５は、
外部からの制御信号に従って高速で内部制御信号を生成
することができる。この図９に示すパッド配置は、通常
「ＬＯＣ（リード・オン・チップ）」配置として知られ
ている。メモリブロック５５♯０〜５５♯７それぞれに
おいてワード線を互いに独立に選択状態へ駆動し（ただ
しアドレス信号は同じである）、各メモリブロックで１
ビットのメモリセルのデータ入出力を行なうので、メモ
リブロックそれぞれに対応してＤＱパッド部分７０♯０
〜７０♯７を配置することができ、容易にＬＯＣパッド
配置に対応することができる。
【０１１７】［データ入出力パッドの第２の配置］図１
０は、この発明の実施の形態１におけるスタティック型
半導体記憶装置のデータ入出力パッドの第２の配置を示
す図である。図１０においては、メモリブロック５５♯
０〜５５♯３とメモリブロック５５♯４〜５５♯７の間
の中央領域６６の両外側に、ＤＱパッド部分７１♯０〜
７１♯７が配置される。すなわち、中央領域６６の図の
左側部分外周部において、行選択回路６１♯０に隣接し
てＤＱパッド部分７１♯０および７１♯１が配設され、
行選択回路６０♯４に隣接して、ＤＱパッド部分７０♯
５および７１♯４が配設される。また、中央領域６６の
対向する端部の外周部において、メモリブロック５５♯
３に隣接して、ＤＱパッド部分７１♯２および７１♯３
が配設され、メモリブロック５５♯７に隣接して、ＤＱ
パッド部分７１♯６および７１♯７が配置される。これ
らのＤＱパッド部分７１♯０〜７１♯７は、それぞれデ
ータビットＤＱ０〜ＤＱ７の入出力を行なう。ＤＱパッ
ド部分７１♯０〜７１♯７は、それぞれ中央領域６６に
配設される共通データバス線７２♯０〜７２♯７を介し
て、対応のメモリブロック５５♯０〜５５♯７に電気的
に結合される。他の配置は、図９に示すレイアウト配置
と同じである。
０は、この発明の実施の形態１におけるスタティック型
半導体記憶装置のデータ入出力パッドの第２の配置を示
す図である。図１０においては、メモリブロック５５♯
０〜５５♯３とメモリブロック５５♯４〜５５♯７の間
の中央領域６６の両外側に、ＤＱパッド部分７１♯０〜
７１♯７が配置される。すなわち、中央領域６６の図の
左側部分外周部において、行選択回路６１♯０に隣接し
てＤＱパッド部分７１♯０および７１♯１が配設され、
行選択回路６０♯４に隣接して、ＤＱパッド部分７０♯
５および７１♯４が配設される。また、中央領域６６の
対向する端部の外周部において、メモリブロック５５♯
３に隣接して、ＤＱパッド部分７１♯２および７１♯３
が配設され、メモリブロック５５♯７に隣接して、ＤＱ
パッド部分７１♯６および７１♯７が配置される。これ
らのＤＱパッド部分７１♯０〜７１♯７は、それぞれデ
ータビットＤＱ０〜ＤＱ７の入出力を行なう。ＤＱパッ
ド部分７１♯０〜７１♯７は、それぞれ中央領域６６に
配設される共通データバス線７２♯０〜７２♯７を介し
て、対応のメモリブロック５５♯０〜５５♯７に電気的
に結合される。他の配置は、図９に示すレイアウト配置
と同じである。
【０１１８】この図１０に示すパッドの配置は、「周辺
パッド」配置と呼ばれている。半導体チップ周辺に沿っ
てピン端子が配設される場合に用いられる。このような
周辺パッド配置においても、メモリブロック５５♯０〜
５５♯７は、それぞれデータビットＤＱ０〜ＤＱ７に１
対１対応で配置されているため、単に、このＤＱパッド
部分の位置および内部データバス線のレイアウトを変更
するだけで容易に周辺パッド配置に対応することができ
る。
パッド」配置と呼ばれている。半導体チップ周辺に沿っ
てピン端子が配設される場合に用いられる。このような
周辺パッド配置においても、メモリブロック５５♯０〜
５５♯７は、それぞれデータビットＤＱ０〜ＤＱ７に１
対１対応で配置されているため、単に、このＤＱパッド
部分の位置および内部データバス線のレイアウトを変更
するだけで容易に周辺パッド配置に対応することができ
る。
【０１１９】［データ入出力パッドの第３の配置］図１
１は、この発明の実施の形態１に従うスタティック型半
導体記憶装置のデータ入出力パッドの第３の配置を概略
的に示す図である。図１１に示す配置においては、中央
領域６６と対向するチップ周辺部６７ａおよび６７ｂに
おいて、ＤＱパッド部分７３♯０〜７３♯３および７３
♯４〜７３♯７が配置される。すなわち、メモリブロッ
ク５５♯０〜５５♯３に関して中央領域６６と対向する
周辺領域６７ａにおいてＤＱパッド部分７３♯０〜７３
♯３が配置され、メモリブロック５５♯４〜５５♯７に
関して中央領域６６と対向する周辺部６７ｂにおいてＤ
Ｑパッド部分７３♯４〜７３♯７が配置される。これら
のＤＱパッド部分７３♯０〜７３♯７は、それぞれデー
タビットＤＱ０〜ＤＱ７の入出力を行なう。これらのパ
ッド７３♯０〜７３♯７は、そのデータ伝達経路は明確
に示さないが、メモリブロック５５♯０〜５５♯７それ
ぞれに１対１に対応する。
１は、この発明の実施の形態１に従うスタティック型半
導体記憶装置のデータ入出力パッドの第３の配置を概略
的に示す図である。図１１に示す配置においては、中央
領域６６と対向するチップ周辺部６７ａおよび６７ｂに
おいて、ＤＱパッド部分７３♯０〜７３♯３および７３
♯４〜７３♯７が配置される。すなわち、メモリブロッ
ク５５♯０〜５５♯３に関して中央領域６６と対向する
周辺領域６７ａにおいてＤＱパッド部分７３♯０〜７３
♯３が配置され、メモリブロック５５♯４〜５５♯７に
関して中央領域６６と対向する周辺部６７ｂにおいてＤ
Ｑパッド部分７３♯４〜７３♯７が配置される。これら
のＤＱパッド部分７３♯０〜７３♯７は、それぞれデー
タビットＤＱ０〜ＤＱ７の入出力を行なう。これらのパ
ッド７３♯０〜７３♯７は、そのデータ伝達経路は明確
に示さないが、メモリブロック５５♯０〜５５♯７それ
ぞれに１対１に対応する。
【０１２０】この図１１に示す周辺パッド配置において
も、メモリブロック５５♯０〜５５♯７の配置は、図９
および図１０に示すものと同じである。各メモリブロッ
ク５５♯０〜５５♯７と対応のＤＱパッド部分７３♯０
〜７３♯７の間を接続する内部共通データバス線のレイ
アウトが異なる。この内部データバス線のレイアウト
は、メモリブロック５５♯０〜５５♯７のいずれの側に
列選択回路が設けられるかにより異なるだけである。
も、メモリブロック５５♯０〜５５♯７の配置は、図９
および図１０に示すものと同じである。各メモリブロッ
ク５５♯０〜５５♯７と対応のＤＱパッド部分７３♯０
〜７３♯７の間を接続する内部共通データバス線のレイ
アウトが異なる。この内部データバス線のレイアウト
は、メモリブロック５５♯０〜５５♯７のいずれの側に
列選択回路が設けられるかにより異なるだけである。
【０１２１】この図９〜図１１に示すように、メモリブ
ロック５５♯０〜５５♯７それぞれにおいて、メモリブ
ロック単位でワード線を個々に選択状態へ駆動しかつ各
メモリブロックをデータ入出力ビットに１対１に対応さ
せることにより、メモリアレイブロックの配置を変更す
ることなく、ＬＯＣ構造および周辺パッド配置いずれに
も容易に対応することができ、１つのチップ上のアレイ
レイアウトで複数のパッケージに対応することが可能と
なる。
ロック５５♯０〜５５♯７それぞれにおいて、メモリブ
ロック単位でワード線を個々に選択状態へ駆動しかつ各
メモリブロックをデータ入出力ビットに１対１に対応さ
せることにより、メモリアレイブロックの配置を変更す
ることなく、ＬＯＣ構造および周辺パッド配置いずれに
も容易に対応することができ、１つのチップ上のアレイ
レイアウトで複数のパッケージに対応することが可能と
なる。
【０１２２】以上のように、この発明の実施の形態１に
従えば、メモリブロックそれぞれによって、ワード線を
互いに独立に個々にメモリブロック単位で選択状態へ駆
動しかつ各メモリブロックをデータビットに１対１に対
応づけているため、各メモリブロックに対しデータの書
込／読出を行なう回路部分をそれぞれ１つ設けるだけで
よく、回路占有面積を低減することができる。また、バ
イポーラトランジスタとＭＯＳトランジスタ両者を用い
るメモリセル構造を利用することにより、メモリブロッ
クそれぞれにおいて、選択列においてのみビット線に電
流が流れるため、消費電流を大幅に低減することができ
る。
従えば、メモリブロックそれぞれによって、ワード線を
互いに独立に個々にメモリブロック単位で選択状態へ駆
動しかつ各メモリブロックをデータビットに１対１に対
応づけているため、各メモリブロックに対しデータの書
込／読出を行なう回路部分をそれぞれ１つ設けるだけで
よく、回路占有面積を低減することができる。また、バ
イポーラトランジスタとＭＯＳトランジスタ両者を用い
るメモリセル構造を利用することにより、メモリブロッ
クそれぞれにおいて、選択列においてのみビット線に電
流が流れるため、消費電流を大幅に低減することができ
る。
【０１２３】また、メモリブロックそれぞれをデータビ
ットに１対１に対応づけることにより、メモリブロック
のレイアウトを大幅に変更することなく柔軟に、さまざ
まなＤＱパッド配置に対処することが可能となる。
ットに１対１に対応づけることにより、メモリブロック
のレイアウトを大幅に変更することなく柔軟に、さまざ
まなＤＱパッド配置に対処することが可能となる。
【０１２４】また、各メモリブロックにおいて１ビット
のメモリセルを選択するため、ブロック選択信号により
選択的にメモリブロックを選択状態へ駆動する必要がな
く、ブロック選択信号を伝達するための配線の面積が不
要となり、配線占有面積が低減される。
のメモリセルを選択するため、ブロック選択信号により
選択的にメモリブロックを選択状態へ駆動する必要がな
く、ブロック選択信号を伝達するための配線の面積が不
要となり、配線占有面積が低減される。
【０１２５】各メモリブロックと対応のデータ入出力ノ
ードの間に各メモリブロックごとに共通データバス線が
配設される。したがって、１つの共通内部データバス線
は、複数のメモリブロックに共有される必要はなく、必
要最小限の配線長で対応のメモリブロックと対応のデー
タ入出力ノード（ＤＱパッド部分）と接続することが要
求され、応じて共通内部データバス線の配線長を短くす
ることができ、また他のメモリブロックのセンスアンプ
または書込ドライブ回路（書込ワード線制御回路）が接
続されず、これらの負荷容量が低減され、高速で内部デ
ータの転送を行なうことができる。
ードの間に各メモリブロックごとに共通データバス線が
配設される。したがって、１つの共通内部データバス線
は、複数のメモリブロックに共有される必要はなく、必
要最小限の配線長で対応のメモリブロックと対応のデー
タ入出力ノード（ＤＱパッド部分）と接続することが要
求され、応じて共通内部データバス線の配線長を短くす
ることができ、また他のメモリブロックのセンスアンプ
または書込ドライブ回路（書込ワード線制御回路）が接
続されず、これらの負荷容量が低減され、高速で内部デ
ータの転送を行なうことができる。
【０１２６】［実施の形態２］図１２は、この発明の実
施の形態２に従うスタティック型半導体記憶装置の要部
の構成を概略的に示す図である。図１２においては、こ
のスタティック型半導体記憶装置は２ビットのデータＤ
Ｑ０およびＤＱ１の入出力を行ない、データビットＤＱ
０およびＤＱ１それぞれに対応して、アレイブロック
（ＩＯ０）７５♯０およびアレイブロック（ＩＯ１）７
５♯１が設けられる。これらのアレイブロック７５♯０
および７５♯１の各々は、先の実施の形態１におけるメ
モリブロックおよび行選択回路を含む。
施の形態２に従うスタティック型半導体記憶装置の要部
の構成を概略的に示す図である。図１２においては、こ
のスタティック型半導体記憶装置は２ビットのデータＤ
Ｑ０およびＤＱ１の入出力を行ない、データビットＤＱ
０およびＤＱ１それぞれに対応して、アレイブロック
（ＩＯ０）７５♯０およびアレイブロック（ＩＯ１）７
５♯１が設けられる。これらのアレイブロック７５♯０
および７５♯１の各々は、先の実施の形態１におけるメ
モリブロックおよび行選択回路を含む。
【０１２７】アレイブロック（ＩＯ０）７５♯０に対し
て、センスアンプ活性化信号ＳＡＥに応答して活性化さ
れ、アレイブロック７５♯０の選択メモリセルデータの
増幅を行なうセンスアンプ５０ａ０と、書込活性化指示
信号ＺＷＥＮの活性化に応答して活性化され、与えられ
た内部書込データから相補内部データを生成して、行選
択回路に含まれる書込ワード線制御回路へ与える書込ド
ライバ５０ｃ０が設けられ、またアレイブロック（ＩＯ
１）７５♯１に対しても、同様、センスアンプ活性化信
号ＳＡＥに応答して選択メモリセルデータの増幅を行な
うセンスアンプ５０ａ１と、書込活性化信号ＺＷＥＮに
応答して与えられた内部書込データから相補内部書込デ
ータを生成して、書込ワード線制御回路へ与える書込ド
ライバ５０ｃ１が設けられる。書込ドライバ５０ｃ０お
よび５０ｃ１は書込ワード線制御回路と共用されてもよ
い。
て、センスアンプ活性化信号ＳＡＥに応答して活性化さ
れ、アレイブロック７５♯０の選択メモリセルデータの
増幅を行なうセンスアンプ５０ａ０と、書込活性化指示
信号ＺＷＥＮの活性化に応答して活性化され、与えられ
た内部書込データから相補内部データを生成して、行選
択回路に含まれる書込ワード線制御回路へ与える書込ド
ライバ５０ｃ０が設けられ、またアレイブロック（ＩＯ
１）７５♯１に対しても、同様、センスアンプ活性化信
号ＳＡＥに応答して選択メモリセルデータの増幅を行な
うセンスアンプ５０ａ１と、書込活性化信号ＺＷＥＮに
応答して与えられた内部書込データから相補内部書込デ
ータを生成して、書込ワード線制御回路へ与える書込ド
ライバ５０ｃ１が設けられる。書込ドライバ５０ｃ０お
よび５０ｃ１は書込ワード線制御回路と共用されてもよ
い。
【０１２８】この図１２に示す構成においては、アレイ
ブロック７５♯０においては、センスアンプ５０ａ０お
よび書込ドライバ５０ｃ０に物理的に近接して、内部書
込データおよび内部読出データを生成する入出力回路７
６♯０が配設され、またアレイブロック（ＩＯ１）７５
♯１に対しても、センスアンプ５０ａ１および書込ドラ
イバ５０ｃ１に物理的に近接して、入出力回路７６♯１
が配設される。
ブロック７５♯０においては、センスアンプ５０ａ０お
よび書込ドライバ５０ｃ０に物理的に近接して、内部書
込データおよび内部読出データを生成する入出力回路７
６♯０が配設され、またアレイブロック（ＩＯ１）７５
♯１に対しても、センスアンプ５０ａ１および書込ドラ
イバ５０ｃ１に物理的に近接して、入出力回路７６♯１
が配設される。
【０１２９】一方、データ入出力ノード（パッド）７８
♯０および７８♯１それぞれに近接して、外部データを
生成する最終出力段７７♯０および７７♯１が配設され
る。これらの最終出力段７７♯０および７７♯１は、ｐ
チャネルＭＯＳトランジスタＰＴとｎチャネルＭＯＳト
ランジスタＮＴで形成されるＣＭＯＳインバータの構成
を備え、対応のデータ入出力ノード７８♯０および７８
♯１を、電源電圧Ｖｃｃレベルまたは接地電圧ＧＮＤレ
ベルに駆動する。
♯０および７８♯１それぞれに近接して、外部データを
生成する最終出力段７７♯０および７７♯１が配設され
る。これらの最終出力段７７♯０および７７♯１は、ｐ
チャネルＭＯＳトランジスタＰＴとｎチャネルＭＯＳト
ランジスタＮＴで形成されるＣＭＯＳインバータの構成
を備え、対応のデータ入出力ノード７８♯０および７８
♯１を、電源電圧Ｖｃｃレベルまたは接地電圧ＧＮＤレ
ベルに駆動する。
【０１３０】最終出力段７７♯０は、内部読出データバ
ス線８０♯０ａおよび８０♯０ｂを介して入出力回路７
６♯０に電気的に接続され、また入出力回路７６♯１と
最終出力段７７♯１は、内部読出データバス線８０♯１
ａおよび８０♯１ｂを介して電気的に接続される。内部
読出データバス線８０♯０ａおよび８０♯１ａは、最終
出力段７７♯０および７７♯１それぞれに含まれるｐチ
ャネルＭＯＳトランジスタＰＴのゲートに電気的に接続
され、また内部読出データバス線８０♯０ｂおよび８０
♯１ｂは、それぞれ最終出力段７７♯０および７７♯１
に含まれるｎチャネルＭＯＳトランジスタＮＴのゲート
に電気的に接続される。
ス線８０♯０ａおよび８０♯０ｂを介して入出力回路７
６♯０に電気的に接続され、また入出力回路７６♯１と
最終出力段７７♯１は、内部読出データバス線８０♯１
ａおよび８０♯１ｂを介して電気的に接続される。内部
読出データバス線８０♯０ａおよび８０♯１ａは、最終
出力段７７♯０および７７♯１それぞれに含まれるｐチ
ャネルＭＯＳトランジスタＰＴのゲートに電気的に接続
され、また内部読出データバス線８０♯０ｂおよび８０
♯１ｂは、それぞれ最終出力段７７♯０および７７♯１
に含まれるｎチャネルＭＯＳトランジスタＮＴのゲート
に電気的に接続される。
【０１３１】さらに、データ入出力ノード７８♯０は、
入出力回路７６♯０に含まれる入力回路に信号線８１♯
０を介して電気的に接続され、またデータ入出力ノード
７８♯１は、入出力回路７６♯１に含まれる入力回路に
信号線８１♯１を介して電気的に接続される。
入出力回路７６♯０に含まれる入力回路に信号線８１♯
０を介して電気的に接続され、またデータ入出力ノード
７８♯１は、入出力回路７６♯１に含まれる入力回路に
信号線８１♯１を介して電気的に接続される。
【０１３２】この図１２に示す配置においては、センス
アンプ５０ａ０と入出力回路７６♯０の間の配線８２♯
０の長さは、入出力回路７６♯０と最終出力段７７♯０
の間の読出データバス線８０♯０ａおよび８０♯０ｂの
配線長さよりも十分短くされている。また、入出力回路
７６♯１とセンスアンプ５０ａ１の間の配線８２♯１の
長さは、入出力回路７６♯１と最終出力段７７♯１の間
の内部読出データバス線８０♯１ａおよび８０♯１ｂの
配線の長さよりも十分短くされている。
アンプ５０ａ０と入出力回路７６♯０の間の配線８２♯
０の長さは、入出力回路７６♯０と最終出力段７７♯０
の間の読出データバス線８０♯０ａおよび８０♯０ｂの
配線長さよりも十分短くされている。また、入出力回路
７６♯１とセンスアンプ５０ａ１の間の配線８２♯１の
長さは、入出力回路７６♯１と最終出力段７７♯１の間
の内部読出データバス線８０♯１ａおよび８０♯１ｂの
配線の長さよりも十分短くされている。
【０１３３】データ入出力パッド７８♯０および７８♯
１は、周辺パッドであってもよく、またはＬＯＣ構造に
おけるチップ中央部に配置されるパッドであってもよ
い。入出力回路７６♯０および７６♯１とセンスアンプ
５０ａ０および５０ａ１と最終出力段７７♯０および７
７♯１の間の配線長さについて、上述のように、入出力
回路７６♯０および７６♯１とセンスアンプ５０ａ０お
よび５０ａ１の間の長さが十分短いという関係が満たさ
れればよい。
１は、周辺パッドであってもよく、またはＬＯＣ構造に
おけるチップ中央部に配置されるパッドであってもよ
い。入出力回路７６♯０および７６♯１とセンスアンプ
５０ａ０および５０ａ１と最終出力段７７♯０および７
７♯１の間の配線長さについて、上述のように、入出力
回路７６♯０および７６♯１とセンスアンプ５０ａ０お
よび５０ａ１の間の長さが十分短いという関係が満たさ
れればよい。
【０１３４】この図１２に示す配置においては、入出力
回路７６♯０および７６♯１に含まれる出力回路が配線
長さの長い内部読出データバス線８０♯０ａおよび８０
♯０ｂ、８０♯１ａおよび８０♯１ｂを駆動する。した
がって、この場合には、これらの内部読出データバス線
８０♯０ａおよび８０♯０ｂ、８０♯１ａおよび８０♯
１ｂにおける配線抵抗および配線容量による信号伝搬遅
延が存在する。この信号伝搬遅延を利用して、最終出力
段７７♯０および７７♯１を比較的緩やかに駆動し、デ
ータ入出力ノード７８♯０および７８♯１における読出
データが急速に伝達されるのを防止し、これによりリン
ギングが発生するのを抑制し、「スルーレートコントロ
ール」をこの配線遅延により実現する。
回路７６♯０および７６♯１に含まれる出力回路が配線
長さの長い内部読出データバス線８０♯０ａおよび８０
♯０ｂ、８０♯１ａおよび８０♯１ｂを駆動する。した
がって、この場合には、これらの内部読出データバス線
８０♯０ａおよび８０♯０ｂ、８０♯１ａおよび８０♯
１ｂにおける配線抵抗および配線容量による信号伝搬遅
延が存在する。この信号伝搬遅延を利用して、最終出力
段７７♯０および７７♯１を比較的緩やかに駆動し、デ
ータ入出力ノード７８♯０および７８♯１における読出
データが急速に伝達されるのを防止し、これによりリン
ギングが発生するのを抑制し、「スルーレートコントロ
ール」をこの配線遅延により実現する。
【０１３５】一方、センスアンプ５０ａ０および入出力
回路７６♯０の間の配線長および入出力回路７６♯１お
よびセンスアンプ５０ａ１の間の配線長は十分短くされ
ており、高速でセンスアンプ５０ａ０および５０ａ１の
出力信号は入出力回路７６♯０および７６♯１に含まれ
る出力回路へ伝達され、ほぼその配線遅延は無視するこ
とができる。したがって、配線遅延を利用してスルーレ
ートコントロールを実現することにより、スルーレート
コントロールのために、一旦バッファ処理した信号を再
び遅延させる必要がなく、この遅延時間をなくすことが
でき、高速アクセスが実現され、またスルーレートコン
トロールにより、リンギングが生じることがなく安定に
データを出力することができる。
回路７６♯０の間の配線長および入出力回路７６♯１お
よびセンスアンプ５０ａ１の間の配線長は十分短くされ
ており、高速でセンスアンプ５０ａ０および５０ａ１の
出力信号は入出力回路７６♯０および７６♯１に含まれ
る出力回路へ伝達され、ほぼその配線遅延は無視するこ
とができる。したがって、配線遅延を利用してスルーレ
ートコントロールを実現することにより、スルーレート
コントロールのために、一旦バッファ処理した信号を再
び遅延させる必要がなく、この遅延時間をなくすことが
でき、高速アクセスが実現され、またスルーレートコン
トロールにより、リンギングが生じることがなく安定に
データを出力することができる。
【０１３６】また、信号線８１♯０および８１♯１によ
り、データ入出力ノード７８♯０および７８♯１を直接
内部に設けられた入出力回路７６♯０および７６♯１に
電気的に接続している。したがって、これらの信号線８
１♯０および８１♯１は、外部の回路（データを与え
る）が駆動することにより、スタティック型半導体記憶
装置はこれらの信号線８１♯０お８１♯１を駆動する必
要はなく、消費電流を低減することができる。また入出
力回路７６♯０および７６♯１は、書込ドライバ５０ｃ
０および５０ｃ１近傍に設けられており、その間の配線
８２♯０および８２♯１の長さは十分短く、高速で外部
から与えられるデータに従って内部書込データを生成し
て書込ドライバ５０ｃ０および５０ｃ１へ与えることが
でき、高速で内部データの書込を行なうことができる。
り、データ入出力ノード７８♯０および７８♯１を直接
内部に設けられた入出力回路７６♯０および７６♯１に
電気的に接続している。したがって、これらの信号線８
１♯０および８１♯１は、外部の回路（データを与え
る）が駆動することにより、スタティック型半導体記憶
装置はこれらの信号線８１♯０お８１♯１を駆動する必
要はなく、消費電流を低減することができる。また入出
力回路７６♯０および７６♯１は、書込ドライバ５０ｃ
０および５０ｃ１近傍に設けられており、その間の配線
８２♯０および８２♯１の長さは十分短く、高速で外部
から与えられるデータに従って内部書込データを生成し
て書込ドライバ５０ｃ０および５０ｃ１へ与えることが
でき、高速で内部データの書込を行なうことができる。
【０１３７】図１３は、入出力回路７６♯０および７６
♯１に含まれる出力回路の構成の一例を示す図である。
図１３において、入出力回路７６に含まれる出力回路部
分は、出力イネーブル信号ＯＥを受けるインバータ７６
ａと、出力イネーブル信号ＯＥとセンスアンプからの内
部データを受けるＮＡＮＤ回路７６ｂと、インバータ７
６ａの出力信号とセンスアンプからの内部データを受け
るＮＯＲ回路７６ｃを含む。ＮＡＮＤ回路７６ｂが、最
終出力段に含まれるｐチャネルＭＯＳトランジスタＰＴ
のゲートへ読出データバス線８０♯ａ（８０♯０ａ，８
０♯１ａ）を介して読出データを伝達し、ＮＯＲ回路７
６ｃが、内部読出データバス線８０♯ｂ（８０♯１ｂ，
８０♯０ｂ）を介して最終出力段に含まれるｎチャネル
ＭＯＳトランジスタＮＴのゲートへ内部読出データを伝
達する。
♯１に含まれる出力回路の構成の一例を示す図である。
図１３において、入出力回路７６に含まれる出力回路部
分は、出力イネーブル信号ＯＥを受けるインバータ７６
ａと、出力イネーブル信号ＯＥとセンスアンプからの内
部データを受けるＮＡＮＤ回路７６ｂと、インバータ７
６ａの出力信号とセンスアンプからの内部データを受け
るＮＯＲ回路７６ｃを含む。ＮＡＮＤ回路７６ｂが、最
終出力段に含まれるｐチャネルＭＯＳトランジスタＰＴ
のゲートへ読出データバス線８０♯ａ（８０♯０ａ，８
０♯１ａ）を介して読出データを伝達し、ＮＯＲ回路７
６ｃが、内部読出データバス線８０♯ｂ（８０♯１ｂ，
８０♯０ｂ）を介して最終出力段に含まれるｎチャネル
ＭＯＳトランジスタＮＴのゲートへ内部読出データを伝
達する。
【０１３８】この図１３に示す出力回路の構成において
は、出力イネーブル信号ＯＥがＬレベルの非活性状態の
ときには、ＮＡＮＤ回路７６ｂの出力信号がＨレベル、
ＮＯＲ回路７６ｃの出力信号がＬレベルとなり、最終出
力段７７♯０および７７♯１に含まれるｐチャネルＭＯ
ＳトランジスタＰＴおよびｎチャネルＭＯＳトランジス
タＮＴがともにオフ状態となり、これらの最終出力段７
７♯０および７７♯１は、出力ハイインピーダンス状態
となる。
は、出力イネーブル信号ＯＥがＬレベルの非活性状態の
ときには、ＮＡＮＤ回路７６ｂの出力信号がＨレベル、
ＮＯＲ回路７６ｃの出力信号がＬレベルとなり、最終出
力段７７♯０および７７♯１に含まれるｐチャネルＭＯ
ＳトランジスタＰＴおよびｎチャネルＭＯＳトランジス
タＮＴがともにオフ状態となり、これらの最終出力段７
７♯０および７７♯１は、出力ハイインピーダンス状態
となる。
【０１３９】出力イネーブル信号ＯＥがＨレベルの活性
状態となると、ＮＡＮＤ回路７６ｂがインバータとして
作用し、またＮＯＲ回路７６ｃもインバータとして作用
する。したがって、最終出力段がＣＭＯＳインバータで
構成されるため、センスアンプから読出されるデータに
対応するデータがデータ出力ノード７８♯０および７８
♯１へ与えられ、読出データＤＱ０およびＤＱ１が生成
される。
状態となると、ＮＡＮＤ回路７６ｂがインバータとして
作用し、またＮＯＲ回路７６ｃもインバータとして作用
する。したがって、最終出力段がＣＭＯＳインバータで
構成されるため、センスアンプから読出されるデータに
対応するデータがデータ出力ノード７８♯０および７８
♯１へ与えられ、読出データＤＱ０およびＤＱ１が生成
される。
【０１４０】図１４は、この入出力回路７６♯０および
７６♯１に含まれる出力回路の他の構成を示す図であ
る。図１４において、出力回路７６は、センスアンプか
らの読出データを受けるインバータ７６ｄと、インバー
タ７６ｄの出力信号を受けるインバータ７６ｅと、出力
イネーブル信号ＯＥとインバータ７６ｅの出力信号を受
けるＮＡＮＤ回路７６ｆと、出力イネーブル信号ＯＥと
インバータ７６ｄの出力信号を受けるＮＡＮＤ回路７６
ｇと、ＮＡＮＤ回路７６ｇの出力信号を受けるインバー
タ７６ｈを含む。ＮＡＮＤ回路７６ｆが、内部読出デー
タバス線８０♯ａを駆動し、インバータ７６ｈが、内部
読出データバス線８０♯ｂを駆動する。
７６♯１に含まれる出力回路の他の構成を示す図であ
る。図１４において、出力回路７６は、センスアンプか
らの読出データを受けるインバータ７６ｄと、インバー
タ７６ｄの出力信号を受けるインバータ７６ｅと、出力
イネーブル信号ＯＥとインバータ７６ｅの出力信号を受
けるＮＡＮＤ回路７６ｆと、出力イネーブル信号ＯＥと
インバータ７６ｄの出力信号を受けるＮＡＮＤ回路７６
ｇと、ＮＡＮＤ回路７６ｇの出力信号を受けるインバー
タ７６ｈを含む。ＮＡＮＤ回路７６ｆが、内部読出デー
タバス線８０♯ａを駆動し、インバータ７６ｈが、内部
読出データバス線８０♯ｂを駆動する。
【０１４１】この図１４に示す出力回路の構成におい
て、出力イネーブル信号ＯＥがＬレベルの非活性状態の
ときには、ＮＡＮＤ回路７６ｆの出力信号がＨレベル、
インバータ７６ｈの出力信号がＬレベルとなり、最終出
力段７７♯０および７７♯１（図１２参照）のｐチャネ
ルＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトラ
ンジスタＮＴがともにオフ状態となり、出力ハイインピ
ーダンス状態となる。
て、出力イネーブル信号ＯＥがＬレベルの非活性状態の
ときには、ＮＡＮＤ回路７６ｆの出力信号がＨレベル、
インバータ７６ｈの出力信号がＬレベルとなり、最終出
力段７７♯０および７７♯１（図１２参照）のｐチャネ
ルＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトラ
ンジスタＮＴがともにオフ状態となり、出力ハイインピ
ーダンス状態となる。
【０１４２】出力イネーブル信号ＯＥがＨレベルの活性
状態となると、ＮＡＮＤ回路７６ｆおよび７６ｇがイン
バータとして動作し、ＮＡＮＤ回路７６ｆからは、セン
スアンプから読出されたデータの反転信号が出力され、
インバータ７６ｈからは、センスアンプから読出される
データに対応する論理の信号が出力される。したがっ
て、たとえばセンスアンプから読出されるデータがＨレ
ベルのデータ信号の場合には、図１２に示すｐチャネル
ＭＯＳトランジスタＰＴがオン状態となり、一方ｎチャ
ネルＭＯＳトランジスタＮＴがオフ状態となり、Ｈレベ
ルのデータビットが出力される。一方、センスアンプか
らＬレベルのデータ信号が出力される場合には、ＮＡＮ
Ｄ回路７６ｆの出力信号がＨレベル、インバータ７６ｈ
の出力信号がＬレベルとなり、最終出力段において、ｐ
チャネルＭＯＳトランジスタＰＴがオフ状態、ｎチャネ
ルＭＯＳトランジスタＮＴがオン状態となり、Ｌレベル
のデータが出力される。
状態となると、ＮＡＮＤ回路７６ｆおよび７６ｇがイン
バータとして動作し、ＮＡＮＤ回路７６ｆからは、セン
スアンプから読出されたデータの反転信号が出力され、
インバータ７６ｈからは、センスアンプから読出される
データに対応する論理の信号が出力される。したがっ
て、たとえばセンスアンプから読出されるデータがＨレ
ベルのデータ信号の場合には、図１２に示すｐチャネル
ＭＯＳトランジスタＰＴがオン状態となり、一方ｎチャ
ネルＭＯＳトランジスタＮＴがオフ状態となり、Ｈレベ
ルのデータビットが出力される。一方、センスアンプか
らＬレベルのデータ信号が出力される場合には、ＮＡＮ
Ｄ回路７６ｆの出力信号がＨレベル、インバータ７６ｈ
の出力信号がＬレベルとなり、最終出力段において、ｐ
チャネルＭＯＳトランジスタＰＴがオフ状態、ｎチャネ
ルＭＯＳトランジスタＮＴがオン状態となり、Ｌレベル
のデータが出力される。
【０１４３】この図１３および図１４に示す出力回路の
いずれが用いられてもよい。この図１２〜図１４を見れ
ば明らかなように、入出力回路７６♯０および７６♯１
と最終出力段７７♯０および７７♯１は、通常の出力バ
ッファに含まれるバッファ初段回路およびバッファ最終
段をそれぞれ入出力回路および最終出力段に分離してい
る。
いずれが用いられてもよい。この図１２〜図１４を見れ
ば明らかなように、入出力回路７６♯０および７６♯１
と最終出力段７７♯０および７７♯１は、通常の出力バ
ッファに含まれるバッファ初段回路およびバッファ最終
段をそれぞれ入出力回路および最終出力段に分離してい
る。
【０１４４】通常、データ入出力ノードにリンギングな
どが生じるのを防止するため、最終出力段のｐチャネル
ＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトラン
ジスタＮＴは比較的緩やかに駆動される。高速で駆動し
た場合、リンギングが発生するためである。この場合、
ｐチャネルＭＯＳトランジスタＰＴおよびｎチャネルＭ
ＯＳトランジスタＮＴのゲート幅を小さくすることは行
なわれない。仕様値などにより、必要最小限の直流電流
値の値が決定されており、ゲート幅Ｗを狭くすることが
できないためである。このため、通常、このバッファ前
段の出力、すなわち最終出力段のＭＯＳトランジスタＰ
ＴおよびＮＴのゲート電圧レベルの変化速度を遅らせる
ことが行なわれる。また出力ノードの駆動速度の調整
は、通常、「スルーレートコントロール」と呼んでい
る。次に、この図１２に示すように、入出力回路７６♯
０および７６♯１を、それぞれセンスアンプ５０ａ０お
よび５０ａ１の近傍に配置し、一方、最終出力段をデー
タ入出力パッド近傍に配置し、入出力回路♯０および７
６♯１と最終出力段７７♯０および７７♯１の間の配線
長さを十分長くする効果について図１５および図１６を
参照して説明する。
どが生じるのを防止するため、最終出力段のｐチャネル
ＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳトラン
ジスタＮＴは比較的緩やかに駆動される。高速で駆動し
た場合、リンギングが発生するためである。この場合、
ｐチャネルＭＯＳトランジスタＰＴおよびｎチャネルＭ
ＯＳトランジスタＮＴのゲート幅を小さくすることは行
なわれない。仕様値などにより、必要最小限の直流電流
値の値が決定されており、ゲート幅Ｗを狭くすることが
できないためである。このため、通常、このバッファ前
段の出力、すなわち最終出力段のＭＯＳトランジスタＰ
ＴおよびＮＴのゲート電圧レベルの変化速度を遅らせる
ことが行なわれる。また出力ノードの駆動速度の調整
は、通常、「スルーレートコントロール」と呼んでい
る。次に、この図１２に示すように、入出力回路７６♯
０および７６♯１を、それぞれセンスアンプ５０ａ０お
よび５０ａ１の近傍に配置し、一方、最終出力段をデー
タ入出力パッド近傍に配置し、入出力回路♯０および７
６♯１と最終出力段７７♯０および７７♯１の間の配線
長さを十分長くする効果について図１５および図１６を
参照して説明する。
【０１４５】まず、図１５を参照して、図１２に示すよ
うに、センスアンプに物理的に近接して入出力回路が配
置されている場合のデータ読出動作について説明する。
今、センスアンプが非活性状態のときには、その出力信
号がＬレベルにプリチャージされている場合を考える。
センスアンプの出力信号がＬレベルからＨレベルに立上
がると、このセンスアンプの出力信号は、配線８２♯０
および８２♯１の長さは十分短いため、高速で入出力回
路７６♯０および７６♯１に含まれる出力回路に伝達さ
れる。出力回路は、そのセンスアンプから与えられるデ
ータをバッファ処理して、対応の内部読出データバス線
８０♯０ａ，８０♯０ｂ、８０♯１ａおよび８０♯１ｂ
を駆動する。これらの内部読出データバス線８０♯０ａ
および８０♯０ｂならびに８０♯１ａおよび８０♯１ｂ
には、配線抵抗および配線容量が存在するため、信号伝
搬遅延が存在し、最終出力段７７♯０および７７♯１の
入力部へ与えられる信号は、立上がりが遅くなる。最終
出力段では、この立上がりが緩やかにされた信号に従っ
て、ＭＯＳトランジスタＰＴおよびＮＴが駆動されて、
対応の入出力ノードが接地電圧レベルへ放電される。こ
の場合、内部読出データバス線８０♯０ａ，８０♯０ｂ
ならびに８０♯１ａ，８０♯１ｂの配線負荷による信号
の遅延が、スルーレートコントロールを実現しており、
最終出力段の出力ノード駆動速度を調整し、リンギング
を生じさせることなく、安定なデータ信号を出力する。
うに、センスアンプに物理的に近接して入出力回路が配
置されている場合のデータ読出動作について説明する。
今、センスアンプが非活性状態のときには、その出力信
号がＬレベルにプリチャージされている場合を考える。
センスアンプの出力信号がＬレベルからＨレベルに立上
がると、このセンスアンプの出力信号は、配線８２♯０
および８２♯１の長さは十分短いため、高速で入出力回
路７６♯０および７６♯１に含まれる出力回路に伝達さ
れる。出力回路は、そのセンスアンプから与えられるデ
ータをバッファ処理して、対応の内部読出データバス線
８０♯０ａ，８０♯０ｂ、８０♯１ａおよび８０♯１ｂ
を駆動する。これらの内部読出データバス線８０♯０ａ
および８０♯０ｂならびに８０♯１ａおよび８０♯１ｂ
には、配線抵抗および配線容量が存在するため、信号伝
搬遅延が存在し、最終出力段７７♯０および７７♯１の
入力部へ与えられる信号は、立上がりが遅くなる。最終
出力段では、この立上がりが緩やかにされた信号に従っ
て、ＭＯＳトランジスタＰＴおよびＮＴが駆動されて、
対応の入出力ノードが接地電圧レベルへ放電される。こ
の場合、内部読出データバス線８０♯０ａ，８０♯０ｂ
ならびに８０♯１ａ，８０♯１ｂの配線負荷による信号
の遅延が、スルーレートコントロールを実現しており、
最終出力段の出力ノード駆動速度を調整し、リンギング
を生じさせることなく、安定なデータ信号を出力する。
【０１４６】次に、図１６を参照して、出力回路が最終
出力段に近接して配置されており、センスアンプと出力
回路の間の距離が、図１２に示す内部読出データバス線
８０♯０ａ，８０♯０ｂ，８０♯１ａおよび８０♯１ｂ
の長さと同程度であると想定する。この場合、センスア
ンプ出力がＬレベルからＨレベルに立上がると、この配
線遅延により、出力回路の入力部に与えられる信号に遅
延が生じ、その立上がりが緩やかとなる。出力回路は、
この入力部に与えられた信号をバッファ処理しかつ、ス
ルーレートコントロールのために比較的に緩やかに最終
出力段のＭＯＳトランジスタＰＴおよびＮＴのゲート電
圧を変化させる。この出力回路からの出力信号に従って
入出力ノードが最終出力段により駆動される。出力回路
は、本来の入力部に与えられた信号のバッファ処理によ
り、図１６において破線で示すようにその出力信号が急
速で立上がる。この急速で立上がるバッファ出力の変化
速度を、スルーレートコントロールのために緩やかにす
る。したがって、この出力回路の出力のスルーレートコ
ントロールのために、センスアンプから出力回路の入力
部へ与えられた信号の遅延時間からさらに、バッファ処
理した後に再び遅延時間が加えられている。したがって
２段階の遅延が生じることになる。この図１６に示す出
力回路の出力信号の実線で示す立上がり波形は、図１５
に示す最終出力段の入力部へ与えられるスルーレートコ
ントロールのための入力信号の立上がりと同じである
（最終出力段の出力ノード駆動速度を同じとするた
め）。
出力段に近接して配置されており、センスアンプと出力
回路の間の距離が、図１２に示す内部読出データバス線
８０♯０ａ，８０♯０ｂ，８０♯１ａおよび８０♯１ｂ
の長さと同程度であると想定する。この場合、センスア
ンプ出力がＬレベルからＨレベルに立上がると、この配
線遅延により、出力回路の入力部に与えられる信号に遅
延が生じ、その立上がりが緩やかとなる。出力回路は、
この入力部に与えられた信号をバッファ処理しかつ、ス
ルーレートコントロールのために比較的に緩やかに最終
出力段のＭＯＳトランジスタＰＴおよびＮＴのゲート電
圧を変化させる。この出力回路からの出力信号に従って
入出力ノードが最終出力段により駆動される。出力回路
は、本来の入力部に与えられた信号のバッファ処理によ
り、図１６において破線で示すようにその出力信号が急
速で立上がる。この急速で立上がるバッファ出力の変化
速度を、スルーレートコントロールのために緩やかにす
る。したがって、この出力回路の出力のスルーレートコ
ントロールのために、センスアンプから出力回路の入力
部へ与えられた信号の遅延時間からさらに、バッファ処
理した後に再び遅延時間が加えられている。したがって
２段階の遅延が生じることになる。この図１６に示す出
力回路の出力信号の実線で示す立上がり波形は、図１５
に示す最終出力段の入力部へ与えられるスルーレートコ
ントロールのための入力信号の立上がりと同じである
（最終出力段の出力ノード駆動速度を同じとするた
め）。
【０１４７】したがって、図１６におけるセンスアンプ
から出力回路の入力部までの伝搬遅延は、図１５に示す
配置においては、削除されたことになり、図１５に示す
ように、出力回路をセンスアンプに物理的に近接して配
置することにより、このセンスアンプから出力回路にお
けるバス駆動に要する期間だけ、短くすることができ、
高速アクセスが可能となる。
から出力回路の入力部までの伝搬遅延は、図１５に示す
配置においては、削除されたことになり、図１５に示す
ように、出力回路をセンスアンプに物理的に近接して配
置することにより、このセンスアンプから出力回路にお
けるバス駆動に要する期間だけ、短くすることができ、
高速アクセスが可能となる。
【０１４８】このスルーレートコントロールのための信
号の電圧レベルの調整は、ＬレベルからＨレベルへの立
上がりのときのみならず、ＨレベルからＬレベルへの立
下がりのときにも同様である。
号の電圧レベルの調整は、ＬレベルからＨレベルへの立
上がりのときのみならず、ＨレベルからＬレベルへの立
下がりのときにも同様である。
【０１４９】また、センスアンプの出力信号は、非活性
状態時において、中間電圧レベルにプリチャージされる
場合においても同様である。したがって、この出力部は
バッファ前段に相当する出力回路をセンスアンプ近傍に
配置し、この出力回路が内部読出データバス線を駆動す
る際に生じる配線遅延をスルーレートコントロールファ
クタとして利用することにより、センスアンプから出力
回路への配線遅延を消滅させることができ、高速アクセ
スが可能となる。
状態時において、中間電圧レベルにプリチャージされる
場合においても同様である。したがって、この出力部は
バッファ前段に相当する出力回路をセンスアンプ近傍に
配置し、この出力回路が内部読出データバス線を駆動す
る際に生じる配線遅延をスルーレートコントロールファ
クタとして利用することにより、センスアンプから出力
回路への配線遅延を消滅させることができ、高速アクセ
スが可能となる。
【０１５０】また、単に配線遅延を利用してスルーレー
トコントロールを実現するだけであり、出力回路のゲー
ト幅の調整などの複雑な処理は不要となり、容易にスル
ーレートコントロールを実現することが可能となる。
トコントロールを実現するだけであり、出力回路のゲー
ト幅の調整などの複雑な処理は不要となり、容易にスル
ーレートコントロールを実現することが可能となる。
【０１５１】また、この出力回路をセンスアンプの近傍
に物理的に近接して配置した場合、センスアンプと入出
力回路との配線長は短くなり、センスアンプから入出力
回路までの長い距離にわたって内部読出データバスを配
設する必要がなく、応じてセンスアンプから高負荷容量
の内部読出データバス線を長距離にわたって配設する必
要がなく、高速でセンスアンプから出力回路へデータ信
号を伝達することができ、応じて高速アクセスが可能と
なる。
に物理的に近接して配置した場合、センスアンプと入出
力回路との配線長は短くなり、センスアンプから入出力
回路までの長い距離にわたって内部読出データバスを配
設する必要がなく、応じてセンスアンプから高負荷容量
の内部読出データバス線を長距離にわたって配設する必
要がなく、高速でセンスアンプから出力回路へデータ信
号を伝達することができ、応じて高速アクセスが可能と
なる。
【０１５２】図１７は、図１２に示す入出力回路７６♯
０および７６♯１に含まれる入力回路の構成を概略的に
示す図である。図１７において、入出力回路７６に含ま
れる入力回路は、信号線８１上の信号をＣＭＯＳ構成の
インバータを備える。すなわち、この入力回路は、ｐチ
ャネルＭＯＳトランジスタ７６ｊおよびｎチャネルＭＯ
Ｓトランジスタ７６ｋを含む。この入力回路の出力信号
が対応の書込ドライバへ伝達される。信号線８１は、外
部の装置により駆動され、このスタティック型半導体記
憶装置は駆動する必要がなく、半導体記憶装置は、この
入力回路が単に書込ドライバまでの短い配線８２♯０ま
たは８２♯１を駆動することが要求されるだけであり、
高速で内部書込データを書込ドライバへ伝達することが
できるとともに、負荷容量が小さく、高速かつ低消費電
流で信号の伝達を行なうことができる。なお、書込ドラ
イバと書込ワード線制御回路とが共用される場合、この
入力回路は相補なデータを生成する。
０および７６♯１に含まれる入力回路の構成を概略的に
示す図である。図１７において、入出力回路７６に含ま
れる入力回路は、信号線８１上の信号をＣＭＯＳ構成の
インバータを備える。すなわち、この入力回路は、ｐチ
ャネルＭＯＳトランジスタ７６ｊおよびｎチャネルＭＯ
Ｓトランジスタ７６ｋを含む。この入力回路の出力信号
が対応の書込ドライバへ伝達される。信号線８１は、外
部の装置により駆動され、このスタティック型半導体記
憶装置は駆動する必要がなく、半導体記憶装置は、この
入力回路が単に書込ドライバまでの短い配線８２♯０ま
たは８２♯１を駆動することが要求されるだけであり、
高速で内部書込データを書込ドライバへ伝達することが
できるとともに、負荷容量が小さく、高速かつ低消費電
流で信号の伝達を行なうことができる。なお、書込ドラ
イバと書込ワード線制御回路とが共用される場合、この
入力回路は相補なデータを生成する。
【０１５３】［実施の形態３］図１８は、この発明の実
施の形態３に従うスタティック型半導体記憶装置の要部
の構成を示す図である。この図１８においては、２ビッ
トのデータＤＱ０およびＤＱ１に対応してアレイブロッ
ク（ＩＯ０）７５♯０およびアレイブロック（ＩＯ１）
７５♯１が設けられる。
施の形態３に従うスタティック型半導体記憶装置の要部
の構成を示す図である。この図１８においては、２ビッ
トのデータＤＱ０およびＤＱ１に対応してアレイブロッ
ク（ＩＯ０）７５♯０およびアレイブロック（ＩＯ１）
７５♯１が設けられる。
【０１５４】この図１８に示す構成は、図１２に示す実
施の形態２の構成と以下の点において異なっている。す
なわち、入出力回路７６♯０と最終出力段７７♯０を電
気的に接続する内部データ伝達線８０♯０ａおよび８０
♯０ｂに対し、この最終出力段７７♯０に近接して、出
力イネーブル信号ＯＥおよび／ＯＥの非活性化時活性化
され、最終出力段７７♯０を出力ハイインピーダンス状
態に設定する出力制御回路としてのリセット回路８５♯
０が設けられる。また、入出力回路７６♯１と最終出力
段７７♯１の間の内部読出データ伝達線８０♯１ｂおよ
び８１♯１ａに対し、この最終出力段７７♯１に近接し
て、出力イネーブル信号ＯＥおよび／ＯＥの非活性化時
活性化されて最終出力段７７♯１を出力ハイインピーダ
ンス状態に設定する出力制御回路としてのリセット回路
８５♯１が設けられる。他の構成は図１２に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
施の形態２の構成と以下の点において異なっている。す
なわち、入出力回路７６♯０と最終出力段７７♯０を電
気的に接続する内部データ伝達線８０♯０ａおよび８０
♯０ｂに対し、この最終出力段７７♯０に近接して、出
力イネーブル信号ＯＥおよび／ＯＥの非活性化時活性化
され、最終出力段７７♯０を出力ハイインピーダンス状
態に設定する出力制御回路としてのリセット回路８５♯
０が設けられる。また、入出力回路７６♯１と最終出力
段７７♯１の間の内部読出データ伝達線８０♯１ｂおよ
び８１♯１ａに対し、この最終出力段７７♯１に近接し
て、出力イネーブル信号ＯＥおよび／ＯＥの非活性化時
活性化されて最終出力段７７♯１を出力ハイインピーダ
ンス状態に設定する出力制御回路としてのリセット回路
８５♯１が設けられる。他の構成は図１２に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
【０１５５】リセット回路８５♯０は、出力イネーブル
信号ＯＥおよび／ＯＥの活性化時導通状態となり、内部
読出データ伝達線８０♯０ａおよび８０♯０ｂをそれぞ
れ最終出力段７７♯０のＭＯＳトランジスタＰＴおよび
ＮＴのゲートに電気的に接続するＣＭＯＳトランスミッ
ションゲート８５ａ０および８５ｂ０と、出力イネーブ
ル信号ＯＥの非活性化時活性化され、最終出力段７７♯
０のｐチャネルＭＯＳトランジスタＰＴのゲートへ、電
源電圧ＶｃｃレベルのＨレベルの信号を伝達するｐチャ
ネルＭＯＳトランジスタ８５ｃ０と、出力イネーブル信
号／ＯＥの非活性化時（Ｈレベル）活性化され、最終出
力段７７♯０のｎチャネルＭＯＳトランジスタＮＴのゲ
ートへ、接地電圧ＧＮＤレベルの電圧を伝達するｎチャ
ネルＭＯＳトランジスタ８５ｄ０を含む。
信号ＯＥおよび／ＯＥの活性化時導通状態となり、内部
読出データ伝達線８０♯０ａおよび８０♯０ｂをそれぞ
れ最終出力段７７♯０のＭＯＳトランジスタＰＴおよび
ＮＴのゲートに電気的に接続するＣＭＯＳトランスミッ
ションゲート８５ａ０および８５ｂ０と、出力イネーブ
ル信号ＯＥの非活性化時活性化され、最終出力段７７♯
０のｐチャネルＭＯＳトランジスタＰＴのゲートへ、電
源電圧ＶｃｃレベルのＨレベルの信号を伝達するｐチャ
ネルＭＯＳトランジスタ８５ｃ０と、出力イネーブル信
号／ＯＥの非活性化時（Ｈレベル）活性化され、最終出
力段７７♯０のｎチャネルＭＯＳトランジスタＮＴのゲ
ートへ、接地電圧ＧＮＤレベルの電圧を伝達するｎチャ
ネルＭＯＳトランジスタ８５ｄ０を含む。
【０１５６】リセット回路８５♯１は、出力イネーブル
信号ＯＥおよび／ＯＥの活性化時導通状態となり、内部
読出データ伝達線８０♯１ａおよび８０♯１ｂをそれぞ
れ最終出力段７６♯１に含まれるｐチャネルＭＯＳトラ
ンジスタＰＴおよびｎチャネルＭＯＳトランジスタＮＴ
のゲートへ電気的に接続するＣＭＯＳトランスミッショ
ンゲート８５ａ１および８５ｂ１と、出力イネーブル信
号ＯＥの非活性化時活性化され、最終出力段７７♯１の
ｐチャネルＭＯＳトランジスタＰＴのゲートへ電源電圧
Ｖｃｃレベルの電圧を伝達するｐチャネルＭＯＳトラン
ジスタ８５ｃ１と、出力イネーブル信号／ＯＥの非活性
化時活性化され、最終出力段７７♯１のｎチャネルＭＯ
ＳトランジスタＮＴのゲートへ接地電圧ＧＮＤレベルの
電圧を伝達するｎチャネルＭＯＳトランジスタ８５ｄ１
を含む。出力イネーブル信号ＯＥおよび／ＯＥは互いに
相補な信号である。
信号ＯＥおよび／ＯＥの活性化時導通状態となり、内部
読出データ伝達線８０♯１ａおよび８０♯１ｂをそれぞ
れ最終出力段７６♯１に含まれるｐチャネルＭＯＳトラ
ンジスタＰＴおよびｎチャネルＭＯＳトランジスタＮＴ
のゲートへ電気的に接続するＣＭＯＳトランスミッショ
ンゲート８５ａ１および８５ｂ１と、出力イネーブル信
号ＯＥの非活性化時活性化され、最終出力段７７♯１の
ｐチャネルＭＯＳトランジスタＰＴのゲートへ電源電圧
Ｖｃｃレベルの電圧を伝達するｐチャネルＭＯＳトラン
ジスタ８５ｃ１と、出力イネーブル信号／ＯＥの非活性
化時活性化され、最終出力段７７♯１のｎチャネルＭＯ
ＳトランジスタＮＴのゲートへ接地電圧ＧＮＤレベルの
電圧を伝達するｎチャネルＭＯＳトランジスタ８５ｄ１
を含む。出力イネーブル信号ＯＥおよび／ＯＥは互いに
相補な信号である。
【０１５７】入出力回路７６♯０とリセット回路８５♯
０の間の内部読出データ伝達線８０♯０ａおよび８０♯
０ｂの間の配線長Ｌｂａは、リセット回路８５♯０に含
まれるＣＭＯＳトランスミッションゲート８５ａ０およ
び８５ｂ０から最終出力段７７♯０のＭＯＳトランジス
タＰＴおよびＮＴのゲートまでの距離Ｌｂｂよりも十分
長くされている。したがって、入出力回路７６♯０とリ
セット回路８５♯０の間の配線容量は、このリセット回
路８５♯０と最終出力段７７♯０の間の配線容量よりも
大きくなる。これは、入出力回路７６♯１とリセット回
路８５♯１の間の配線容量およびリセット回路８５♯１
と最終出力段７７♯１の間の配線容量についても同様で
ある。次に、この図１８に示すスタティック型半導体記
憶装置の動作を、図１９に示す信号波形図を参照して説
明する。
０の間の内部読出データ伝達線８０♯０ａおよび８０♯
０ｂの間の配線長Ｌｂａは、リセット回路８５♯０に含
まれるＣＭＯＳトランスミッションゲート８５ａ０およ
び８５ｂ０から最終出力段７７♯０のＭＯＳトランジス
タＰＴおよびＮＴのゲートまでの距離Ｌｂｂよりも十分
長くされている。したがって、入出力回路７６♯０とリ
セット回路８５♯０の間の配線容量は、このリセット回
路８５♯０と最終出力段７７♯０の間の配線容量よりも
大きくなる。これは、入出力回路７６♯１とリセット回
路８５♯１の間の配線容量およびリセット回路８５♯１
と最終出力段７７♯１の間の配線容量についても同様で
ある。次に、この図１８に示すスタティック型半導体記
憶装置の動作を、図１９に示す信号波形図を参照して説
明する。
【０１５８】出力イネーブル信号ＯＥおよび／ＯＥがそ
れぞれＬレベルおよびＨレベルの非活性状態のときに
は、入出力回路７６♯０および７６♯１から内部読出デ
ータ伝達線８０♯０ａ、８０♯０ｂ、８０♯１ａおよび
８０♯１ｂ上には、この最終出力段７７♯０および７７
♯１を出力ハイインピーダンス状態に設定する信号が出
力される。このときには、リセット回路８５♯０および
８５♯１において、ＣＭＯＳトランスミッションゲート
８５ａ０、８５ｂ０、８５ａ１および８５ｂ１がオフ状
態にあり、入出力回路７６♯０および７６♯１と最終出
力段７７♯０および７７♯１とを電気的に分離してい
る。したがって、この状態においては、入出力回路７６
♯０および７６♯１の出力信号の電圧レベルは、最終出
力段７７♯０および７７♯１に対しては影響を及ぼさな
い。リセット回路８５♯０および８５♯１において、Ｍ
ＯＳトランジスタ８５ｃ０、８５ｄ０、８５ｃ１および
８５ｄ１は、それぞれオン状態となり、最終出力段７７
♯０および７７♯１に含まれるｐチャネルＭＯＳトラン
ジスタＰＴのゲートへは、電源電圧Ｖｃｃレベルの電圧
が伝達され、また一方、ｎチャネルＭＯＳトランジスタ
ＮＴのゲートへは、接地電圧ＧＮＤレベルの電圧が伝達
される。したがって、最終出力段７７♯０および７７♯
１は、このリセット回路８５♯０および８５♯１の出力
信号に従って出力ハイインピーダンス状態（ＨｉＺ）に
設定されている。
れぞれＬレベルおよびＨレベルの非活性状態のときに
は、入出力回路７６♯０および７６♯１から内部読出デ
ータ伝達線８０♯０ａ、８０♯０ｂ、８０♯１ａおよび
８０♯１ｂ上には、この最終出力段７７♯０および７７
♯１を出力ハイインピーダンス状態に設定する信号が出
力される。このときには、リセット回路８５♯０および
８５♯１において、ＣＭＯＳトランスミッションゲート
８５ａ０、８５ｂ０、８５ａ１および８５ｂ１がオフ状
態にあり、入出力回路７６♯０および７６♯１と最終出
力段７７♯０および７７♯１とを電気的に分離してい
る。したがって、この状態においては、入出力回路７６
♯０および７６♯１の出力信号の電圧レベルは、最終出
力段７７♯０および７７♯１に対しては影響を及ぼさな
い。リセット回路８５♯０および８５♯１において、Ｍ
ＯＳトランジスタ８５ｃ０、８５ｄ０、８５ｃ１および
８５ｄ１は、それぞれオン状態となり、最終出力段７７
♯０および７７♯１に含まれるｐチャネルＭＯＳトラン
ジスタＰＴのゲートへは、電源電圧Ｖｃｃレベルの電圧
が伝達され、また一方、ｎチャネルＭＯＳトランジスタ
ＮＴのゲートへは、接地電圧ＧＮＤレベルの電圧が伝達
される。したがって、最終出力段７７♯０および７７♯
１は、このリセット回路８５♯０および８５♯１の出力
信号に従って出力ハイインピーダンス状態（ＨｉＺ）に
設定されている。
【０１５９】出力イネーブル信号ＯＥおよび／ＯＥがそ
れぞれＨレベルおよびＬレベルの活性状態へ移行する
と、入出力回路７６♯０および７６♯１に含まれる出力
回路が動作し、対応のアレイブロック７５♯０および７
５♯１からセンスアンプ５０ａ０および５０ａ１を介し
て読出されたデータに従って内部読出データ伝達線８０
（８０♯０ａ，８０♯０ｂ，８０♯１ａ，８０♯１ｂ）
を駆動する。リセット回路８５♯０および８５♯１にお
いては、ＣＭＯＳトランスミッションゲート８５ａ０，
８５ｂ０，８５ａ１および８５ｂ１が導通し、一方、リ
セット用のＭＯＳトランジスタ８５ｃ０、８５ｄ０、８
５ｃ１および８５ｄ１がオフ状態となる。したがって、
最終出力段７７♯０および７７♯１へは、入出力回路７
６♯０および７６♯１から伝達される内部読出データが
与えられる。この内部読出データ伝達線８０（データ線
８０♯０ａ，８０♯０ｂ，８０♯１ａ，８０♯１ｂを総
称的に示す）の配線容量により、最終出力段７７♯０お
よび７７♯１に対する信号伝搬遅延が生じ、応じて最終
出力段７７♯０および７７♯１に含まれるＭＯＳトラン
ジスタＰＴおよびＮＴは比較的緩やかにオン状態／オフ
状態へ移行する（スルーレートコントロール）。これに
より、データ入出力ノード７８♯０および７８♯１ｋ
は、内部読出データに応じたデータＤＱ（ＤＱ０，ＤＱ
１を総称的に示す）がリンギングを生じることなく現わ
れる。
れぞれＨレベルおよびＬレベルの活性状態へ移行する
と、入出力回路７６♯０および７６♯１に含まれる出力
回路が動作し、対応のアレイブロック７５♯０および７
５♯１からセンスアンプ５０ａ０および５０ａ１を介し
て読出されたデータに従って内部読出データ伝達線８０
（８０♯０ａ，８０♯０ｂ，８０♯１ａ，８０♯１ｂ）
を駆動する。リセット回路８５♯０および８５♯１にお
いては、ＣＭＯＳトランスミッションゲート８５ａ０，
８５ｂ０，８５ａ１および８５ｂ１が導通し、一方、リ
セット用のＭＯＳトランジスタ８５ｃ０、８５ｄ０、８
５ｃ１および８５ｄ１がオフ状態となる。したがって、
最終出力段７７♯０および７７♯１へは、入出力回路７
６♯０および７６♯１から伝達される内部読出データが
与えられる。この内部読出データ伝達線８０（データ線
８０♯０ａ，８０♯０ｂ，８０♯１ａ，８０♯１ｂを総
称的に示す）の配線容量により、最終出力段７７♯０お
よび７７♯１に対する信号伝搬遅延が生じ、応じて最終
出力段７７♯０および７７♯１に含まれるＭＯＳトラン
ジスタＰＴおよびＮＴは比較的緩やかにオン状態／オフ
状態へ移行する（スルーレートコントロール）。これに
より、データ入出力ノード７８♯０および７８♯１ｋ
は、内部読出データに応じたデータＤＱ（ＤＱ０，ＤＱ
１を総称的に示す）がリンギングを生じることなく現わ
れる。
【０１６０】データ読出が完了し、出力イネーブル信号
ＯＥおよび／ＯＥが再び非活性状態へ駆動される。再
び、リセット回路８５♯０および８５♯１において、Ｃ
ＭＯＳトランスミッションゲート８５ａ０，８５ｂ０，
８５ａ１および８５ｂ１がオフ状態となり、一方リセッ
ト用のＭＯＳトランジスタ８５ｃ０、８５ｄ０、８５ｃ
１および８５ｄ１がオン状態となる。リセット回路８５
♯０および８５♯１は、対応の最終出力段７７♯０およ
び７７♯１に近接して配置されており、この配線長Ｌｂ
ｂは十分短くされており、したがってこれらのリセット
用のＭＯＳトランジスタ８５ｃ０，８５ｄ０，８５ｃ
１，８５ｄ１は、高速で対応の最終出力段７７♯０およ
び７７♯１に含まれるＭＯＳトランジスタＰＴおよびＮ
Ｔの電圧レベルをそれぞれＨレベルおよびＬレベルへ駆
動する。これにより、データ入出力ノード７８♯０およ
び７８♯１上のデータビットＤＱが、高速でハイインピ
ーダンス状態となる。このときには、入出力回路７６♯
０および７６♯１も同様、その出力回路が非活性状態と
され、内部読出データ伝達線８０♯０ａ，８０♯０ｂ，
８０♯１ａおよび８０♯１ｂの電圧レベルは、それぞれ
所定の電圧レベルに復帰するが、その電圧変化速度は、
スルーレートコントロールのため、配線容量により比較
的遅い。しかしながら、リセット回路８５♯０および８
５♯１により、この入出力回路７６♯０および７６♯１
を対応の最終出力段７７♯０および７７♯１から電気的
に切り離して、最終出力段７７♯０および７７♯１のＭ
ＯＳトランジスタＰＴおよびＮＴのゲート電圧レベルを
所定電圧レベルに設定することにより、高速でこれらの
最終出力段７７♯０および７７♯１を出力ハイインピー
ダンス状態に設定することができる。これにより、デー
タ読出からデータ書込への動作モードの切換およびデー
タ読出モードの完了後のモード切換を高速で行なうこと
が可能となる。
ＯＥおよび／ＯＥが再び非活性状態へ駆動される。再
び、リセット回路８５♯０および８５♯１において、Ｃ
ＭＯＳトランスミッションゲート８５ａ０，８５ｂ０，
８５ａ１および８５ｂ１がオフ状態となり、一方リセッ
ト用のＭＯＳトランジスタ８５ｃ０、８５ｄ０、８５ｃ
１および８５ｄ１がオン状態となる。リセット回路８５
♯０および８５♯１は、対応の最終出力段７７♯０およ
び７７♯１に近接して配置されており、この配線長Ｌｂ
ｂは十分短くされており、したがってこれらのリセット
用のＭＯＳトランジスタ８５ｃ０，８５ｄ０，８５ｃ
１，８５ｄ１は、高速で対応の最終出力段７７♯０およ
び７７♯１に含まれるＭＯＳトランジスタＰＴおよびＮ
Ｔの電圧レベルをそれぞれＨレベルおよびＬレベルへ駆
動する。これにより、データ入出力ノード７８♯０およ
び７８♯１上のデータビットＤＱが、高速でハイインピ
ーダンス状態となる。このときには、入出力回路７６♯
０および７６♯１も同様、その出力回路が非活性状態と
され、内部読出データ伝達線８０♯０ａ，８０♯０ｂ，
８０♯１ａおよび８０♯１ｂの電圧レベルは、それぞれ
所定の電圧レベルに復帰するが、その電圧変化速度は、
スルーレートコントロールのため、配線容量により比較
的遅い。しかしながら、リセット回路８５♯０および８
５♯１により、この入出力回路７６♯０および７６♯１
を対応の最終出力段７７♯０および７７♯１から電気的
に切り離して、最終出力段７７♯０および７７♯１のＭ
ＯＳトランジスタＰＴおよびＮＴのゲート電圧レベルを
所定電圧レベルに設定することにより、高速でこれらの
最終出力段７７♯０および７７♯１を出力ハイインピー
ダンス状態に設定することができる。これにより、デー
タ読出からデータ書込への動作モードの切換およびデー
タ読出モードの完了後のモード切換を高速で行なうこと
が可能となる。
【０１６１】［変更例１］図２０は、図１８に示すリセ
ット回路の第１の変更例の構成を示す図である。図２０
においては、１ビットのデータＤＱに対して設けられた
リセット回路のみを代表的に示す。各データビットすな
わち最終出力段それぞれに対応して図２０に示すリセッ
ト回路が設けられる。この図２０に示すリセット回路８
５は、ＣＭＯＳトランスミッションゲートに代えて、ト
ライステートバッファ８５ｅおよび８５ｆを有する。ト
ライステートバッファ８５ｅは、内部読出データ伝達線
８０ａ（８０♯０ａ，８０♯１ａ）上の信号電位を受
け、出力イネーブル信号ＯＥおよび／ＯＥの活性化時読
出データ伝達線８０ａ上の信号電位に従って、対応の最
終出力段７７に含まれるｐチャネルＭＯＳトランジスタ
ＰＴのゲートへ信号を伝達する。トライステートバッフ
ァ８５ｆは、読出データ伝達線８０ｂ（８０♯０ｂ，８
０♯１ｂ）上の信号電位を受け、出力イネーブル信号Ｏ
Ｅおよび／ＯＥの活性化時活性化され、この読出データ
伝達線８０ｂ上の信号電位に従って、対応の最終出力段
７７に含まれるｎチャネルＭＯＳトランジスタＮＴのゲ
ートへ信号を伝達する。リセット用トランジスタ８５ｃ
および８５ｄは、それぞれ図１８に示す構成と同じであ
り、ｐチャネルＭＯＳトランジスタ８５ｃは、出力イネ
ーブル信号ＯＥの非活性化時導通し、対応の最終出力段
７７のｐチャネルＭＯＳトランジスタＰＴのゲートへ電
源電圧Ｖｃｃレベルの電圧を伝達する。ｎチャネルＭＯ
Ｓトランジスタ８５ｄは、出力イネーブル信号／ＯＥの
非活性化時オン状態となり、対応の最終出力段７７のｎ
チャネルＭＯＳトランジスタＮＴのゲートへ接地電圧Ｇ
ＮＤを伝達する。
ット回路の第１の変更例の構成を示す図である。図２０
においては、１ビットのデータＤＱに対して設けられた
リセット回路のみを代表的に示す。各データビットすな
わち最終出力段それぞれに対応して図２０に示すリセッ
ト回路が設けられる。この図２０に示すリセット回路８
５は、ＣＭＯＳトランスミッションゲートに代えて、ト
ライステートバッファ８５ｅおよび８５ｆを有する。ト
ライステートバッファ８５ｅは、内部読出データ伝達線
８０ａ（８０♯０ａ，８０♯１ａ）上の信号電位を受
け、出力イネーブル信号ＯＥおよび／ＯＥの活性化時読
出データ伝達線８０ａ上の信号電位に従って、対応の最
終出力段７７に含まれるｐチャネルＭＯＳトランジスタ
ＰＴのゲートへ信号を伝達する。トライステートバッフ
ァ８５ｆは、読出データ伝達線８０ｂ（８０♯０ｂ，８
０♯１ｂ）上の信号電位を受け、出力イネーブル信号Ｏ
Ｅおよび／ＯＥの活性化時活性化され、この読出データ
伝達線８０ｂ上の信号電位に従って、対応の最終出力段
７７に含まれるｎチャネルＭＯＳトランジスタＮＴのゲ
ートへ信号を伝達する。リセット用トランジスタ８５ｃ
および８５ｄは、それぞれ図１８に示す構成と同じであ
り、ｐチャネルＭＯＳトランジスタ８５ｃは、出力イネ
ーブル信号ＯＥの非活性化時導通し、対応の最終出力段
７７のｐチャネルＭＯＳトランジスタＰＴのゲートへ電
源電圧Ｖｃｃレベルの電圧を伝達する。ｎチャネルＭＯ
Ｓトランジスタ８５ｄは、出力イネーブル信号／ＯＥの
非活性化時オン状態となり、対応の最終出力段７７のｎ
チャネルＭＯＳトランジスタＮＴのゲートへ接地電圧Ｇ
ＮＤを伝達する。
【０１６２】この図２０に示すリセット回路８５の構成
においては、ＣＭＯＳトランスミッションゲートに代え
てトライステートバッファ８５ｅおよび８５ｆが設けら
れる。このトライステートバッファ８５ｅおよび８５ｆ
は、出力イネーブル信号ＯＥおよび／ＯＥの非活性化時
高速で出力ハイインピーダンス状態となり、読出データ
伝達線８０ａおよび８０ｂと対応の最終出力段７７とを
電気的に分離する。ＭＯＳトランジスタ８５ｃおよび８
５ｄにより、最終出力段７７が出力ハイインピーダンス
状態に設定される。
においては、ＣＭＯＳトランスミッションゲートに代え
てトライステートバッファ８５ｅおよび８５ｆが設けら
れる。このトライステートバッファ８５ｅおよび８５ｆ
は、出力イネーブル信号ＯＥおよび／ＯＥの非活性化時
高速で出力ハイインピーダンス状態となり、読出データ
伝達線８０ａおよび８０ｂと対応の最終出力段７７とを
電気的に分離する。ＭＯＳトランジスタ８５ｃおよび８
５ｄにより、最終出力段７７が出力ハイインピーダンス
状態に設定される。
【０１６３】トライステートバッファ８５ｅおよび８５
ｆの駆動力が大きい場合には、読出データ伝達線８０ａ
および８０ｂの比較的緩やかな信号変化が急峻な信号変
化に変換されて最終出力段７７へ与えられることが考え
られる。したがってこの場合には、トライステートバッ
ファ８５ｅおよび８５ｆの電流駆動力は比較的小さくさ
れる。出力ハイインピーダンス状態への移行時には、出
力イネーブル信号ＯＥおよび／ＯＥにより、高速で出力
ハイインピーダンス状態へ移行するため、これらのトラ
イステートバッファ８５ｅおよび８５ｆの電流駆動力が
比較的小さくされても、特に問題は生じない。このよう
なトライステートバッファ８５ｅおよび８５ｆを用いる
ことにより、内部読出データ伝達線８０ａおよび８０ｂ
の配線容量によるスルーレートコントロールが不十分な
場合、このトライステートバッファ８５ｅおよび８５ｆ
の電流駆動力の調整により、スルーレートコントロール
の微調整を行なうことができる。
ｆの駆動力が大きい場合には、読出データ伝達線８０ａ
および８０ｂの比較的緩やかな信号変化が急峻な信号変
化に変換されて最終出力段７７へ与えられることが考え
られる。したがってこの場合には、トライステートバッ
ファ８５ｅおよび８５ｆの電流駆動力は比較的小さくさ
れる。出力ハイインピーダンス状態への移行時には、出
力イネーブル信号ＯＥおよび／ＯＥにより、高速で出力
ハイインピーダンス状態へ移行するため、これらのトラ
イステートバッファ８５ｅおよび８５ｆの電流駆動力が
比較的小さくされても、特に問題は生じない。このよう
なトライステートバッファ８５ｅおよび８５ｆを用いる
ことにより、内部読出データ伝達線８０ａおよび８０ｂ
の配線容量によるスルーレートコントロールが不十分な
場合、このトライステートバッファ８５ｅおよび８５ｆ
の電流駆動力の調整により、スルーレートコントロール
の微調整を行なうことができる。
【０１６４】たとえばこの電流駆動力の調整は、複数の
ＭＯＳトランジスタを並列に設け、内部の特定のパッド
からの信号などにより、これらの並列のＭＯＳトランジ
スタを選択的にオン状態／オフ状態に設定することによ
り、容易に実現することができる。
ＭＯＳトランジスタを並列に設け、内部の特定のパッド
からの信号などにより、これらの並列のＭＯＳトランジ
スタを選択的にオン状態／オフ状態に設定することによ
り、容易に実現することができる。
【０１６５】［変更例２］図２１は、この発明の実施の
形態３のリセット回路の第２の変更例の構成を示す図で
ある。図２１において、リセット回路８５は、内部読出
データバス線８０♯ａ上の信号と出力イネーブル信号Ｏ
Ｅを受けるＮＡＮＤ回路８５ｈと、内部読出データ伝達
線８０♯ｂ上の信号とインバータ８５ｇを介して与えら
れる出力イネーブル信号ＯＥを受けるＮＯＲ回路８５ｉ
を含む。ＮＡＮＤ回路８５ｈの出力信号は、最終出力段
７７のｐチャネルＭＯＳトランジスタＰＴのゲートへ与
えられる。ＮＯＲ回路８５ｉの出力信号は、最終出力段
７７のｎチャネルＭＯＳトランジスタＮＴのゲートへ与
えられる。これらのリセット回路８５のＮＡＮＤ回路８
５ｈおよびＮＯＲ回路８５ｉの駆動力は、比較的小さく
される。
形態３のリセット回路の第２の変更例の構成を示す図で
ある。図２１において、リセット回路８５は、内部読出
データバス線８０♯ａ上の信号と出力イネーブル信号Ｏ
Ｅを受けるＮＡＮＤ回路８５ｈと、内部読出データ伝達
線８０♯ｂ上の信号とインバータ８５ｇを介して与えら
れる出力イネーブル信号ＯＥを受けるＮＯＲ回路８５ｉ
を含む。ＮＡＮＤ回路８５ｈの出力信号は、最終出力段
７７のｐチャネルＭＯＳトランジスタＰＴのゲートへ与
えられる。ＮＯＲ回路８５ｉの出力信号は、最終出力段
７７のｎチャネルＭＯＳトランジスタＮＴのゲートへ与
えられる。これらのリセット回路８５のＮＡＮＤ回路８
５ｈおよびＮＯＲ回路８５ｉの駆動力は、比較的小さく
される。
【０１６６】このリセット回路は、出力イネーブル信号
ＯＥの活性化時、それぞれ内部読出データ伝達線８０♯
ａおよび８０♯ｂ上の信号電位を反転する。したがっ
て、入出力回路７６に含まれる出力回路は、センスアン
プから読出されるデータを反転するインバータ７６ｄを
論理整合のために含む。この出力回路部分は、図１３に
示す出力回路と同様の構成を備え、出力イネーブル信号
ＯＥとインバータ７６ｄの出力信号を受けるＮＡＮＤ回
路７６ｂと、インバータ７６ｄの出力信号とインバータ
７６ａを介して与えられる出力イネーブル信号ＯＥを受
けるＮＯＲ回路７６ｃを含む。ＮＡＮＤ回路７６ｂが、
内部読出データ伝達線８０♯ａを駆動し、ＮＯＲ回路７
６ｃが、内部読出データ伝達線８０ｂを駆動する。この
出力回路部分の駆動力は、内部読出データ伝達線８０♯
ａおよび８０♯ｂの大きな負荷を駆動するため、その駆
動力は、比較的大きくされている。この図２１に示す構
成において、リセット回路８５は、出力イネーブル信号
ＯＥの活性化時、出力回路部分、すなわちＮＡＮＤ回路
７６ｂおよびＮＯＲ回路７６ｃから内部読出データ伝達
線８０♯ａおよび８０♯ｂ上に与えられる信号変化に従
って、比較的緩やかに、最終出力段７７のＭＯＳトラン
ジスタＰＴおよびＮＴを駆動する。一方、出力イネーブ
ル信号ＯＥが非活性状態となると、このリセット回路８
５は、高速で、最終出力段７７のＭＯＳトランジスタＰ
ＴおよびＮＴをオフ状態へ駆動する。これにより、内部
読出データ伝達線８０♯ａおよび８０♯ｂの配線容量を
利用するスルーレートコントロールに悪影響を及ぼすこ
となくかつ高速で、出力ハイインピーダンス状態へ設定
することができる。
ＯＥの活性化時、それぞれ内部読出データ伝達線８０♯
ａおよび８０♯ｂ上の信号電位を反転する。したがっ
て、入出力回路７６に含まれる出力回路は、センスアン
プから読出されるデータを反転するインバータ７６ｄを
論理整合のために含む。この出力回路部分は、図１３に
示す出力回路と同様の構成を備え、出力イネーブル信号
ＯＥとインバータ７６ｄの出力信号を受けるＮＡＮＤ回
路７６ｂと、インバータ７６ｄの出力信号とインバータ
７６ａを介して与えられる出力イネーブル信号ＯＥを受
けるＮＯＲ回路７６ｃを含む。ＮＡＮＤ回路７６ｂが、
内部読出データ伝達線８０♯ａを駆動し、ＮＯＲ回路７
６ｃが、内部読出データ伝達線８０ｂを駆動する。この
出力回路部分の駆動力は、内部読出データ伝達線８０♯
ａおよび８０♯ｂの大きな負荷を駆動するため、その駆
動力は、比較的大きくされている。この図２１に示す構
成において、リセット回路８５は、出力イネーブル信号
ＯＥの活性化時、出力回路部分、すなわちＮＡＮＤ回路
７６ｂおよびＮＯＲ回路７６ｃから内部読出データ伝達
線８０♯ａおよび８０♯ｂ上に与えられる信号変化に従
って、比較的緩やかに、最終出力段７７のＭＯＳトラン
ジスタＰＴおよびＮＴを駆動する。一方、出力イネーブ
ル信号ＯＥが非活性状態となると、このリセット回路８
５は、高速で、最終出力段７７のＭＯＳトランジスタＰ
ＴおよびＮＴをオフ状態へ駆動する。これにより、内部
読出データ伝達線８０♯ａおよび８０♯ｂの配線容量を
利用するスルーレートコントロールに悪影響を及ぼすこ
となくかつ高速で、出力ハイインピーダンス状態へ設定
することができる。
【０１６７】図２２は、図２１に示すＮＡＮＤ回路８５
ｈの構成の一例を示す図である。図２２において、ＮＡ
ＮＤ回路８５ｈは、電源電圧Ｖｃｃを供給するノード
（電源ノード）と出力ノードＮＯＰの間に接続されかつ
そのゲートに内部読出データ伝達線８０♯ａ上の信号を
受けるｐチャネルＭＯＳトランジスタ８５ｈａと、電源
ノードと出力ノードＮＯＰの間に接続されかつそのゲー
トに出力イネーブル信号ＯＥを受けるｐチャネルＭＯＳ
トランジスタ８５ｈｂと、出力ノードＮＯＰと接地電圧
ＧＮＤを供給するノード（接地ノード）との間に互いに
直列に接続されるｎチャネルＭＯＳトランジスタ８５ｈ
ｃおよび８５ｈｄを含む。ＭＯＳトランジスタ８５ｈｃ
はそのゲートに出力イネーブル信号ＯＥを受け、ＭＯＳ
トランジスタ８５ｈｄは、そのゲートに内部読出データ
伝達線８０♯ａ上の信号を受ける。
ｈの構成の一例を示す図である。図２２において、ＮＡ
ＮＤ回路８５ｈは、電源電圧Ｖｃｃを供給するノード
（電源ノード）と出力ノードＮＯＰの間に接続されかつ
そのゲートに内部読出データ伝達線８０♯ａ上の信号を
受けるｐチャネルＭＯＳトランジスタ８５ｈａと、電源
ノードと出力ノードＮＯＰの間に接続されかつそのゲー
トに出力イネーブル信号ＯＥを受けるｐチャネルＭＯＳ
トランジスタ８５ｈｂと、出力ノードＮＯＰと接地電圧
ＧＮＤを供給するノード（接地ノード）との間に互いに
直列に接続されるｎチャネルＭＯＳトランジスタ８５ｈ
ｃおよび８５ｈｄを含む。ＭＯＳトランジスタ８５ｈｃ
はそのゲートに出力イネーブル信号ＯＥを受け、ＭＯＳ
トランジスタ８５ｈｄは、そのゲートに内部読出データ
伝達線８０♯ａ上の信号を受ける。
【０１６８】出力イネーブル信号ＯＥをゲートに受ける
ＭＯＳトランジスタ８５ｈｂおよび８５ｈｃの電流駆動
力は、読出データ伝達線８０♯ａ上の信号をゲートに受
けるＭＯＳトランジスタ８５ｈａおよび８５ｈｄの電流
駆動力よりも大きくされる。出力イネーブル信号ＯＥが
活性状態のＨレベルのときには、ＭＯＳトランジスタ８
５ｈｂはオフ状態にあり、出力ノードＮＯＰは、内部読
出データ伝達線８０♯ａ上の信号電位に従って、比較的
小さな電流駆動力を有するＭＯＳトランジスタ８５ｈａ
および８５ｈｂにより駆動される。出力イネーブル信号
ＯＥが非活性状態へ移行するときには、ＭＯＳトランジ
スタ８５ｈｂがオン状態となり、高速に、その出力ノー
ドＮＯＰを電源電圧Ｖｃｃレベルに充電する。これによ
り、データ出力時においては、入出力回路７６に含まれ
る出力回路部分からの信号伝搬遅延に従ったスルーレー
トコントロールを行ない、かつ出力イネーブル信号ＯＥ
の非活性化の移行時には、最終出力段７７のＭＯＳトラ
ンジスタＰＴを高速でオフ状態へ駆動することができ
る。なお、ＭＯＳトランジスタ８５ｈｃの電流駆動力を
大きくしているのは、直列に接続されるＭＯＳトランジ
スタ８５ｈｃおよび８５ｈｂのオン抵抗を、ＭＯＳトラ
ンジスタ８０ｈａのオン抵抗と同じとし、信号の立上が
りおよび立下がり時における出力ノードＮＯＰの変化速
度を同じとするためである。
ＭＯＳトランジスタ８５ｈｂおよび８５ｈｃの電流駆動
力は、読出データ伝達線８０♯ａ上の信号をゲートに受
けるＭＯＳトランジスタ８５ｈａおよび８５ｈｄの電流
駆動力よりも大きくされる。出力イネーブル信号ＯＥが
活性状態のＨレベルのときには、ＭＯＳトランジスタ８
５ｈｂはオフ状態にあり、出力ノードＮＯＰは、内部読
出データ伝達線８０♯ａ上の信号電位に従って、比較的
小さな電流駆動力を有するＭＯＳトランジスタ８５ｈａ
および８５ｈｂにより駆動される。出力イネーブル信号
ＯＥが非活性状態へ移行するときには、ＭＯＳトランジ
スタ８５ｈｂがオン状態となり、高速に、その出力ノー
ドＮＯＰを電源電圧Ｖｃｃレベルに充電する。これによ
り、データ出力時においては、入出力回路７６に含まれ
る出力回路部分からの信号伝搬遅延に従ったスルーレー
トコントロールを行ない、かつ出力イネーブル信号ＯＥ
の非活性化の移行時には、最終出力段７７のＭＯＳトラ
ンジスタＰＴを高速でオフ状態へ駆動することができ
る。なお、ＭＯＳトランジスタ８５ｈｃの電流駆動力を
大きくしているのは、直列に接続されるＭＯＳトランジ
スタ８５ｈｃおよび８５ｈｂのオン抵抗を、ＭＯＳトラ
ンジスタ８０ｈａのオン抵抗と同じとし、信号の立上が
りおよび立下がり時における出力ノードＮＯＰの変化速
度を同じとするためである。
【０１６９】図２３は、図２１に示すＮＯＲ回路８５ｉ
の構成の一例を示す図である。図２３において、ＮＯＲ
回路８５ａは、電源ノードＶｃｃと出力ノードＮＯＮの
間に互いに直列に接続されるｐチャネルＭＯＳトランジ
スタ８５ｉａおよび８５ｉｂと、出力ノードＮＯＮと接
地ノードの間に接続されかつそのゲートに出力イネーブ
ル信号／ＯＥを受けるｎチャネルＭＯＳトランジスタ８
５ｉｃと、出力ノードＮＯＮと接地ノードの間に接続さ
れかつそのゲートに内部読出データ伝達線８０♯ｂ上の
信号を受けるｎチャネルＭＯＳトランジスタ８５ｉｄを
含む。ＭＯＳトランジスタ８５ｉｅはそのゲートが内部
読出データ伝達線８０♯ｂに接続され、またＭＯＳトラ
ンジスタ８５ｉｂはそのゲートに出力イネーブル信号／
ＯＥを受ける。ＭＯＳトランジスタ８５ｉｂおよび８５
ｉｃの電流駆動力は、ＭＯＳトランジスタ８５ｉａおよ
び８５ｉｂの電流駆動力よりも大きくされる。出力ノー
ドＮＯＮが、最終出力段のＭＯＳトランジスタＮＴのゲ
ートに接続される。
の構成の一例を示す図である。図２３において、ＮＯＲ
回路８５ａは、電源ノードＶｃｃと出力ノードＮＯＮの
間に互いに直列に接続されるｐチャネルＭＯＳトランジ
スタ８５ｉａおよび８５ｉｂと、出力ノードＮＯＮと接
地ノードの間に接続されかつそのゲートに出力イネーブ
ル信号／ＯＥを受けるｎチャネルＭＯＳトランジスタ８
５ｉｃと、出力ノードＮＯＮと接地ノードの間に接続さ
れかつそのゲートに内部読出データ伝達線８０♯ｂ上の
信号を受けるｎチャネルＭＯＳトランジスタ８５ｉｄを
含む。ＭＯＳトランジスタ８５ｉｅはそのゲートが内部
読出データ伝達線８０♯ｂに接続され、またＭＯＳトラ
ンジスタ８５ｉｂはそのゲートに出力イネーブル信号／
ＯＥを受ける。ＭＯＳトランジスタ８５ｉｂおよび８５
ｉｃの電流駆動力は、ＭＯＳトランジスタ８５ｉａおよ
び８５ｉｂの電流駆動力よりも大きくされる。出力ノー
ドＮＯＮが、最終出力段のＭＯＳトランジスタＮＴのゲ
ートに接続される。
【０１７０】この図２３に示すＮＯＲ回路８５ｉの構成
において、出力イネーブル信号／ＯＥが非活性状態のＨ
レベルのときには、ＭＯＳトランジスタ８５ｉｃがオン
状態となり、高速で出力ノードＮＯＮを接地電圧レベル
へ放電する。一方、出力イネーブル信号／ＯＥがＬレベ
ルの活性状態のときには、ＭＯＳトランジスタ８５ｉｃ
がオフ状態、ＭＯＳトランジスタ８５ｉｂがオン状態と
なり、出力ノードＮＯＮは、ＭＯＳトランジスタ８５ｉ
ａおよび８５ｉｄにより、内部読出データ伝達線８０♯
ｂ上の信号電位に応じた電圧レベルへ駆動される。ＭＯ
Ｓトランジスタ８５ｉａおよび８５ｉｄの電流駆動力は
比較的小さく設定されており、この内部読出データ伝達
線８０♯ｂ上の信号電位に従って緩やかにＭＯＳトラン
ジスタＮＴのゲート電圧が変化し、この内部読出データ
伝達線８０♯ｂの配線遅延によるスルーレートコントロ
ールの効果を損なうことはない。
において、出力イネーブル信号／ＯＥが非活性状態のＨ
レベルのときには、ＭＯＳトランジスタ８５ｉｃがオン
状態となり、高速で出力ノードＮＯＮを接地電圧レベル
へ放電する。一方、出力イネーブル信号／ＯＥがＬレベ
ルの活性状態のときには、ＭＯＳトランジスタ８５ｉｃ
がオフ状態、ＭＯＳトランジスタ８５ｉｂがオン状態と
なり、出力ノードＮＯＮは、ＭＯＳトランジスタ８５ｉ
ａおよび８５ｉｄにより、内部読出データ伝達線８０♯
ｂ上の信号電位に応じた電圧レベルへ駆動される。ＭＯ
Ｓトランジスタ８５ｉａおよび８５ｉｄの電流駆動力は
比較的小さく設定されており、この内部読出データ伝達
線８０♯ｂ上の信号電位に従って緩やかにＭＯＳトラン
ジスタＮＴのゲート電圧が変化し、この内部読出データ
伝達線８０♯ｂの配線遅延によるスルーレートコントロ
ールの効果を損なうことはない。
【０１７１】この図２１から図２３に示すようなリセッ
ト回路を利用した場合、内部読出データ伝達線８０♯ａ
および８０♯ｂの配線容量による信号伝搬遅延によるス
ルーレートコントロールが不十分な場合、このＮＡＮＤ
回路８５ｈおよびＮＯＲ回路８５ｉの内部読出データ伝
達線８０♯ａおよび８０♯ｂ上の信号電位をゲートに受
けるＭＯＳトランジスタのゲート幅を調整することによ
り、このスルーレートコントロールをより正確に行なう
ことができる。また、出力ハイインピーダンス状態への
移行時、この出力イネーブル信号ＯＥに従って高速で最
終出力段を出力ハイインピーダンス状態に設定すること
ができる。
ト回路を利用した場合、内部読出データ伝達線８０♯ａ
および８０♯ｂの配線容量による信号伝搬遅延によるス
ルーレートコントロールが不十分な場合、このＮＡＮＤ
回路８５ｈおよびＮＯＲ回路８５ｉの内部読出データ伝
達線８０♯ａおよび８０♯ｂ上の信号電位をゲートに受
けるＭＯＳトランジスタのゲート幅を調整することによ
り、このスルーレートコントロールをより正確に行なう
ことができる。また、出力ハイインピーダンス状態への
移行時、この出力イネーブル信号ＯＥに従って高速で最
終出力段を出力ハイインピーダンス状態に設定すること
ができる。
【０１７２】［実施の形態４］図２４は、この発明の実
施の形態４に従うスタティック型半導体記憶装置の要部
の構成を示す図である。図２４において、１ビットのデ
ータ出力部の構成が代表的に示される。この図２４に示
す構成においては、最終出力段７７は、電源ノードと接
地ノードの間に直列に接続されるｎチャネルＭＯＳトラ
ンジスタＮＴａおよびＮＴｂを含む。ＭＯＳトランジス
タＮＴａのゲートは、読出データ伝達線８０♯ａに接続
され、ＭＯＳトランジスタＮＴｂのゲートは、読出デー
タ伝達線８０♯ｂに接続される。これらの読出データ伝
達線８０♯ａおよび８０♯ｂは、センスアンプ５０ａに
物理的に近接して配置される入出力回路７６の出力部に
接続される。入出力回路７６も、データ出力に関連する
部分は、センスアンプ５０ａの出力信号を受ける出力回
路部分８６と、出力回路部分８６の出力信号を受け、読
出データ伝達線８０♯ａ上に伝達される信号の電圧レベ
ルを電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐレベルに変
換するレベル変換回路８７を含む。読出データ伝達線８
０♯ｂに対しては、レベル変換回路は設けられない。
施の形態４に従うスタティック型半導体記憶装置の要部
の構成を示す図である。図２４において、１ビットのデ
ータ出力部の構成が代表的に示される。この図２４に示
す構成においては、最終出力段７７は、電源ノードと接
地ノードの間に直列に接続されるｎチャネルＭＯＳトラ
ンジスタＮＴａおよびＮＴｂを含む。ＭＯＳトランジス
タＮＴａのゲートは、読出データ伝達線８０♯ａに接続
され、ＭＯＳトランジスタＮＴｂのゲートは、読出デー
タ伝達線８０♯ｂに接続される。これらの読出データ伝
達線８０♯ａおよび８０♯ｂは、センスアンプ５０ａに
物理的に近接して配置される入出力回路７６の出力部に
接続される。入出力回路７６も、データ出力に関連する
部分は、センスアンプ５０ａの出力信号を受ける出力回
路部分８６と、出力回路部分８６の出力信号を受け、読
出データ伝達線８０♯ａ上に伝達される信号の電圧レベ
ルを電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐレベルに変
換するレベル変換回路８７を含む。読出データ伝達線８
０♯ｂに対しては、レベル変換回路は設けられない。
【０１７３】この図２４に示す配置においても、センス
アンプ５０ａと入出力回路７６（出力回路部分８６）の
間の配線長さＬ２は、この入出力回路７６から最終出力
段７７の間の配線の長さＬ１よりも短くされており、こ
の配線容量による信号伝搬遅延を利用して、最終出力段
における出力ノードの駆動速度の調整が行なわれる。最
終出力段は、ｎチャネルＭＯＳトランジスタＮＴａおよ
びＮＴｂを含む。したがって、ＣＭＯＳ構成のインバー
タの構成に比べて、ｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタを分離するための領域が不
要となり、１つのウェル領域内にこの最終出力段のＭＯ
Ｓトランジスタをともに形成することができ、最終出力
段の占有面積を低減することができる。
アンプ５０ａと入出力回路７６（出力回路部分８６）の
間の配線長さＬ２は、この入出力回路７６から最終出力
段７７の間の配線の長さＬ１よりも短くされており、こ
の配線容量による信号伝搬遅延を利用して、最終出力段
における出力ノードの駆動速度の調整が行なわれる。最
終出力段は、ｎチャネルＭＯＳトランジスタＮＴａおよ
びＮＴｂを含む。したがって、ＣＭＯＳ構成のインバー
タの構成に比べて、ｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタを分離するための領域が不
要となり、１つのウェル領域内にこの最終出力段のＭＯ
Ｓトランジスタをともに形成することができ、最終出力
段の占有面積を低減することができる。
【０１７４】レベル変換回路８７は、このＨレベルデー
タを出力するｎチャネルＭＯＳトランジスタＮＴａのし
きい値電圧の影響を防止するために設けられる。
タを出力するｎチャネルＭＯＳトランジスタＮＴａのし
きい値電圧の影響を防止するために設けられる。
【０１７５】図２５は、図２０に示すレベル変換回路８
７の構成の一例を示す図である。図２５において、レベ
ル変換回路８７は、高電圧電源ノードとノード８７ｂの
間に接続されかつそのゲートは読出データ伝達線８０♯
ａに接続されるｐチャネルＭＯＳトランジスタ８７ａ
と、高電圧電源ノードと読出データ伝達線８０♯ａの間
に接続されかつそのゲートがノード８７ａに接続される
ｐチャネルＭＯＳトランジスタ８７ｂと、ノード８７ｂ
と接地ノードの間に接続されかつそのゲートに出力回路
部分８６からの対応の出力信号を受けるｎチャネルＭＯ
Ｓトランジスタ８７ｃと、読出データ伝達線８０♯ａと
接地ノードの間に接続されかつそのゲートに出力回路部
８６からの対応の出力信号をインバータ８７ｆを介して
受けるｎチャネルＭＯＳトランジスタ８７ｄを含む。
７の構成の一例を示す図である。図２５において、レベ
ル変換回路８７は、高電圧電源ノードとノード８７ｂの
間に接続されかつそのゲートは読出データ伝達線８０♯
ａに接続されるｐチャネルＭＯＳトランジスタ８７ａ
と、高電圧電源ノードと読出データ伝達線８０♯ａの間
に接続されかつそのゲートがノード８７ａに接続される
ｐチャネルＭＯＳトランジスタ８７ｂと、ノード８７ｂ
と接地ノードの間に接続されかつそのゲートに出力回路
部分８６からの対応の出力信号を受けるｎチャネルＭＯ
Ｓトランジスタ８７ｃと、読出データ伝達線８０♯ａと
接地ノードの間に接続されかつそのゲートに出力回路部
８６からの対応の出力信号をインバータ８７ｆを介して
受けるｎチャネルＭＯＳトランジスタ８７ｄを含む。
【０１７６】このレベル変換回路８７において、出力回
路部分から与えられる信号がＨレベルのとき、ＭＯＳト
ランジスタ８７ｃがオン状態、ＭＯＳトランジスタ８７
ｄがオフ状態となる。この状態においては、ノード８７
ｅがＭＯＳトランジスタ８７ｃを介して接地電圧レベル
に放電され、ＭＯＳトランジスタ８７ｂがオン状態とな
り、読出データ伝達線８０♯ａの電圧は高電圧Ｖｐｐレ
ベルとなる。この状態においては、ＭＯＳトランジスタ
８７ａはオフ状態になる。
路部分から与えられる信号がＨレベルのとき、ＭＯＳト
ランジスタ８７ｃがオン状態、ＭＯＳトランジスタ８７
ｄがオフ状態となる。この状態においては、ノード８７
ｅがＭＯＳトランジスタ８７ｃを介して接地電圧レベル
に放電され、ＭＯＳトランジスタ８７ｂがオン状態とな
り、読出データ伝達線８０♯ａの電圧は高電圧Ｖｐｐレ
ベルとなる。この状態においては、ＭＯＳトランジスタ
８７ａはオフ状態になる。
【０１７７】一方、出力回路部からの信号がＬレベルの
ときには、ＭＯＳトランジスタ８７ｃがオフ状態、ＭＯ
Ｓトランジスタ８７ｄがオン状態となり、読出データ伝
達線８０♯ａは接地電圧レベルに放電される。この読出
データ伝達線８０♯ａ上の電圧レベルの低下に応じて、
ＭＯＳトランジスタ８７ａがオン状態となり、内部ノー
ド８７ｅの電圧は高電圧Ｖｐｐレベルとなり、ＭＯＳト
ランジスタ８７ｂはオフ状態となる。したがって、この
図２５に示すレベル変換回路８７は、出力回路部分から
与えられる信号のＨレベルの高電圧Ｖｐｐレベルに変換
して出力する。
ときには、ＭＯＳトランジスタ８７ｃがオフ状態、ＭＯ
Ｓトランジスタ８７ｄがオン状態となり、読出データ伝
達線８０♯ａは接地電圧レベルに放電される。この読出
データ伝達線８０♯ａ上の電圧レベルの低下に応じて、
ＭＯＳトランジスタ８７ａがオン状態となり、内部ノー
ド８７ｅの電圧は高電圧Ｖｐｐレベルとなり、ＭＯＳト
ランジスタ８７ｂはオフ状態となる。したがって、この
図２５に示すレベル変換回路８７は、出力回路部分から
与えられる信号のＨレベルの高電圧Ｖｐｐレベルに変換
して出力する。
【０１７８】図２６は、図２４に示す出力回路部分８６
の構成の一例を示す図である。図２６において、出力回
路部分８６は、センスアンプから読出されたデータを反
転するインバータ８６ａと、インバータ８６ａの出力信
号と出力イネーブル信号／ＯＥを受けるＮＯＲ回路８６
ｂと、出力イネーブル信号／ＯＥとセンスアンプから読
出された内部読出データを受けるＮＯＲ回路８６ｃを含
む。ＮＯＲ回路８６ｂの出力信号は図２４に示すレベル
変換回路８７へ与えられる。ＮＯＲ回路８６ｃの出力信
号は、内部読出データ伝達線８０♯ｂを介して最終出力
段のＭＯＳトランジスタＮＴｂのゲートへ与えられる。
の構成の一例を示す図である。図２６において、出力回
路部分８６は、センスアンプから読出されたデータを反
転するインバータ８６ａと、インバータ８６ａの出力信
号と出力イネーブル信号／ＯＥを受けるＮＯＲ回路８６
ｂと、出力イネーブル信号／ＯＥとセンスアンプから読
出された内部読出データを受けるＮＯＲ回路８６ｃを含
む。ＮＯＲ回路８６ｂの出力信号は図２４に示すレベル
変換回路８７へ与えられる。ＮＯＲ回路８６ｃの出力信
号は、内部読出データ伝達線８０♯ｂを介して最終出力
段のＭＯＳトランジスタＮＴｂのゲートへ与えられる。
【０１７９】出力イネーブル信号／ＯＥは、非活性状態
のときには、Ｈレベルである。この状態においては、Ｎ
ＯＲ回路８６ｂおよび８６ｃの出力信号はともにＬレベ
ルとなり、最終出力段のｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂ（図２４参照）はともにオフ状態に
なり、出力ハイインピーダンス状態となる。
のときには、Ｈレベルである。この状態においては、Ｎ
ＯＲ回路８６ｂおよび８６ｃの出力信号はともにＬレベ
ルとなり、最終出力段のｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂ（図２４参照）はともにオフ状態に
なり、出力ハイインピーダンス状態となる。
【０１８０】出力イネーブル信号／ＯＥがＬレベルとな
ると、ＮＯＲ回路８６ｂおよび８６ｃは、ともにインバ
ータとして作用する。センスアンプから読出された内部
読出データがＨレベルのときには、ＮＯＲ回路８６ｂの
出力信号がＨレベル、ＮＯＲ回路８６ｃの出力信号がＬ
レベルとなる。したがって、最終出力段は、ＭＯＳトラ
ンジスタＮＴａがオン状態となり、ＨレベルのデータＤ
Ｑが出力される。一方、センスアンプから読出された内
部読出データがＬレベルのときには、ＮＯＲ回路８６ｂ
の出力信号がＬレベル、ＮＯＲ回路８６ｃの出力信号が
Ｈレベルとなり、最終出力段において、ＭＯＳトランジ
スタＮＴｂがオン状態となり、Ｌレベルのデータが出力
される。
ると、ＮＯＲ回路８６ｂおよび８６ｃは、ともにインバ
ータとして作用する。センスアンプから読出された内部
読出データがＨレベルのときには、ＮＯＲ回路８６ｂの
出力信号がＨレベル、ＮＯＲ回路８６ｃの出力信号がＬ
レベルとなる。したがって、最終出力段は、ＭＯＳトラ
ンジスタＮＴａがオン状態となり、ＨレベルのデータＤ
Ｑが出力される。一方、センスアンプから読出された内
部読出データがＬレベルのときには、ＮＯＲ回路８６ｂ
の出力信号がＬレベル、ＮＯＲ回路８６ｃの出力信号が
Ｈレベルとなり、最終出力段において、ＭＯＳトランジ
スタＮＴｂがオン状態となり、Ｌレベルのデータが出力
される。
【０１８１】この図２４から図２６に示すような出力部
を用いても、内部読出データ伝達線８０♯ａおよび８０
♯ｂにおける配線容量により、最終出力段のＭＯＳトラ
ンジスタＮＴａおよびＮＴｂのゲート電圧の変化速度は
比較的緩やかとなり、高速で出力ノードが駆動されるの
を防止することができ、リンギングを生じさせることな
く安定にデータ読出を行なうことができる。
を用いても、内部読出データ伝達線８０♯ａおよび８０
♯ｂにおける配線容量により、最終出力段のＭＯＳトラ
ンジスタＮＴａおよびＮＴｂのゲート電圧の変化速度は
比較的緩やかとなり、高速で出力ノードが駆動されるの
を防止することができ、リンギングを生じさせることな
く安定にデータ読出を行なうことができる。
【０１８２】［変更例］図２７は、この発明の実施の形
態４の変更例の構成を示す図である。この図２７に示す
構成は、図２４に示す構成に加えて、さらに、最終出力
段７７に近接して、読出データ伝達線８０♯ａおよび８
０♯ｂに対しリセット回路８８が設けられる。このリセ
ット回路８８は、出力イネーブル信号ＯＥの非活性化
時、最終出力段に含まれるＭＯＳトランジスタＮＴａお
よびＮＴｂのゲートへＬレベルの電圧を伝達して、出力
ハイインピーダンス状態に設定しかつ入出力回路７６と
最終出力段とを電気的に分離する。このリセット回路８
８の構成は、先の実施の形態３におけるｎチャネルＭＯ
Ｓトランジスタに対して設けられた構成、すなわちＣＭ
ＯＳトランスミッションゲートとｎチャネルＭＯＳトラ
ンジスタの構成を利用することができる。また、トライ
ステートバッファとＬレベルへのリセット用のＭＯＳト
ランジスタの組合せまたは、ロジックゲートを用いる構
成いずれをも利用することができる。ただし、トランス
ミッションゲートまたはロジックを用いる場合、ＭＯＳ
トランジスタＮＴａに対する部分は高電圧Ｖｐｐを伝達
することができるように、一方電源が高電圧Ｖｐｐまた
は信号ＯＥ，／ＯＥのＨレベルは高電圧Ｖｐｐレベルと
なる。出力イネーブル信号ＯＥの非活性化時、この出力
信号をＬレベルとしかつ入出力回路と最終出力段７７と
を電気的に切り離し、出力イネーブル信号ＯＥの活性化
時には、入出力回路７６と最終出力段７７とを電気的に
接続する構成であればよい。このリセット回路８８を用
いることにより、先の実施の形態３と同様、最終出力段
を高速で出力ハイインピーダンス状態へ駆動することが
でき、モード切換を高速で行なうことができる。
態４の変更例の構成を示す図である。この図２７に示す
構成は、図２４に示す構成に加えて、さらに、最終出力
段７７に近接して、読出データ伝達線８０♯ａおよび８
０♯ｂに対しリセット回路８８が設けられる。このリセ
ット回路８８は、出力イネーブル信号ＯＥの非活性化
時、最終出力段に含まれるＭＯＳトランジスタＮＴａお
よびＮＴｂのゲートへＬレベルの電圧を伝達して、出力
ハイインピーダンス状態に設定しかつ入出力回路７６と
最終出力段とを電気的に分離する。このリセット回路８
８の構成は、先の実施の形態３におけるｎチャネルＭＯ
Ｓトランジスタに対して設けられた構成、すなわちＣＭ
ＯＳトランスミッションゲートとｎチャネルＭＯＳトラ
ンジスタの構成を利用することができる。また、トライ
ステートバッファとＬレベルへのリセット用のＭＯＳト
ランジスタの組合せまたは、ロジックゲートを用いる構
成いずれをも利用することができる。ただし、トランス
ミッションゲートまたはロジックを用いる場合、ＭＯＳ
トランジスタＮＴａに対する部分は高電圧Ｖｐｐを伝達
することができるように、一方電源が高電圧Ｖｐｐまた
は信号ＯＥ，／ＯＥのＨレベルは高電圧Ｖｐｐレベルと
なる。出力イネーブル信号ＯＥの非活性化時、この出力
信号をＬレベルとしかつ入出力回路と最終出力段７７と
を電気的に切り離し、出力イネーブル信号ＯＥの活性化
時には、入出力回路７６と最終出力段７７とを電気的に
接続する構成であればよい。このリセット回路８８を用
いることにより、先の実施の形態３と同様、最終出力段
を高速で出力ハイインピーダンス状態へ駆動することが
でき、モード切換を高速で行なうことができる。
【０１８３】なお、上述の実施の形態２および実施の形
態３において、２ビットデータに対して設けられた構成
を示している。しかしながら、各データビットに対して
メモリブロックが独立に個々に設けられる構成であれ
ば、このデータビットの数は、任意である。
態３において、２ビットデータに対して設けられた構成
を示している。しかしながら、各データビットに対して
メモリブロックが独立に個々に設けられる構成であれ
ば、このデータビットの数は、任意である。
【０１８４】
【発明の効果】以上のように、この発明に従えば、デー
タビットそれぞれに対応して、メモリブロックを設け、
メモリブロック端子でワード線を選択状態へ駆動するよ
うに構成しているため、センスアンプおよび書込ドライ
バの数は、データビットの数だけでよく、チップ占有面
積を低減することができる。また内部データバスの長さ
は必要最小限の長さでよく、すべてのメモリブロックに
わたってデータバスを配設する必要がなく、バスの容量
を低減することができ、高速データ転送および低消費電
流を実現することができる。
タビットそれぞれに対応して、メモリブロックを設け、
メモリブロック端子でワード線を選択状態へ駆動するよ
うに構成しているため、センスアンプおよび書込ドライ
バの数は、データビットの数だけでよく、チップ占有面
積を低減することができる。また内部データバスの長さ
は必要最小限の長さでよく、すべてのメモリブロックに
わたってデータバスを配設する必要がなく、バスの容量
を低減することができ、高速データ転送および低消費電
流を実現することができる。
【０１８５】また、メモリブロックの書込ドライバおよ
びセンスアンプ近傍に入出力回路部分を配置し、データ
出力最終段のみを初段入出力パッド近傍に配置している
ため、配線遅延を利用してスルーレートコントロールを
実現することができ、高速にかつ正確なデータを出力す
ることができる。また、リセット回路を最終出力段近傍
に配置することにより、高速で最終出力段を出力ハイイ
ンピーダンス状態に設定することができる。
びセンスアンプ近傍に入出力回路部分を配置し、データ
出力最終段のみを初段入出力パッド近傍に配置している
ため、配線遅延を利用してスルーレートコントロールを
実現することができ、高速にかつ正確なデータを出力す
ることができる。また、リセット回路を最終出力段近傍
に配置することにより、高速で最終出力段を出力ハイイ
ンピーダンス状態に設定することができる。
【０１８６】すなわち、請求項１に係る発明に従えば、
データビットそれぞれに対応してメモリブロックを設け
かつこれらメモリブロックのメモリセルをバイポーラト
ランジスタとＭＯＳトランジスタとから構成しているた
め、各メモリブロックにおいて選択列においてのみ電流
が流れ、消費電流を低減することができる。また、メモ
リブロックそれぞれに対してセンスアンプおよび書込ド
ライバを設けるだけでよく、回路占有面積を低減するこ
とができる。
データビットそれぞれに対応してメモリブロックを設け
かつこれらメモリブロックのメモリセルをバイポーラト
ランジスタとＭＯＳトランジスタとから構成しているた
め、各メモリブロックにおいて選択列においてのみ電流
が流れ、消費電流を低減することができる。また、メモ
リブロックそれぞれに対してセンスアンプおよび書込ド
ライバを設けるだけでよく、回路占有面積を低減するこ
とができる。
【０１８７】請求項２に係る発明に従えば、メモリブロ
ックの各センスアンプに近接して内部データを出力する
内部読出手段を配列しかつデータ入出力パッドに近接し
て最終出力段を配置しているため、この内部読出手段と
最終出力段の間の配線遅延を利用して、最終出力段のデ
ータ出力パッドの駆動速度を調整することができ、セン
スアンプと内部読出手段の間の遅延が実効的になくな
り、高速アクセスを実現することができる。
ックの各センスアンプに近接して内部データを出力する
内部読出手段を配列しかつデータ入出力パッドに近接し
て最終出力段を配置しているため、この内部読出手段と
最終出力段の間の配線遅延を利用して、最終出力段のデ
ータ出力パッドの駆動速度を調整することができ、セン
スアンプと内部読出手段の間の遅延が実効的になくな
り、高速アクセスを実現することができる。
【０１８８】請求項３に係る発明に従えば、最終出力段
に近接して、データ出力指示信号（出力イネーブル信
号）の非活性化時、対応の最終出力段を非活性化する出
力制御手段（リセット手段）を設けているため、高速で
出力ハイインピーダンス状態に設定することが可能とな
り、高速モード切換を実現することができる。
に近接して、データ出力指示信号（出力イネーブル信
号）の非活性化時、対応の最終出力段を非活性化する出
力制御手段（リセット手段）を設けているため、高速で
出力ハイインピーダンス状態に設定することが可能とな
り、高速モード切換を実現することができる。
【０１８９】請求項４に係る発明に従えば、メモリブロ
ック近傍の書込ドライバに近接して、入力回路を設け、
この入力回路に対し信号線のみでデータ入力パッドに電
気的に接続しているため、外部装置が、この内部信号線
を駆動するだけでよく、半導体記憶装置は、入力回路
が、近傍に配置された書込ドライバに対し、または転送
するだけでよく、小さな負荷を駆動するだけでよく、低
消費電流で高速で書込データを書込ドライバへ伝達する
ことができる。
ック近傍の書込ドライバに近接して、入力回路を設け、
この入力回路に対し信号線のみでデータ入力パッドに電
気的に接続しているため、外部装置が、この内部信号線
を駆動するだけでよく、半導体記憶装置は、入力回路
が、近傍に配置された書込ドライバに対し、または転送
するだけでよく、小さな負荷を駆動するだけでよく、低
消費電流で高速で書込データを書込ドライバへ伝達する
ことができる。
【０１９０】請求項５に係る発明に従えば、最終出力段
を、データ出力時互いに相補的にオン状態となる１対の
ＭＯＳトランジスタで構成されるだけであり、最終段の
出力段のみがデータ入出力パッド近傍に配置されてお
り、パッド近傍のレイアウトが容易となるとともに、こ
れらの最終出力段に対し、データ出力専用の電源をも容
易に配置することが可能となる。
を、データ出力時互いに相補的にオン状態となる１対の
ＭＯＳトランジスタで構成されるだけであり、最終段の
出力段のみがデータ入出力パッド近傍に配置されてお
り、パッド近傍のレイアウトが容易となるとともに、こ
れらの最終出力段に対し、データ出力専用の電源をも容
易に配置することが可能となる。
【０１９１】請求項６に係る発明に従えば、出力制御手
段を、データ出力指示信号の非活性化時最終出力段と出
力駆動段とを電気的に分離しかつこの最終出力段を非活
性化するリセット手段で構成しており、確実に、この出
力制御手段の駆動すべき負荷を小さくして、高速で最終
出力段を非活性状態へ駆動することができる。
段を、データ出力指示信号の非活性化時最終出力段と出
力駆動段とを電気的に分離しかつこの最終出力段を非活
性化するリセット手段で構成しており、確実に、この出
力制御手段の駆動すべき負荷を小さくして、高速で最終
出力段を非活性状態へ駆動することができる。
【０１９２】請求項７に係る発明に従えば、出力制御手
段を、データ出力指示信号の非活性化時対応のバス駆動
手段の出力信号の論理レベルにかかわらず、対応の最終
出力段を出力ハイインピーダンス状態に設定しているた
め、単に、バス駆動手段と最終出力段との間のデータ転
送経路に出力制御系の回路を設けるだけでよく、また、
配線遅延によるスルーレートコントロールに対する調整
をゲート手段の電流駆動力の調整により実現することが
でき、正確なスルーレートコントロールおよび高速の出
力ハイインピーダンス状態の設定を実現することができ
る。
段を、データ出力指示信号の非活性化時対応のバス駆動
手段の出力信号の論理レベルにかかわらず、対応の最終
出力段を出力ハイインピーダンス状態に設定しているた
め、単に、バス駆動手段と最終出力段との間のデータ転
送経路に出力制御系の回路を設けるだけでよく、また、
配線遅延によるスルーレートコントロールに対する調整
をゲート手段の電流駆動力の調整により実現することが
でき、正確なスルーレートコントロールおよび高速の出
力ハイインピーダンス状態の設定を実現することができ
る。
【図１】 この発明の実施の形態１に従うスタティック
型半導体記憶装置の要部の構成を示す図である。
型半導体記憶装置の要部の構成を示す図である。
【図２】 図１に示すスタティック型半導体記憶装置の
データ書込時の動作を示す信号波形図である。
データ書込時の動作を示す信号波形図である。
【図３】 図１に示すスタティック型半導体記憶装置の
データ読出時の動作を示す信号波形図である。
データ読出時の動作を示す信号波形図である。
【図４】 この発明の実施の形態１に従うスタティック
型半導体記憶装置の全体の構成を概略的に示す図であ
る。
型半導体記憶装置の全体の構成を概略的に示す図であ
る。
【図５】 図１に示す読出／書込回路の構成の一例を概
略的に示す図である。
略的に示す図である。
【図６】 図４に示す行選択回路の構成の一例を概略的
に示す図である。
に示す図である。
【図７】 図５および図６に示す制御信号を発生する回
路の構成の一例を概略的に示す図である。
路の構成の一例を概略的に示す図である。
【図８】 この発明の実施の形態１に従うスタティック
型半導体記憶装置の全体の構成を概略的に示す図であ
る。
型半導体記憶装置の全体の構成を概略的に示す図であ
る。
【図９】 この発明の実施の形態１に従うスタティック
型半導体記憶装置のデータ入出力パッドの配置例を示す
図である。
型半導体記憶装置のデータ入出力パッドの配置例を示す
図である。
【図１０】 この発明の実施の形態１に従うスタティッ
ク型半導体記憶装置のデータ入出力パッドの第２の配置
を概略的に示す図である。
ク型半導体記憶装置のデータ入出力パッドの第２の配置
を概略的に示す図である。
【図１１】 この発明の実施の形態１に従うスタティッ
ク型半導体記憶装置のデータ入出力パッドの第３の配置
を概略的に示す図である。
ク型半導体記憶装置のデータ入出力パッドの第３の配置
を概略的に示す図である。
【図１２】 この発明の実施の形態２に従うスタティッ
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
【図１３】 図１２に示す入出力回路に含まれる出力回
路部の構成の一例を示す図である。
路部の構成の一例を示す図である。
【図１４】 図１２に示す入出力回路に含まれる出力回
路部の他の構成を示す図である。
路部の他の構成を示す図である。
【図１５】 図１２に示すスタティック型半導体記憶装
置の動作を示す信号波形図である。
置の動作を示す信号波形図である。
【図１６】 図１２に示すスタティック型半導体記憶装
置において入出力回路と最終出力段とが近接して配置さ
れた場合のデータ読出動作を概略的に示す図である。
置において入出力回路と最終出力段とが近接して配置さ
れた場合のデータ読出動作を概略的に示す図である。
【図１７】 図１２に示す入出力回路に含まれる入力回
路の構成の一例を示す図である。
路の構成の一例を示す図である。
【図１８】 この発明の実施の形態３に従うスタティッ
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
【図１９】 図１８に示すスタティック型半導体記憶装
置の動作を示す信号波形図である。
置の動作を示す信号波形図である。
【図２０】 図１８に示すリセット回路の変更例を示す
図である。
図である。
【図２１】 図１８に示すリセット回路の第２の変更例
を示す図である。
を示す図である。
【図２２】 図２１に示すＮＡＮＤ回路の構成の一例を
示す図である。
示す図である。
【図２３】 図２１に示すＮＯＲ回路の構成の一例を示
す図である。
す図である。
【図２４】 この発明の実施の形態４に従うスタティッ
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
ク型半導体記憶装置の要部の構成を概略的に示す図であ
る。
【図２５】 図２４に示すレベル変換回路の構成の一例
を示す図である。
を示す図である。
【図２６】 図２４に示す出力回路部分の構成の一例を
示す図である。
示す図である。
【図２７】 この発明の実施の形態４に従うスタティッ
ク型半導体記憶装置の変更例の構成を概略的に示す図で
ある。
ク型半導体記憶装置の変更例の構成を概略的に示す図で
ある。
【図２８】 従来のスタティック型半導体記憶装置の全
体の構成を概略的に示す図である。
体の構成を概略的に示す図である。
【図２９】 従来のスタティック型半導体記憶装置のメ
モリブロックの構成の一例を示す図である。
モリブロックの構成の一例を示す図である。
【図３０】 図２９に示すスタティック型メモリセルの
構成を示す図である。
構成を示す図である。
【図３１】 図３０に示すスタティック型メモリセルの
動作を説明するための図である。
動作を説明するための図である。
【図３２】 （Ａ）は従来のワード線分割方式のアレイ
配置を示し、（Ｂ）は、１つのメモリブロックとデータ
入出力ビットとの対応関係を概略的に示す図である。
配置を示し、（Ｂ）は、１つのメモリブロックとデータ
入出力ビットとの対応関係を概略的に示す図である。
【図３３】 従来の多ビットスタティック型半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
１ メモリセル、Ｑ１〜Ｑ６ ＭＯＳトランジスタ、Ｂ
Ｐ１，ＢＰ２ バイポーラトランジスタ、１０ 読出負
荷回路、２０ ビット線イコライズ回路、３０ビット線
プリチャージ回路、４０ マルチプレクサ回路、５０
読出／書込回路、５０ａ センスアンプ、５０ｂ 書込
回路、５０ｃ 書込ドライバ、５５♯０〜５５♯７ メ
モリブロック、６０♯０〜６０♯７ 行選択回路、６５
制御信号発生回路、７０♯０〜７０♯７、７１♯０〜
７１♯７、７３♯０〜７３♯７ＤＱパッド部分、７２♯
０〜７２♯７ 内部共通データバス線、７５♯０、７５
♯１ アレイブロック、７６♯０、７６♯１ 入出力回
路、７７♯０、７７♯１ 最終出力段、７８♯０、７８
♯１ データ入出力ノード、５０ｃ０，５０ｃ１ 書込
ドライバ、５０ａ０，５０ａ１ センスアンプ、８５♯
０，８５♯１リセット回路、７６ 入出力回路、８５
リセット回路、ＰＴ ｐチャネルＭＯＳトランジスタ、
ＮＴ、ＮＴａ、ＮＴｂ ｎチャネルＭＯＳトランジス
タ、８６出力回路部分、８７ レベル変換回路、８０♯
ａ，８０♯ｂ 内部読出データ伝達線、８１♯０，８１
♯１ 書込データ伝達線、８０♯０ａ、８０♯０ｂ、８
０♯１ａ、８０♯１ｂ 内部読出データ伝達線、８８
リセット回路。
Ｐ１，ＢＰ２ バイポーラトランジスタ、１０ 読出負
荷回路、２０ ビット線イコライズ回路、３０ビット線
プリチャージ回路、４０ マルチプレクサ回路、５０
読出／書込回路、５０ａ センスアンプ、５０ｂ 書込
回路、５０ｃ 書込ドライバ、５５♯０〜５５♯７ メ
モリブロック、６０♯０〜６０♯７ 行選択回路、６５
制御信号発生回路、７０♯０〜７０♯７、７１♯０〜
７１♯７、７３♯０〜７３♯７ＤＱパッド部分、７２♯
０〜７２♯７ 内部共通データバス線、７５♯０、７５
♯１ アレイブロック、７６♯０、７６♯１ 入出力回
路、７７♯０、７７♯１ 最終出力段、７８♯０、７８
♯１ データ入出力ノード、５０ｃ０，５０ｃ１ 書込
ドライバ、５０ａ０，５０ａ１ センスアンプ、８５♯
０，８５♯１リセット回路、７６ 入出力回路、８５
リセット回路、ＰＴ ｐチャネルＭＯＳトランジスタ、
ＮＴ、ＮＴａ、ＮＴｂ ｎチャネルＭＯＳトランジス
タ、８６出力回路部分、８７ レベル変換回路、８０♯
ａ，８０♯ｂ 内部読出データ伝達線、８１♯０，８１
♯１ 書込データ伝達線、８０♯０ａ、８０♯０ｂ、８
０♯１ａ、８０♯１ｂ 内部読出データ伝達線、８８
リセット回路。
Claims (7)
- 【請求項１】 複数のデータ入出力ノードを有するスタ
ティック型半導体記憶装置であって、 前記複数のデータ入出力ノード各々に対応して配置さ
れ、各々が対応のデータ入出力ノードとデータの授受を
行なう複数のメモリアレイブロックを備え、 前記複数のメモリアレイブロックの各々は、 行列状に配列される複数のメモリセルと、各行に対応し
て配置され、各々に対応の行のメモリセルが接続する複
数のワード線と、各列に対応して配置され、各々に対応
の列のメモリセルが接続される複数のビット線対とを有
し、 各前記メモリセルは、対応のビット線対に結合されるバ
イポーラトランジスタと、前記バイポーラトランジスタ
を介して対応のビット線対のビット線とデータ信号の授
受を行なう絶縁ゲート型電界効果トランジスタで構成さ
れるデータ記憶部とを有し、かつさらに、 各前記メモリアレイブロックの各前記ワード線は、他の
メモリアレイブロックの各ワード線と電気的に分離され
る、スタティック型半導体記憶装置。 - 【請求項２】 各前記メモリアレイブロックに対応して
配置され、対応のメモリアレイブロックと対応のデータ
入出力ノードとの間でデータ信号の授受を行なうための
複数の内部データ線、 前記複数のメモリアレイブロック各々に対応して配置さ
れ、対応のメモリブロックの選択メモリセルから読出さ
れたデータを増幅する複数の内部読出手段、 各前記メモリアレイブロックに対応してかつ対応のメモ
リアレイブロックに物理的に近接して配置され、対応の
内部読出手段からのデータ信号に従って前記複数の内部
データ線の対応の内部データ線を駆動する複数のバス駆
動手段、および前記複数のデータ入出力ノード各々に対
応してかつ対応のデータ入出力ノードに近接して配置さ
れ、各々が対応の内部データ線上の信号に従って前記対
応のデータ入出力ノードを駆動して外部出力データを生
成する複数の出力段とを備え、 各前記内部読出手段と対応のバス駆動手段との間の配線
長は、前記対応のバス駆動手段と対応のデータ入出力ノ
ードとの間の配線の長さよりも短くされている、請求項
１記載のスタティック型半導体記憶装置。 - 【請求項３】 前記複数の内部データ線各々に対応して
かつ対応の出力段近傍に配置され、データ出力指示信号
の非活性化に応答して対応の出力段を非活性化する複数
の出力制御手段をさらに有し、 前記データ出力指示信号の活性化に応答して各前記バス
駆動手段が活性化される、請求項２記載のスタティック
型半導体記憶装置。 - 【請求項４】 前記複数のメモリアレイブロック各々に
対応してかつ対応のメモリアレイブロックに近接して配
置され、与えられた外部書込データに従って内部書込デ
ータを生成する複数の入力手段、 各前記データ入出力ノードと対応のメモリアレイブロッ
クの入力手段との間に配設され、対応のデータ入出力ノ
ード上に与えられたデータを対応の入力手段へ伝達する
ための複数の入力データ伝達線、および各前記入力手段
に対応して配置され、対応の入力手段からの内部書込デ
ータに従って対応のメモリアレイブロックの選択メモリ
セルへの書込データを生成する複数の書込手段をさらに
備える、請求項１から３のいずれかに記載のスタティッ
ク型半導体記憶装置。 - 【請求項５】 各前記出力段は、第１の電源ノードと第
２の電源ノードとの間に接続され、データ出力時対応の
内部データ線上のデータ信号に従って互いに相補的に導
通状態とされて前記第１および第２の電源ノードのいず
れかの電源ノードの電圧を対応のデータ入出力ノードへ
伝達する１対の絶縁ゲート型電界効果トランジスタを含
む、請求項２記載のスタティック型半導体記憶装置。 - 【請求項６】 各前記出力制御手段は、 前記データ出力指示信号の非活性化時対応の出力段と対
応の出力駆動手段とを分離する分離手段と、 前記データ出力指示信号の非活性化時対応の出力段を非
活性化するリセット手段とを備える、請求項３記載のス
タティック型半導体記憶装置。 - 【請求項７】 各前記出力制御手段は、 前記データ出力指示信号の非活性化時対応のバス駆動手
段の出力する信号の論理レベルにかかわらず対応の出力
段を出力ハイインピーダンス状態に設定する信号を生成
して対応の出力段へ与えるゲート手段を含む、請求項３
記載のスタティック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272757A JPH11110969A (ja) | 1997-10-06 | 1997-10-06 | スタティック型半導体記憶装置 |
| US09/061,055 US5973984A (en) | 1997-10-06 | 1998-04-16 | Static semiconductor memory device with reduced power consumption, chip occupied area and access time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272757A JPH11110969A (ja) | 1997-10-06 | 1997-10-06 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110969A true JPH11110969A (ja) | 1999-04-23 |
Family
ID=17518335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9272757A Withdrawn JPH11110969A (ja) | 1997-10-06 | 1997-10-06 | スタティック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973984A (ja) |
| JP (1) | JPH11110969A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7839704B2 (en) | 2008-05-30 | 2010-11-23 | Fujitsu Limited | Memory circuit and control method thereof |
| JP2011181183A (ja) * | 2004-12-16 | 2011-09-15 | Nec Corp | 半導体記憶装置 |
| CN112652337A (zh) * | 2019-10-10 | 2021-04-13 | 上海磁宇信息科技有限公司 | 存储器的行译码器 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3478996B2 (ja) * | 1999-06-01 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 低振幅ドライバ回路及びこれを含む半導体装置 |
| JP2001184881A (ja) * | 1999-12-28 | 2001-07-06 | Toshiba Corp | 不揮発性半導体メモリの読み出し回路 |
| JP2001307487A (ja) * | 2000-02-14 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002237195A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002298577A (ja) * | 2001-03-30 | 2002-10-11 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ |
| JP4025214B2 (ja) * | 2003-02-20 | 2007-12-19 | 株式会社小森コーポレーション | 印刷機の着けローラ装置 |
| US6963515B2 (en) * | 2003-05-08 | 2005-11-08 | Lsi Logic Corporation | Method and device for a scalable memory building block |
| JP2005063624A (ja) * | 2003-08-20 | 2005-03-10 | Toshiba Corp | スタティック型半導体記憶装置 |
| KR100505710B1 (ko) * | 2003-09-15 | 2005-08-02 | 삼성전자주식회사 | 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법 |
| US8407097B2 (en) * | 2004-04-15 | 2013-03-26 | Hand Held Products, Inc. | Proximity transaction apparatus and methods of use thereof |
| KR100533977B1 (ko) * | 2004-05-06 | 2005-12-07 | 주식회사 하이닉스반도체 | 셀영역의 면적을 감소시킨 반도체 메모리 장치 |
| US7046550B1 (en) * | 2005-01-18 | 2006-05-16 | International Business Machines Corporation | Cross-point memory architecture with improved selectivity |
| KR100583278B1 (ko) * | 2005-01-28 | 2006-05-25 | 삼성전자주식회사 | 플래쉬 셀 퓨즈 회로 및 플래쉬 셀 퓨징 방법 |
| US20090168508A1 (en) * | 2007-12-31 | 2009-07-02 | Dsm Solutions, Inc. | Static random access memory having cells with junction field effect and bipolar junction transistors |
| US8009462B2 (en) * | 2009-07-08 | 2011-08-30 | National Central University | SRAM architecture |
| US8154911B2 (en) * | 2009-12-21 | 2012-04-10 | Stmicroelectronics Pvt. Ltd. | Memory device and method of writing data to a memory device |
| US9281056B2 (en) | 2014-06-18 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Static random access memory and method of using the same |
| US10431291B1 (en) * | 2018-08-08 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for dynamic random access memory (DRAM) cell voltage boosting |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813017A (en) * | 1985-10-28 | 1989-03-14 | International Business Machines Corportion | Semiconductor memory device and array |
| US5140550A (en) * | 1987-03-16 | 1992-08-18 | Hitachi Ltd. | Semiconductor memory device |
| JPH01209813A (ja) * | 1988-02-17 | 1989-08-23 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| KR100392687B1 (ko) * | 1995-10-31 | 2003-11-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 기억장치 |
| JPH10154393A (ja) * | 1996-11-22 | 1998-06-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1997
- 1997-10-06 JP JP9272757A patent/JPH11110969A/ja not_active Withdrawn
-
1998
- 1998-04-16 US US09/061,055 patent/US5973984A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011181183A (ja) * | 2004-12-16 | 2011-09-15 | Nec Corp | 半導体記憶装置 |
| US8724396B2 (en) | 2004-12-16 | 2014-05-13 | Nec Corporation | Semiconductor memory device |
| US7839704B2 (en) | 2008-05-30 | 2010-11-23 | Fujitsu Limited | Memory circuit and control method thereof |
| CN112652337A (zh) * | 2019-10-10 | 2021-04-13 | 上海磁宇信息科技有限公司 | 存储器的行译码器 |
| CN112652337B (zh) * | 2019-10-10 | 2024-03-12 | 上海磁宇信息科技有限公司 | 存储器的行译码器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5973984A (en) | 1999-10-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |