JPH01209813A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH01209813A JPH01209813A JP63035942A JP3594288A JPH01209813A JP H01209813 A JPH01209813 A JP H01209813A JP 63035942 A JP63035942 A JP 63035942A JP 3594288 A JP3594288 A JP 3594288A JP H01209813 A JPH01209813 A JP H01209813A
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- Japan
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- run
- output buffer
- lister
- inverter
- channel mos
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- 230000000295 complement effect Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241000274772 Otoba Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯＳ）ランリスタを用いた半導体集積回路
に関し、特に出力端子に利用できる出力バッファ回路に
関する。
に関し、特に出力端子に利用できる出力バッファ回路に
関する。
従来のＣＭＯＳ集積回路装置の出力バッファ回路を第３
図に、またこの出力バッファ回路の各部波形を第４図に
示す。
図に、またこの出力バッファ回路の各部波形を第４図に
示す。
第３において、１はＰチャンネル（以下Ｐｃｈと称す）
ＭｏＳトランジスタ、２はＮチャンネル（以下Ｎｃｈと
称す）Ｍｏ３）ランリスタを示し、ＰｃｈＭＯＳ）ラン
リスタ１とＮｃｈＭＯＳ）ランリスタ２の直列接続でイ
ンバータ型の出力バッファを構成する。インバータ３は
Ｐ ｃ ｈＭＯ３）ランリスタ１とＮｃｈＭＯＳ）ラン
リスタ２のゲート電圧を決めるインバータであり出力バ
ッファの駆動回路となっている。ＩＮは入力信号が印加
される端子、ＯＵＴは出力信号が外部に出力される端子
である。
ＭｏＳトランジスタ、２はＮチャンネル（以下Ｎｃｈと
称す）Ｍｏ３）ランリスタを示し、ＰｃｈＭＯＳ）ラン
リスタ１とＮｃｈＭＯＳ）ランリスタ２の直列接続でイ
ンバータ型の出力バッファを構成する。インバータ３は
Ｐ ｃ ｈＭＯ３）ランリスタ１とＮｃｈＭＯＳ）ラン
リスタ２のゲート電圧を決めるインバータであり出力バ
ッファの駆動回路となっている。ＩＮは入力信号が印加
される端子、ＯＵＴは出力信号が外部に出力される端子
である。
次に動作について、第３図及び第４図を用いて説明する
。
。
第４図（ＩＮ） 、 （Ａ） 、 （ＯＵＴ）は、それ
ぞれ第３図のＩＮ、Ａ、ＯＵＴの電圧波形である。第４
図（１）は第３図のＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯ３）ランリスタ２で構成する出力バッファの電源
端子（以下ＶＤＤと称す）から接地（以下ＧＮＤと称す
）への貫通電流波形を示す。
ぞれ第３図のＩＮ、Ａ、ＯＵＴの電圧波形である。第４
図（１）は第３図のＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯ３）ランリスタ２で構成する出力バッファの電源
端子（以下ＶＤＤと称す）から接地（以下ＧＮＤと称す
）への貫通電流波形を示す。
まず、第３図においてＩＮ端子の電圧レベルがｒＨＪか
らｒＬＪに変化する場合は、これに対応してインバータ
３がｒＬＪからｒＨＪに反転する。
らｒＬＪに変化する場合は、これに対応してインバータ
３がｒＬＪからｒＨＪに反転する。
さらに出力バッファもＰｃｈとＮｃｈのトランジスタで
インバータを構成する為、インバータ３の電圧レベルを
受けてＯＵＴ端子の電圧レベルなｒＨＪからｒＬＪに反
転する。
インバータを構成する為、インバータ３の電圧レベルを
受けてＯＵＴ端子の電圧レベルなｒＨＪからｒＬＪに反
転する。
ここで出力バッファは外部端子につながる大容量負荷を
駆動する必要がある為、Ｗ（ゲート幅）／Ｌ （ゲート
長）を大きくしであるので、インバータ３の主たる負荷
容量であるＰｃｈＭＯＳ）ランリスタ１とＮ ｃ ｈＭ
ｏ Ｓ ）ランリスタ２のゲート容量もＷとＬの値に対
応して大きくにる。
駆動する必要がある為、Ｗ（ゲート幅）／Ｌ （ゲート
長）を大きくしであるので、インバータ３の主たる負荷
容量であるＰｃｈＭＯＳ）ランリスタ１とＮ ｃ ｈＭ
ｏ Ｓ ）ランリスタ２のゲート容量もＷとＬの値に対
応して大きくにる。
この為ＯＵＴ端子がｒＨＪからｒＬＪに反転する遷移状
態では、インバータ３を構成するＰｃｈトランジスタの
オン抵抗とインバータ３の主たる負荷容量であるＰｃｈ
ＭＯＳ）ランリスタ１とＮｃｈＭＯ３）ランリスタ２の
ゲート容量をもって構成するＯＲ時定数の遅れでインバ
ータ３の立上がり波形もなまってしまい、 Ｐ ｃ ｈ
Ｍｏ８ ）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２
には中間レベルが入力されてＰ ｃ ｈＭｏ８ ）ラン
リスタ１とＮｃｈＭＯＳ）ランリスタ２の両方のトラン
ジスタとも導通状態になることがある。この状態を第４
図（ＩＮ） 、 （Ａ） 、 （ＯＵＴ）の時刻ｔ１か
らｔ２の間で示す。
態では、インバータ３を構成するＰｃｈトランジスタの
オン抵抗とインバータ３の主たる負荷容量であるＰｃｈ
ＭＯＳ）ランリスタ１とＮｃｈＭＯ３）ランリスタ２の
ゲート容量をもって構成するＯＲ時定数の遅れでインバ
ータ３の立上がり波形もなまってしまい、 Ｐ ｃ ｈ
Ｍｏ８ ）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２
には中間レベルが入力されてＰ ｃ ｈＭｏ８ ）ラン
リスタ１とＮｃｈＭＯＳ）ランリスタ２の両方のトラン
ジスタとも導通状態になることがある。この状態を第４
図（ＩＮ） 、 （Ａ） 、 （ＯＵＴ）の時刻ｔ１か
らｔ２の間で示す。
前記ＰｃｈＭＯ３）ランリスタ１とＮｃｈＭＯＳトラン
ジスタ２の導通状態では、ＶＤＤからＰｃｈトランジス
タ１とＮｃｈ）ランリスタ２を通ってＧＮＤに第４図（
１）の時刻ｔ１からｔ２の間に示すような貫通電流が流
れる。
ジスタ２の導通状態では、ＶＤＤからＰｃｈトランジス
タ１とＮｃｈ）ランリスタ２を通ってＧＮＤに第４図（
１）の時刻ｔ１からｔ２の間に示すような貫通電流が流
れる。
次に、第３図においてＩＮ端子の電圧レベルがｒＬＪか
らｒＨＪに変化する場合は、これに対応してインバータ
３がｒＨＪからｒＬＪに反転する。
らｒＨＪに変化する場合は、これに対応してインバータ
３がｒＨＪからｒＬＪに反転する。
さらに出力バッファもインバータ３の電圧レベルを受け
てＯＵＴ端子の電圧レベルなｒＬＪからｒＨＪに反転す
る。
てＯＵＴ端子の電圧レベルなｒＬＪからｒＨＪに反転す
る。
ここでＯＵＴ端子がｒＬＪからｒＨＪに反転する遷移状
態では、インバータ３を構成するＮｃｈトランジスタの
オン抵抗とインバータ３の主たる負荷容量であるＰｃｈ
ＭＯ３）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２の
ゲート容量をもって構成するＯＲ時定数の遅れでインバ
ータ３の立下がり波形はなまってしまい、ＰｃｈＭＯＳ
）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２には中間
レベルが入力されてＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯＳ）ランジスタ２０両方とも導通になることがあ
る。コノ状態を第４図（ＩＮ） 、 （Ａ） 、 （Ｏ
ＵＴ）の時刻ｔ３からｔ４の間で示す。
態では、インバータ３を構成するＮｃｈトランジスタの
オン抵抗とインバータ３の主たる負荷容量であるＰｃｈ
ＭＯ３）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２の
ゲート容量をもって構成するＯＲ時定数の遅れでインバ
ータ３の立下がり波形はなまってしまい、ＰｃｈＭＯＳ
）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２には中間
レベルが入力されてＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯＳ）ランジスタ２０両方とも導通になることがあ
る。コノ状態を第４図（ＩＮ） 、 （Ａ） 、 （Ｏ
ＵＴ）の時刻ｔ３からｔ４の間で示す。
前記Ｐ ｃ ｈＭｏ８ ）ランリスタ１とＮｃｈＭＯＳ
トランジスタ２の導通状態では、ｖＤＤからＰｃｈＭＯ
Ｓ）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２通って
ＧＮＤに第４図（１）の時刻ｔ３からｔ４の間に示すよ
うな貫通電流が流れる。
トランジスタ２の導通状態では、ｖＤＤからＰｃｈＭＯ
Ｓ）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２通って
ＧＮＤに第４図（１）の時刻ｔ３からｔ４の間に示すよ
うな貫通電流が流れる。
上述した従来の出力バッファ回路は、出力信号が変化し
する時に出力バッファを構成するＰｃｈＭＯ３）ランリ
スタとＮｃｈＭＯＳ）ランリスタが遷移状態で導通とな
る為に貫通電流が流れる。
する時に出力バッファを構成するＰｃｈＭＯ３）ランリ
スタとＮｃｈＭＯＳ）ランリスタが遷移状態で導通とな
る為に貫通電流が流れる。
従って、この種の出力バッファ回路を多数使用する半導
体集積回路においては消費電流が増大し、またＶＤＤと
ＧＮＤに雑音が発生して回路の誤動作をまねくという欠
点がある。
体集積回路においては消費電流が増大し、またＶＤＤと
ＧＮＤに雑音が発生して回路の誤動作をまねくという欠
点がある。
本発明の出力バッファ回路は、出力バッファと該出力バ
ッファの駆動回路の間において、前記出力バッファと出
力バッファの駆動回路を接続する信号線のインピーダン
スを出力バッファの入力信号に対応して変化させる手段
を有している。
ッファの駆動回路の間において、前記出力バッファと出
力バッファの駆動回路を接続する信号線のインピーダン
スを出力バッファの入力信号に対応して変化させる手段
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図にお
いて１はＰｃｈＭＯＳ）ランリスタ、２はＮｃｈＭＯＳ
）ランリスタを示しＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯＳ）ランリスタ２の直列接続でインバータ型の出
力バッファを構成する。
いて１はＰｃｈＭＯＳ）ランリスタ、２はＮｃｈＭＯＳ
）ランリスタを示しＰｃｈＭＯＳ）ランリスタ１とＮｃ
ｈＭＯＳ）ランリスタ２の直列接続でインバータ型の出
力バッファを構成する。
インバータ３はＰｃｈＭＯＳ）ランリスタ１とＮｃｈＭ
ＯＳ）ランリスタ２のゲート電圧を決める駆動回路であ
る。
ＯＳ）ランリスタ２のゲート電圧を決める駆動回路であ
る。
出力バッファと出力バッファの駆動回路の間、具体的に
はＰｃｈＭＯＳ）ランリスタ１のゲート入力とインバー
タ３の出力の間にトランスファゲートのＰｃｈＭＯＳ）
ランリスタ４と抵抗５を並列接続し、同様にＮｃｈＭＯ
Ｓ）ランリスタ２のゲート入力とインバータ３の出力と
の間にトランスファゲートのＮｃｈＭＯＳ）ランジスタ
フと抵抗６を並列接続して、Ｐ ｃ ｈＭＯＳ）ランリ
スタ４とＮｃｈＭＯＳ）ランジスタフのゲートをＩＮ端
子に接続することによって出力バッファの駆動信号線の
インピーダンスを変化させる回路を備えている。
はＰｃｈＭＯＳ）ランリスタ１のゲート入力とインバー
タ３の出力の間にトランスファゲートのＰｃｈＭＯＳ）
ランリスタ４と抵抗５を並列接続し、同様にＮｃｈＭＯ
Ｓ）ランリスタ２のゲート入力とインバータ３の出力と
の間にトランスファゲートのＮｃｈＭＯＳ）ランジスタ
フと抵抗６を並列接続して、Ｐ ｃ ｈＭＯＳ）ランリ
スタ４とＮｃｈＭＯＳ）ランジスタフのゲートをＩＮ端
子に接続することによって出力バッファの駆動信号線の
インピーダンスを変化させる回路を備えている。
続いて、動作説明について第１図及び第２図を用いて行
なう。第２図（ＩＮ） 、 （Ａ） 、 （Ｂ） 、
（Ｃ）は第１図ＩＮ、 Ａ、 Ｂ、 Ｃの各部電圧波形
である。
なう。第２図（ＩＮ） 、 （Ａ） 、 （Ｂ） 、
（Ｃ）は第１図ＩＮ、 Ａ、 Ｂ、 Ｃの各部電圧波形
である。
まず、ＩＮ端子の入力信号が［ＪからｒＬＪに立下がる
場合インバータ３は逆相でｒＬＪからｒＨＪに立上がる
。ここでインバータ３がｒＬＪからｒＨＪに立上がる遷
移状態ではＰｃｈＭＯＳ）ランリスタ４とＮｃｈＭＯ３
）ランジスタフのゲートにはＩＮ端子の入力信号が印加
されている為ＰｃｈＭＯＳ）ラリスタ４は導通、Ｎｃｈ
ＭＯＳトランジスタ７は非導通に向かう。従って、Ａ−
３間のＰｃｈＭＯ３）ランリスタ４と抵抗５の並列合成
抵抗値は減少に向かい、Ａ−０間のＮｃｈＭＯＳ）ラン
ジスタフと抵抗６の並列合成抵抗値は増加に向かう状態
にある。すなわち、出力バッファと出力バッファの駆動
回路であるインバータ３を接続する信号線（Ａ−３間と
Ａ−０間）のインピーダンスをＩＮ端子の入力信号変化
に対応して変化させている。
場合インバータ３は逆相でｒＬＪからｒＨＪに立上がる
。ここでインバータ３がｒＬＪからｒＨＪに立上がる遷
移状態ではＰｃｈＭＯＳ）ランリスタ４とＮｃｈＭＯ３
）ランジスタフのゲートにはＩＮ端子の入力信号が印加
されている為ＰｃｈＭＯＳ）ラリスタ４は導通、Ｎｃｈ
ＭＯＳトランジスタ７は非導通に向かう。従って、Ａ−
３間のＰｃｈＭＯ３）ランリスタ４と抵抗５の並列合成
抵抗値は減少に向かい、Ａ−０間のＮｃｈＭＯＳ）ラン
ジスタフと抵抗６の並列合成抵抗値は増加に向かう状態
にある。すなわち、出力バッファと出力バッファの駆動
回路であるインバータ３を接続する信号線（Ａ−３間と
Ａ−０間）のインピーダンスをＩＮ端子の入力信号変化
に対応して変化させている。
今、簡単の為に抵抗５・６の抵抗値とＭＯＳ）ランリス
タ４・７０オン抵抗値と出力バッファを構成するＭＯＳ
）ランジスタト２のゲート容量値を各々同じ値に設定す
るとインバータ３出力のｒＬＪからｒＨＪへの電圧レベ
ルの立上がり、すなわちＶＤＤよりインバータ３を構成
するＰｃｈＭＯＳ）ランリスタを通って−ＰｃｈＭＯＳ
）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２のゲート
容量負荷への充電は、Ａ−０間の抵抗値がＡ−３間の抵
抗値より大きい為ＯＲ時定数による波形のなまりを利用
してＮｃｈＭＯＳ）ランリスタ２のゲート容量への充電
をＰｃｈＭＯ３）ランリスタｌのゲート容量より遅らせ
ることが可能となる。
タ４・７０オン抵抗値と出力バッファを構成するＭＯＳ
）ランジスタト２のゲート容量値を各々同じ値に設定す
るとインバータ３出力のｒＬＪからｒＨＪへの電圧レベ
ルの立上がり、すなわちＶＤＤよりインバータ３を構成
するＰｃｈＭＯＳ）ランリスタを通って−ＰｃｈＭＯＳ
）ランリスタ１とＮｃｈＭＯＳ）ランリスタ２のゲート
容量負荷への充電は、Ａ−０間の抵抗値がＡ−３間の抵
抗値より大きい為ＯＲ時定数による波形のなまりを利用
してＮｃｈＭＯＳ）ランリスタ２のゲート容量への充電
をＰｃｈＭＯ３）ランリスタｌのゲート容量より遅らせ
ることが可能となる。
この状態を図２ （ＩＮ） 、 （Ａ） 、 （Ｂ）
、 （Ｃ）の時刻ｔ１からｔ２の区間で示す。
、 （Ｃ）の時刻ｔ１からｔ２の区間で示す。
従って、Ｂ点の信号をうけるＰｃｈＭＯＳ）ランリスタ
１が非導通になるまで０点の信号をうけるＮｃｈＭＯＳ
）ランリスタ２は導通にならないように、Ｂ点と０点の
信号波形を設定し時刻ｔ１からｔ２の区間で出力バッフ
ァの貫通電流をなくすことが可能となる。
１が非導通になるまで０点の信号をうけるＮｃｈＭＯＳ
）ランリスタ２は導通にならないように、Ｂ点と０点の
信号波形を設定し時刻ｔ１からｔ２の区間で出力バッフ
ァの貫通電流をなくすことが可能となる。
次にＩＮ端子の入力信号がｒＬＪから「Ｈ」に立上がる
場合インバータ３は逆相でｒＨＪからｒＬＪに立下がる
。ここでインバータ３がｒＨＪからｒＬＪに立下がる遷
移状態ではＰｃｈＭＯＳ）ランリスタ４とＮｃｈＭＯＳ
）ランジスタフにはＩＮ端子の入力信号が印加されてい
る為ＰｃｈＭＯ３）ランリスタ４は非導通、ＮｃｈＭＯ
Ｓ）ランジスタフは導通に向かう。従って、Ａ−３間の
ＰｃｈＭＯＳ）ランリスタ４と抵抗５の並列合成抵抗値
は増加に向かい、Ａ−０間のＮｃｈＭＯＳ）ランジスタ
フと抵抗６の並列合成抵抗値は減少に向かう状態にある
。すなわち、出力バッファと出力バッファの駆動回路で
あるインバータを接続する信号線（Ａ−３間とＡ−０間
）のインピーダンスをＩＮ端子の入力信号変化に対応し
て変化させている。
場合インバータ３は逆相でｒＨＪからｒＬＪに立下がる
。ここでインバータ３がｒＨＪからｒＬＪに立下がる遷
移状態ではＰｃｈＭＯＳ）ランリスタ４とＮｃｈＭＯＳ
）ランジスタフにはＩＮ端子の入力信号が印加されてい
る為ＰｃｈＭＯ３）ランリスタ４は非導通、ＮｃｈＭＯ
Ｓ）ランジスタフは導通に向かう。従って、Ａ−３間の
ＰｃｈＭＯＳ）ランリスタ４と抵抗５の並列合成抵抗値
は増加に向かい、Ａ−０間のＮｃｈＭＯＳ）ランジスタ
フと抵抗６の並列合成抵抗値は減少に向かう状態にある
。すなわち、出力バッファと出力バッファの駆動回路で
あるインバータを接続する信号線（Ａ−３間とＡ−０間
）のインピーダンスをＩＮ端子の入力信号変化に対応し
て変化させている。
今、簡単の為に抵抗５・６の抵抗値とＭＯＳ）ランリス
タ４・７のオン抵抗値出力バッファを構成するＭＯＳ）
ランジスタト２のゲート容量を各々同じ値に設定しであ
るのでインバータ３出力のｒＨＪからｒＬＪへの電圧レ
ベルの立下がり、すなわちＰｃｈＭＯＳ）ランリスタｌ
とＮｃｈＭＯＳトラジスタ２のゲート容量負荷からイン
バータ３を構成するＮｃｈ）ランリスタ、を通ってＧＮ
Ｄへの方電はＡ−３間の抵抗値がＡ−０間の抵抗値より
大きい為ＯＲ時定数による波形のなまりを利用してＰｃ
ｈＭＯ３）ランリスタ１のゲート容量からの放電をＮｃ
ｈＭＯＳ）ランリスタ２のゲート容量からの放電より遅
らせることが可能となる。
タ４・７のオン抵抗値出力バッファを構成するＭＯＳ）
ランジスタト２のゲート容量を各々同じ値に設定しであ
るのでインバータ３出力のｒＨＪからｒＬＪへの電圧レ
ベルの立下がり、すなわちＰｃｈＭＯＳ）ランリスタｌ
とＮｃｈＭＯＳトラジスタ２のゲート容量負荷からイン
バータ３を構成するＮｃｈ）ランリスタ、を通ってＧＮ
Ｄへの方電はＡ−３間の抵抗値がＡ−０間の抵抗値より
大きい為ＯＲ時定数による波形のなまりを利用してＰｃ
ｈＭＯ３）ランリスタ１のゲート容量からの放電をＮｃ
ｈＭＯＳ）ランリスタ２のゲート容量からの放電より遅
らせることが可能となる。
この状態を図２ （ＩＮ） 、 （Ａ） 、 （Ｂ）
、 （Ｃ）の時刻ｔ３からｔ４の区間で示す。
、 （Ｃ）の時刻ｔ３からｔ４の区間で示す。
従って、０点の信号をうけるＮｃｈＭＯＳ）ランリスタ
２が非導通になるまでＢ点の信号をうけるＰｃｈＭＯＳ
）ランリスタ１は導通にならないように、Ｂ点と０点の
信号波形を設定し時刻ｔ３からｔ４区間で出力バッファ
の貫通電流をなくすことが可能となる。
２が非導通になるまでＢ点の信号をうけるＰｃｈＭＯＳ
）ランリスタ１は導通にならないように、Ｂ点と０点の
信号波形を設定し時刻ｔ３からｔ４区間で出力バッファ
の貫通電流をなくすことが可能となる。
さらにＣＲ時定数の各パラメータである抵抗５・６．Ｍ
ＯＳ）ランリスタ４・７のオン抵抗。
ＯＳ）ランリスタ４・７のオン抵抗。
ＭＯＳ）ランジスタト２のゲート容量の設定値を選ぶこ
とによって、時刻ｔ１からｔ２の区間及び時刻ｔ３から
ｔ４の区間を短くできる。
とによって、時刻ｔ１からｔ２の区間及び時刻ｔ３から
ｔ４の区間を短くできる。
以上説明したように、本発明は出力バッファの出力信号
が変化する時に出力のＰｃｈとＮｃｈのＭＯＳ）ランリ
スタが同時に導通になるタイミングを発生させないこと
により、出力バッファの貫通電流をなくし消費電流の増
大及びこれを起因とするＶＤＤとＧＮＤの雑音の発生を
抑制して回路誤動作を防ぐことができる効果がある。
が変化する時に出力のＰｃｈとＮｃｈのＭＯＳ）ランリ
スタが同時に導通になるタイミングを発生させないこと
により、出力バッファの貫通電流をなくし消費電流の増
大及びこれを起因とするＶＤＤとＧＮＤの雑音の発生を
抑制して回路誤動作を防ぐことができる効果がある。
第」図は本発明の出力バッファ回路図、第２図は第１図
の回路における各部信号波形を示す波形図、第３図は従
来の出力バッファ回路図、第４図は第３図における各部
信号波形を示す波形図である。 １・・・・・・ＰｃｈＭＯＳ）ランリスタ、２・・・・
・・ＮｃｈＭＯＳ）ランリスタ、３・・・・・・０ＭＯ
Ｓ構成インバータ、４・・・・・・ＰｃｈＭＯＳ）ラン
リスタ、５・・・・・・抵抗、６・・・・・・抵抗、７
・・・・・・ＮｃｈＭＯＳ）ランリスタ、ＩＮ・・・・
・・入力端子、ＯＵＴ・・・・・・出力端子、ＧＮＤ・
・・・・・接地、ＶＤＤ・・団・電源端子、Ａ、Ｂ。 Ｃ・・・・・・節点。 代理人 弁理士 内 原 音 弄 １ 凹 芽 ２ ゴ ＄４ 厘
の回路における各部信号波形を示す波形図、第３図は従
来の出力バッファ回路図、第４図は第３図における各部
信号波形を示す波形図である。 １・・・・・・ＰｃｈＭＯＳ）ランリスタ、２・・・・
・・ＮｃｈＭＯＳ）ランリスタ、３・・・・・・０ＭＯ
Ｓ構成インバータ、４・・・・・・ＰｃｈＭＯＳ）ラン
リスタ、５・・・・・・抵抗、６・・・・・・抵抗、７
・・・・・・ＮｃｈＭＯＳ）ランリスタ、ＩＮ・・・・
・・入力端子、ＯＵＴ・・・・・・出力端子、ＧＮＤ・
・・・・・接地、ＶＤＤ・・団・電源端子、Ａ、Ｂ。 Ｃ・・・・・・節点。 代理人 弁理士 内 原 音 弄 １ 凹 芽 ２ ゴ ＄４ 厘
Claims (1)
- 相補型ＭＯＳ（以下ＣＭＯＳと記す）トランジスタを用
いた出力バッファと該出力バッファの駆動回路との間に
おいて、前記出力バッファと駆動回路とを接続する信号
線のインピーダンスを出力バッファの入力信号に対応し
て変化させる手段を有することを特徴とする出力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035942A JPH01209813A (ja) | 1988-02-17 | 1988-02-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035942A JPH01209813A (ja) | 1988-02-17 | 1988-02-17 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209813A true JPH01209813A (ja) | 1989-08-23 |
Family
ID=12456058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035942A Pending JPH01209813A (ja) | 1988-02-17 | 1988-02-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209813A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016052A1 (en) * | 1991-03-05 | 1992-09-17 | Vlsi Technology, Inc. | Digital output buffer and method |
| EP0552803A3 (ja) * | 1992-01-22 | 1994-02-16 | Dainippon Printing Co Ltd | |
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1988
- 1988-02-17 JP JP63035942A patent/JPH01209813A/ja active Pending
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