JP2572885B2 - シュミットトリガ入力バッファ回路 - Google Patents
シュミットトリガ入力バッファ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、シュミットトリガ入力バッファ回路に関
し、特に外来ノイズによる誤動作を起こしにくいシュミ
ットトリガ入力バッファ回路に関するものである。
し、特に外来ノイズによる誤動作を起こしにくいシュミ
ットトリガ入力バッファ回路に関するものである。
第３図は従来のシュミットトリガ入力バッファ回路を
示すの回路図であり、図において、１は入力端子、３は
出力端子、５は第１の反転ゲート、６は第２の反転ゲー
ト、７は第２の反転ゲート６と直列接続した第３の反転
ゲート、８は第１の反転論理和ゲート、8a,8bは第１の
反転論理和ゲート８に入力する入力端子、９は第２の反
転論理和ゲート、9a,9bは第２の反転論理和ゲート９に
入力する入力端子、30は反転論理和ゲート8,9からなる
Ｒ−Ｓフリップフロップ回路である。
示すの回路図であり、図において、１は入力端子、３は
出力端子、５は第１の反転ゲート、６は第２の反転ゲー
ト、７は第２の反転ゲート６と直列接続した第３の反転
ゲート、８は第１の反転論理和ゲート、8a,8bは第１の
反転論理和ゲート８に入力する入力端子、９は第２の反
転論理和ゲート、9a,9bは第２の反転論理和ゲート９に
入力する入力端子、30は反転論理和ゲート8,9からなる
Ｒ−Ｓフリップフロップ回路である。
次に動作について説明する。
入力端子１に与えられた入力信号SINは、２つの反転
ゲート5,6と第２の反転ゲート６に直列接続した第３の
反転ゲート７とにそれぞれ与えられて、反転論理和ゲー
ト8,9から構成されるＲ−Ｓフリップフロップ回路30の
相反転する２つの入力となっている。また、出力信号S
OUTはフリップフロップ回路30の反転論理和ゲート８の
出力部から出力端子３を介して取り出されている。ま
た、フリップフロップ回路30においては、反転論理和ゲ
ート８の一方の入力端子8aは反転ゲート５と接続され、
他方の入力端子8bは反転論理和ゲート９の出力部と接続
されている。また、反転論理和ゲート９の一方の入力端
子9aは反転論理和ゲート８の出力部と接続され、他方の
入力端子9bは反転ゲート７と接続されている。
ゲート5,6と第２の反転ゲート６に直列接続した第３の
反転ゲート７とにそれぞれ与えられて、反転論理和ゲー
ト8,9から構成されるＲ−Ｓフリップフロップ回路30の
相反転する２つの入力となっている。また、出力信号S
OUTはフリップフロップ回路30の反転論理和ゲート８の
出力部から出力端子３を介して取り出されている。ま
た、フリップフロップ回路30においては、反転論理和ゲ
ート８の一方の入力端子8aは反転ゲート５と接続され、
他方の入力端子8bは反転論理和ゲート９の出力部と接続
されている。また、反転論理和ゲート９の一方の入力端
子9aは反転論理和ゲート８の出力部と接続され、他方の
入力端子9bは反転ゲート７と接続されている。
このような構成を備えたシュミットトリガ入力バッフ
ァ回路では、入力信号SINと同じ論理値を有するセット
信号（図示せず）が反転ゲート７から、また異なる論理
値を有するリセット信号（図示せず）が反転ゲート５か
らそれぞれＲ−Ｓフリップフロップ回路30に与えられる
ので、入力信号SINと同じ論理値の出力信号SOUTが出力
端子３から取り出される。さらに反転ゲート７のしきい
値電圧VT4と反転ゲート５のしきい値電圧VT5とを異なる
値に設定することによって、入力信号SINに対する出力
信号SOUTにヒステリシス特性を持たせている。
ァ回路では、入力信号SINと同じ論理値を有するセット
信号（図示せず）が反転ゲート７から、また異なる論理
値を有するリセット信号（図示せず）が反転ゲート５か
らそれぞれＲ−Ｓフリップフロップ回路30に与えられる
ので、入力信号SINと同じ論理値の出力信号SOUTが出力
端子３から取り出される。さらに反転ゲート７のしきい
値電圧VT4と反転ゲート５のしきい値電圧VT5とを異なる
値に設定することによって、入力信号SINに対する出力
信号SOUTにヒステリシス特性を持たせている。
このシュミットトリガ入力バッファ回路において、入
力端子１に加わる入力信号SINの振幅が接地電位GNDから
電源電位VDDまで立ち上がる場合の動作は以下のように
なる。
力端子１に加わる入力信号SINの振幅が接地電位GNDから
電源電位VDDまで立ち上がる場合の動作は以下のように
なる。
まず、入力端子１が接地電位GNDの時、反転ゲート5,6
の出力は電源電位VDDとなる。そしてこれを受けて第３
の反転ゲート７の出力は接地電位GNDとなる。第１の反
転ゲート５が電源電位VDDを出力することにより第１の
反転論理和ゲート８は接地電位GNDを出力する。第２の
反転論理和ゲート９は第３の反転ゲート７の出力値であ
る接地電位GNDと第１の反転論理和ゲート８の出力値で
ある接地電位GNDを受けて電源電位VDDを出力する。ここ
で、入力信号SINの電圧を徐々に上げていく。反転ゲー
ト5,6のそれぞれのしきい値をVT5,VT6（例えば、VT5＜T
T6）としたとき、入力電圧SINがVT6＞SIN＞VT5となる
と、第１の反転ゲート５の出力が反転して接地電位GND
なる。しかしながら、このとき反転論理和ゲート8,9の
出力に変化は生じない。一方、入力信号SINのレベルが
さらに上昇して入力信号SINの電圧が第２の反転ゲート
６のしきい値電圧VT6を越えると、反転ゲート6,7の出力
も反転し、それぞれ接地電位GND,電源電位VDDを出力す
る。第３の反転ゲート７の出力値である電源電位VDDを
受けて、第２の反転論理和ゲート９は接地電位GNDを出
力し、第１の反転論理和ゲート８は第２の反転論理和ゲ
ート９の出力値である接地電位GNDと第１の反転ゲート
５の出力値である接地電位GNDを受けて電源電位VDDを出
力する。
の出力は電源電位VDDとなる。そしてこれを受けて第３
の反転ゲート７の出力は接地電位GNDとなる。第１の反
転ゲート５が電源電位VDDを出力することにより第１の
反転論理和ゲート８は接地電位GNDを出力する。第２の
反転論理和ゲート９は第３の反転ゲート７の出力値であ
る接地電位GNDと第１の反転論理和ゲート８の出力値で
ある接地電位GNDを受けて電源電位VDDを出力する。ここ
で、入力信号SINの電圧を徐々に上げていく。反転ゲー
ト5,6のそれぞれのしきい値をVT5,VT6（例えば、VT5＜T
T6）としたとき、入力電圧SINがVT6＞SIN＞VT5となる
と、第１の反転ゲート５の出力が反転して接地電位GND
なる。しかしながら、このとき反転論理和ゲート8,9の
出力に変化は生じない。一方、入力信号SINのレベルが
さらに上昇して入力信号SINの電圧が第２の反転ゲート
６のしきい値電圧VT6を越えると、反転ゲート6,7の出力
も反転し、それぞれ接地電位GND,電源電位VDDを出力す
る。第３の反転ゲート７の出力値である電源電位VDDを
受けて、第２の反転論理和ゲート９は接地電位GNDを出
力し、第１の反転論理和ゲート８は第２の反転論理和ゲ
ート９の出力値である接地電位GNDと第１の反転ゲート
５の出力値である接地電位GNDを受けて電源電位VDDを出
力する。
次に、入力端子１に加わる入力信号SINの振幅が電源
電位VDDから接地電位GNDまで立ち下がる場合は以下の動
作となる。
電位VDDから接地電位GNDまで立ち下がる場合は以下の動
作となる。
まず、入力端子１に加わる電圧値が電源電位VDDの
時、反転ゲート5,6の出力は共に接地電位GNDになり、そ
れを受けて第３の反転ゲート７の出力は電源電位VDDと
なる。この値を受けて、第２の反転論理和ゲート９は出
力に接地電位GNDを出力し、第１の反転論理和ゲート８
は第１の反転ゲート５の出力値である接地電位GNDと第
２の反転論理和ゲート９の出力値である接地電位GNDを
受けて電源電位VDDを出力する。ここで入力信号SINの電
圧を徐々に下げていく。入力信号SINの電圧が反転ゲー
ト5,6のしきい値電圧VT5,VT6のうち高い方の値VT6を下
回ると反転ゲート6,7の出力は反転し、第３の反転ゲー
ト７の出力は接地電位GNDとなる。ただし、第１の反転
ゲート５の出力は接地電位GNDのままである。このとき
には、反転論理和ゲート8,9の出力には影響を及ぼさな
い。入力信号SINの電圧がさらに下降してしきい値VT5,V
T6の双方を下回ると、第１の反転ゲート５の出力値が電
源電位VDDとなり、第１の反転論理和ゲート８の出力が
接地電位GNDとなり、第２の反転論理和ゲート９は電源
電位VDDを出力する。
時、反転ゲート5,6の出力は共に接地電位GNDになり、そ
れを受けて第３の反転ゲート７の出力は電源電位VDDと
なる。この値を受けて、第２の反転論理和ゲート９は出
力に接地電位GNDを出力し、第１の反転論理和ゲート８
は第１の反転ゲート５の出力値である接地電位GNDと第
２の反転論理和ゲート９の出力値である接地電位GNDを
受けて電源電位VDDを出力する。ここで入力信号SINの電
圧を徐々に下げていく。入力信号SINの電圧が反転ゲー
ト5,6のしきい値電圧VT5,VT6のうち高い方の値VT6を下
回ると反転ゲート6,7の出力は反転し、第３の反転ゲー
ト７の出力は接地電位GNDとなる。ただし、第１の反転
ゲート５の出力は接地電位GNDのままである。このとき
には、反転論理和ゲート8,9の出力には影響を及ぼさな
い。入力信号SINの電圧がさらに下降してしきい値VT5,V
T6の双方を下回ると、第１の反転ゲート５の出力値が電
源電位VDDとなり、第１の反転論理和ゲート８の出力が
接地電位GNDとなり、第２の反転論理和ゲート９は電源
電位VDDを出力する。
つまり、入力信号SINの立ち上がりにおいてはしきい
値VT6において出力の反転が生じ、立ち下がりにおいて
はしきい値VT5において出力の反転が生じる このように、従来のシュミットトリガ入力バッファ回
路においては、反転ゲート5,6の入力電圧に対するしき
い値VT5,VT6を互いに異なる値（例えば、VT5＜VT6）と
することにより、シュミットトリガ入力バッファ回路の
特徴である入力信号SINに対する出力信号SOUTのヒステ
リシス特性を示すので、このヒステリシス特性により、
入力信号波形整形効果が得られる。
値VT6において出力の反転が生じ、立ち下がりにおいて
はしきい値VT5において出力の反転が生じる このように、従来のシュミットトリガ入力バッファ回
路においては、反転ゲート5,6の入力電圧に対するしき
い値VT5,VT6を互いに異なる値（例えば、VT5＜VT6）と
することにより、シュミットトリガ入力バッファ回路の
特徴である入力信号SINに対する出力信号SOUTのヒステ
リシス特性を示すので、このヒステリシス特性により、
入力信号波形整形効果が得られる。
従来のシュミットトリガ入力バッファ回路は以上のよ
うに構成しているので、外来ノイズに弱いＲ−Ｓフリッ
プフロップ回路により、誤動作を引き起こすという問題
があった。
うに構成しているので、外来ノイズに弱いＲ−Ｓフリッ
プフロップ回路により、誤動作を引き起こすという問題
があった。
特に、このシュミットトリガ入力バッファ回路をCMOS
ゲートに組合せで構成した場合には、Ｒ−Ｓフリップフ
ロップ回路の２つの反転論理和ゲートは、Ｐチャネル型
MOSFETの直列接続を有しているので、スイッチング動作
が遅く、8bや9bの電位が確定し、出力電位が電源電位Ｖ
DDか接地電位GNDに安定するまでに時間が必要で、その
動作中の不安定な時間内に外来ノイズによって、8bや9b
が電源電位ＶDDや接地電位GNDにふれることで、出力信
号は不安定になるという問題点があった。
ゲートに組合せで構成した場合には、Ｒ−Ｓフリップフ
ロップ回路の２つの反転論理和ゲートは、Ｐチャネル型
MOSFETの直列接続を有しているので、スイッチング動作
が遅く、8bや9bの電位が確定し、出力電位が電源電位Ｖ
DDか接地電位GNDに安定するまでに時間が必要で、その
動作中の不安定な時間内に外来ノイズによって、8bや9b
が電源電位ＶDDや接地電位GNDにふれることで、出力信
号は不安定になるという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、外来ノイズによる誤動作を起こしにくいシ
ュミットトリガ入力バッファ回路を得ることを目的とす
る。
れたもので、外来ノイズによる誤動作を起こしにくいシ
ュミットトリガ入力バッファ回路を得ることを目的とす
る。
この発明に係るシュミットトリガ入力バッファ回路
は、第１の電源電位ノードとノードＢとの間に接続され
るとともにゲート電極が入力端に接続される第１のＰチ
ャネル型MOSトランジスタと、上記ノードＢとノードＡ
との間に接続されるとともにゲート電極が上記入力端に
接続される第２のＰチャネル型MOSトランジスタと、第
２の電源電位ノードとノードＣとの間に接続されるとと
もにゲート電極が上記入力端に接続される第１のＮチャ
ネル型MOSトランジスタと、上記ノードＣと上記ノード
Ａとの間に接続されるとともにゲート電極が上記入力端
に接続される第２のＮチャネル型MOSトランジスタと、
上記ノードＢと上記第２の電源電位ノードとの間に接続
されるとともにゲート電極が出力端に接続され、上記第
１のＰチャネル型MOSトランジスタとで相補型トランジ
スタを構成する第３のＮチャネル型MOSトランジスタ
と、上記第２のＰチャネル型MOSトランジスタと並列接
続されるとともにゲート電極が上記出力端に接続され、
上記第２のＰチャネル型MOSトランジスタとで相補型ト
ランジスタを構成する第４のＮチャネル型MOSトランジ
スタと、上記第１の電源電位ノードと上記ノードＣとの
間に接続されるとともにゲート電極が出力端に接続さ
れ、上記第１のＮチャネル型MOSトランジスタとで相補
型トランジスタを構成する第３のＰチャネル型MOSトラ
ンジスタと、上記第２のＮチャネル型MOSトランジスタ
と並列接続されるとともにゲート電極が上記出力端に接
続され、上記第２のＮチャネル型MOSトランジスタとで
相補型トランジスタを構成する第４のＰチャネル型MOS
トランジスタとを有する高インピーダンス論理素子と、
上記ノードＡと上記出力端との間に接続され、上記ノー
ドＡに現れた信号を反転して上記出力端に出力するバッ
ファ回路とを備えたものである。
は、第１の電源電位ノードとノードＢとの間に接続され
るとともにゲート電極が入力端に接続される第１のＰチ
ャネル型MOSトランジスタと、上記ノードＢとノードＡ
との間に接続されるとともにゲート電極が上記入力端に
接続される第２のＰチャネル型MOSトランジスタと、第
２の電源電位ノードとノードＣとの間に接続されるとと
もにゲート電極が上記入力端に接続される第１のＮチャ
ネル型MOSトランジスタと、上記ノードＣと上記ノード
Ａとの間に接続されるとともにゲート電極が上記入力端
に接続される第２のＮチャネル型MOSトランジスタと、
上記ノードＢと上記第２の電源電位ノードとの間に接続
されるとともにゲート電極が出力端に接続され、上記第
１のＰチャネル型MOSトランジスタとで相補型トランジ
スタを構成する第３のＮチャネル型MOSトランジスタ
と、上記第２のＰチャネル型MOSトランジスタと並列接
続されるとともにゲート電極が上記出力端に接続され、
上記第２のＰチャネル型MOSトランジスタとで相補型ト
ランジスタを構成する第４のＮチャネル型MOSトランジ
スタと、上記第１の電源電位ノードと上記ノードＣとの
間に接続されるとともにゲート電極が出力端に接続さ
れ、上記第１のＮチャネル型MOSトランジスタとで相補
型トランジスタを構成する第３のＰチャネル型MOSトラ
ンジスタと、上記第２のＮチャネル型MOSトランジスタ
と並列接続されるとともにゲート電極が上記出力端に接
続され、上記第２のＮチャネル型MOSトランジスタとで
相補型トランジスタを構成する第４のＰチャネル型MOS
トランジスタとを有する高インピーダンス論理素子と、
上記ノードＡと上記出力端との間に接続され、上記ノー
ドＡに現れた信号を反転して上記出力端に出力するバッ
ファ回路とを備えたものである。
この発明におけるシュミットトリガ入力バッファ回路
によれば、第１のＰチャネル型MOSトランジスタとで相
補型トランジスタを構成する第３のＮチャネル型MOSト
ランジスタと、第２のＰチャネル型MOSトランジスタと
で相補型トランジスタを構成する第４のＮチャネル型MO
Sトランジスタと、第１のＮチャネル型MOSトランジスタ
とで相補型トランジスタを構成する第３のＰチャネル型
MOSトランジスタと、第２のＮチャネル型MOSトランジス
タとで相補型トランジスタを構成する第４のＰチャネル
型MOSトランジスタを備えた構成としたから、ノードＡ
の電位は、出力信号が電源電位あるいは接地電位に切り
換わると同時に確定するので、反転論理和ゲートで構成
したＲ−Ｓフリップフロップ回路のような遅い回路を不
要とでき、入力信号が電源電位から接地電位あるいはそ
の逆の動作中に誤動作を起こしにくくできる。
によれば、第１のＰチャネル型MOSトランジスタとで相
補型トランジスタを構成する第３のＮチャネル型MOSト
ランジスタと、第２のＰチャネル型MOSトランジスタと
で相補型トランジスタを構成する第４のＮチャネル型MO
Sトランジスタと、第１のＮチャネル型MOSトランジスタ
とで相補型トランジスタを構成する第３のＰチャネル型
MOSトランジスタと、第２のＮチャネル型MOSトランジス
タとで相補型トランジスタを構成する第４のＰチャネル
型MOSトランジスタを備えた構成としたから、ノードＡ
の電位は、出力信号が電源電位あるいは接地電位に切り
換わると同時に確定するので、反転論理和ゲートで構成
したＲ−Ｓフリップフロップ回路のような遅い回路を不
要とでき、入力信号が電源電位から接地電位あるいはそ
の逆の動作中に誤動作を起こしにくくできる。
以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例におけるシュミットトリガ入力
バッファ回路を示す回路図であり、第２図（ａ），
（ｂ）は第１図の動作を説明するための等価回路を示す
回路図である。
１図は本発明の一実施例におけるシュミットトリガ入力
バッファ回路を示す回路図であり、第２図（ａ），
（ｂ）は第１図の動作を説明するための等価回路を示す
回路図である。
第１図において、第３図と同一符号は同一又は相当部
分を示し、また２はバッファ回路、10はＰチャネル型MO
SFET（以下、PMOSTと称す）2PとＮチャネル型MOSFET
（以下、MOSTと称す）4Nで構成された第１のCMOSトラン
スミッションゲート、11はNMOST2NとPMOST4Pで構成され
た第２のCMOSトランスミッションゲートである。入力信
号SINは、入力端子１からPMOST1PとNMOST1NおよびCMOS
トランスミッションゲート10のPMOST2Pのゲート部とCMO
Sトランスミッションゲート11のNMOST2Nのゲート部に入
力される。また、バッファ回路２の出力側の信号がPMOS
T3PとNMOST3N、およびCMOSトランスミッションゲート10
のNMOST4nのゲート部とCMOSトランスミッションゲート1
1のPMOST4Pのゲート部に入力されている。一方、各々PM
OST1PとNMOST3N及びPMOST3PとNMOST1Nで構成された相補
型トランジスタのPMOST1PとNMOST3Nの出力ノードNBはCM
OSトランスミッションゲート10の一方の端子に接続さ
れ、PMOST3PとNMOSTINの出力ノードNCはCMOSトランスミ
ッションゲート11の一方の端子に接続されており、CMOS
トランスミッションゲート10,11の他方の端子はノードN
Aで接続され、ノードNAはバッファ回路２の入力側に接
続されている。そして、バッファ回路２の出力側と出力
端子３が接続されており、出力信号SOUTは図示しない外
部回路に与えられている。
分を示し、また２はバッファ回路、10はＰチャネル型MO
SFET（以下、PMOSTと称す）2PとＮチャネル型MOSFET
（以下、MOSTと称す）4Nで構成された第１のCMOSトラン
スミッションゲート、11はNMOST2NとPMOST4Pで構成され
た第２のCMOSトランスミッションゲートである。入力信
号SINは、入力端子１からPMOST1PとNMOST1NおよびCMOS
トランスミッションゲート10のPMOST2Pのゲート部とCMO
Sトランスミッションゲート11のNMOST2Nのゲート部に入
力される。また、バッファ回路２の出力側の信号がPMOS
T3PとNMOST3N、およびCMOSトランスミッションゲート10
のNMOST4nのゲート部とCMOSトランスミッションゲート1
1のPMOST4Pのゲート部に入力されている。一方、各々PM
OST1PとNMOST3N及びPMOST3PとNMOST1Nで構成された相補
型トランジスタのPMOST1PとNMOST3Nの出力ノードNBはCM
OSトランスミッションゲート10の一方の端子に接続さ
れ、PMOST3PとNMOSTINの出力ノードNCはCMOSトランスミ
ッションゲート11の一方の端子に接続されており、CMOS
トランスミッションゲート10,11の他方の端子はノードN
Aで接続され、ノードNAはバッファ回路２の入力側に接
続されている。そして、バッファ回路２の出力側と出力
端子３が接続されており、出力信号SOUTは図示しない外
部回路に与えられている。
次にこのシュミットトリガ入力バッファ回路の動作に
ついて説明する。
ついて説明する。
まず、入力端子１に加わる入力信号SINの電圧が接地
電位GNDから電源電位VDDまで立ち上る場合の動作は以下
のようになる。入力端子１に加わる入力信号SINの電圧
値が接地電位GNDの時、PMOST1PとPMOST2PはON状態であ
り、NMOST1NとNMOST2NはOFF状態となり、ノードNAは電
源電位VDDである。これを受けてバッファ回路２の出力
が接地電位GNDとなる。また、バッファ回路２の出力が
接地電位GNDになることで、PMOST3PとPMOST4PをON状態
とし、NMOST3NとNMOST4NをOFF状態にしている。
電位GNDから電源電位VDDまで立ち上る場合の動作は以下
のようになる。入力端子１に加わる入力信号SINの電圧
値が接地電位GNDの時、PMOST1PとPMOST2PはON状態であ
り、NMOST1NとNMOST2NはOFF状態となり、ノードNAは電
源電位VDDである。これを受けてバッファ回路２の出力
が接地電位GNDとなる。また、バッファ回路２の出力が
接地電位GNDになることで、PMOST3PとPMOST4PをON状態
とし、NMOST3NとNMOST4NをOFF状態にしている。
ここで、第２のCMOSトランスミッションゲート11の入
力端子に加わる入力信号SINの電圧を徐々に立ち上げ
る。ノードNAにおける電圧を求めるための等価回路は第
２図（ａ）のように書くことができる。図において、PM
OST1Pの抵抗はR1P、NMOST1Nの抵抗はR1N、PMOST3Pの抵
抗はR3P、CMOSトランスミッションゲート10,11の抵抗は
RT10,RT11とみなす。
力端子に加わる入力信号SINの電圧を徐々に立ち上げ
る。ノードNAにおける電圧を求めるための等価回路は第
２図（ａ）のように書くことができる。図において、PM
OST1Pの抵抗はR1P、NMOST1Nの抵抗はR1N、PMOST3Pの抵
抗はR3P、CMOSトランスミッションゲート10,11の抵抗は
RT10,RT11とみなす。
第２図（ａ）のノードNCの電圧VNCは、 ノードNAの電圧VNAは、 となる。
ここで、入力信号SINの電圧に従って、PMOST1Pの抵抗
R1PとCMOSトランスミッションゲート10の抵抗RT10は大
きくなっていき、逆にNMOST1Nの抵抗R1NとCMOSトランス
ミッションゲート11の抵抗T11は小さくなっていく。こ
のため、ノードNCの電圧VNCは下降していき、かつノー
ドNAの電圧VNAも下降していく。そして、電圧VNAがバッ
ファ回路２しきい値電圧VT2より小さくなると同時に、
バッファ回路２の出力、すなわち出力端子３からの出力
信号SOUTが接地電位GNDから電源電位VDDに切り換わる。
R1PとCMOSトランスミッションゲート10の抵抗RT10は大
きくなっていき、逆にNMOST1Nの抵抗R1NとCMOSトランス
ミッションゲート11の抵抗T11は小さくなっていく。こ
のため、ノードNCの電圧VNCは下降していき、かつノー
ドNAの電圧VNAも下降していく。そして、電圧VNAがバッ
ファ回路２しきい値電圧VT2より小さくなると同時に、
バッファ回路２の出力、すなわち出力端子３からの出力
信号SOUTが接地電位GNDから電源電位VDDに切り換わる。
一方、逆に入力信号SINの電圧が電源電位VDDから接地
電位GNDに立ち下がるときの等価回路は第２図（ｂ）の
ように書くことができる。図において、PMOST1PとNMOST
3Nの抵抗はそれぞれR1P′,R3N′、CMOSTトランスミッシ
ョンゲート10,11の抵抗はRT10′,RT11′、NMOST1Nの抵
抗はR1N′としている。
電位GNDに立ち下がるときの等価回路は第２図（ｂ）の
ように書くことができる。図において、PMOST1PとNMOST
3Nの抵抗はそれぞれR1P′,R3N′、CMOSTトランスミッシ
ョンゲート10,11の抵抗はRT10′,RT11′、NMOST1Nの抵
抗はR1N′としている。
第２図（ｂ）の回路におけるノードNBの電圧VNBは、 ノードNAの電圧VNA′は、 となる。
ここで、入力信号SINの電圧に従ってPMOST1Pの抵抗R
1P′とCMOSTトランスミッションゲート10の抵抗T10′が
小さくなっていき、逆にNMOST1Nと抵抗R1N′とCMOSトラ
ンスミッションゲート11の抵抗RT11′は大きくなってい
く。このため、ノード電圧VNBは上昇していき、かつノ
ード電圧VNA′も上昇していく。そして、電圧VNA′がバ
ッファ回路２のしきい値電圧VT2より大きくなると同時
に、バッファ回路２の出力すなわち、出力端子３からの
出力信号SOUTが電源電位VDDから接地電位GNDに切り換わ
る。
1P′とCMOSTトランスミッションゲート10の抵抗T10′が
小さくなっていき、逆にNMOST1Nと抵抗R1N′とCMOSトラ
ンスミッションゲート11の抵抗RT11′は大きくなってい
く。このため、ノード電圧VNBは上昇していき、かつノ
ード電圧VNA′も上昇していく。そして、電圧VNA′がバ
ッファ回路２のしきい値電圧VT2より大きくなると同時
に、バッファ回路２の出力すなわち、出力端子３からの
出力信号SOUTが電源電位VDDから接地電位GNDに切り換わ
る。
以上の説明において、入力信号SINが立ち上がるとき
の（２）式で示されるノードNAの電圧VNAと、入力信号S
INが立ち上がるとき（４）式で示されるノードNAの電圧
VNA′がバッファ回路２のしきい値電圧VT2を上下すると
きの入力信号SINの立ち上がり電圧と立ち上がり電圧が
ヒステリシス特性を関連づけている。
の（２）式で示されるノードNAの電圧VNAと、入力信号S
INが立ち上がるとき（４）式で示されるノードNAの電圧
VNA′がバッファ回路２のしきい値電圧VT2を上下すると
きの入力信号SINの立ち上がり電圧と立ち上がり電圧が
ヒステリシス特性を関連づけている。
いま、入力信号SINの上昇のとき、ノードNAの電圧VNA
は（１）、（２）式からノードNCの電圧NCに支配的であ
る。このとき（１）式において、R3PはPMOST3PがON状態
であるため非常に小さく、NMOST1Nの抵抗R1Nは大きい。
このためノードNAの電圧VNAをバッファ回路２のしきい
値電圧VT2より小さくするためには、VNCの電圧を小さく
しなければならず、R1Nの抵抗値を下げるために、入力
信号S1Nは大きくなる。また、入力信号S1Nの下降のとき
は逆にR1P′の抵抗値を下げるため入力信号SINの電圧は
非常に小さくなる。
は（１）、（２）式からノードNCの電圧NCに支配的であ
る。このとき（１）式において、R3PはPMOST3PがON状態
であるため非常に小さく、NMOST1Nの抵抗R1Nは大きい。
このためノードNAの電圧VNAをバッファ回路２のしきい
値電圧VT2より小さくするためには、VNCの電圧を小さく
しなければならず、R1Nの抵抗値を下げるために、入力
信号S1Nは大きくなる。また、入力信号S1Nの下降のとき
は逆にR1P′の抵抗値を下げるため入力信号SINの電圧は
非常に小さくなる。
このように本実施例によれば、入力信号SINの上昇時
と下降時において、出力信号SOUTが切り換えられるため
の入力信号SINの電圧レベルが異なるようにしたので、
ヒステリシス特性により、入力信号SINの波形整形を行
うことができる。また、このシュミットトリガ入力バッ
ファ回路は、Ｒ−Ｓフリップフロップ回路を用いていな
いので動作時間が短く、ノード電位ＶNAとＶNA′は、出
力信号ＳOUTが電源電位ＶDDあるいは接地電位GNDに切り
換わると同時に確定するので、入力信号が電源電位ＶDD
から接地電位GNDあるいはその逆の動作中に誤動作を起
こしにくくできる。
と下降時において、出力信号SOUTが切り換えられるため
の入力信号SINの電圧レベルが異なるようにしたので、
ヒステリシス特性により、入力信号SINの波形整形を行
うことができる。また、このシュミットトリガ入力バッ
ファ回路は、Ｒ−Ｓフリップフロップ回路を用いていな
いので動作時間が短く、ノード電位ＶNAとＶNA′は、出
力信号ＳOUTが電源電位ＶDDあるいは接地電位GNDに切り
換わると同時に確定するので、入力信号が電源電位ＶDD
から接地電位GNDあるいはその逆の動作中に誤動作を起
こしにくくできる。
以上のように本発明のシュミットトリガ入力回路によ
れば、第１のＰチャネル型MOSトランジスタとで相補型
トランジスタを構成する第３のＮチャネル型MOSトラン
ジスタと、第２のＰチャネル型MOSトランジスタとで相
補型トランジスタを構成する第４のＮチャネル型MOSト
ランジスタと、第１のＮチャネル型MOSトランジスタと
で相補型トランジスタを構成する第３のＰチャネル型MO
Sトランジスタと、第２のＮチャネル型MOSトランジスタ
とで相補型トランジスタを構成する第４のＰチャネル型
MOSトランジスタを備えた構成としたから、ノードＡの
電位は、出力信号が電源電位あるいは接地電位に切り換
わると同時に確定するので、反転論理和ゲートで構成し
たＲ−Ｓフリップフロップ回路のような遅い回路を不要
とでき、入力信号が電源電位から接地電位あるいはその
逆の動作中に誤動作を起こしにくくできる。
れば、第１のＰチャネル型MOSトランジスタとで相補型
トランジスタを構成する第３のＮチャネル型MOSトラン
ジスタと、第２のＰチャネル型MOSトランジスタとで相
補型トランジスタを構成する第４のＮチャネル型MOSト
ランジスタと、第１のＮチャネル型MOSトランジスタと
で相補型トランジスタを構成する第３のＰチャネル型MO
Sトランジスタと、第２のＮチャネル型MOSトランジスタ
とで相補型トランジスタを構成する第４のＰチャネル型
MOSトランジスタを備えた構成としたから、ノードＡの
電位は、出力信号が電源電位あるいは接地電位に切り換
わると同時に確定するので、反転論理和ゲートで構成し
たＲ−Ｓフリップフロップ回路のような遅い回路を不要
とでき、入力信号が電源電位から接地電位あるいはその
逆の動作中に誤動作を起こしにくくできる。
第１図はこの発明の一実施例におけるシュミットトリガ
入力バッファ回路を示す回路図、第２図（ａ），（ｂ）
は第１図の動作を説明するための等価回路図を示す回路
図、第３図は従来のシュミットトリガ入力バッファ回路
を示す回路図である。 １は入力端子、２はバッファ回路、３は出力端子、10は
第１のCMOSトランスミッションゲート、11は第２のCMOS
トランスミッションゲート。 なお図中同一符号は同一又は相当部分を示す。
入力バッファ回路を示す回路図、第２図（ａ），（ｂ）
は第１図の動作を説明するための等価回路図を示す回路
図、第３図は従来のシュミットトリガ入力バッファ回路
を示す回路図である。 １は入力端子、２はバッファ回路、３は出力端子、10は
第１のCMOSトランスミッションゲート、11は第２のCMOS
トランスミッションゲート。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１の電源電位ノードとノードＢとの間に
接続されるとともにゲート電極が入力端に接続される第
１のＰチャネル型MOSトランジスタと、上記ノードＢと
ノードＡとの間に接続されるとともにゲート電極が上記
入力端に接続される第２のＰチャネル型MOSトランジス
タと、第２の電源電位ノードとノードＣとの間に接続さ
れるとともにゲート電極が上記入力端に接続される第１
のＮチャネル型MOSトランジスタと、上記ノードＣと上
記ノードＡとの間に接続されるとともにゲート電極が上
記入力端に接続される第２のＮチャネル型MOSトランジ
スタと、上記ノードＢと上記第２の電源電位ノードとの
間に接続されるとともにゲート電極が出力端に接続さ
れ、上記第１のＰチャネル型MOSトランジスタとで相補
型トランジスタを構成する第３のＮチャネル型MOSトラ
ンジスタと、上記第２のＰチャネル型MOSトランジスタ
と並列接続されるとともにゲート電極が上記出力端に接
続され、上記第２のＰチャネル型MOSトランジスタとで
相補型トランジスタを構成する第４のＮチャネル型MOS
トランジスタと、上記第１の電源電位ノードと上記ノー
ドＣとの間に接続されるとともにゲート電極が出力端に
接続され、上記第１のＮチャネル型MOSトランジスタと
で相補型トランジスタを構成する第３のＰチャネル型MO
Sトランジスタと、上記第２のＮチャネル型MOSトランジ
スタと並列接続されるとともにゲート電極が上記出力端
に接続され、上記第２のＮチャネル型MOSトランジスタ
とで相補型トランジスタを構成する第４のＰチャネル型
MOSトランジスタとを有する高インピーダンス論理素子
と、 上記ノードＡと上記出力端との間に接続され、上記ノー
ドＡに現れた信号を反転して上記出力端に出力するバッ
ファ回路とを備えたことを特徴とするシュミットトリガ
入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237584A JP2572885B2 (ja) | 1990-09-07 | 1990-09-07 | シュミットトリガ入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237584A JP2572885B2 (ja) | 1990-09-07 | 1990-09-07 | シュミットトリガ入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117813A JPH04117813A (ja) | 1992-04-17 |
| JP2572885B2 true JP2572885B2 (ja) | 1997-01-16 |
Family
ID=17017486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237584A Expired - Lifetime JP2572885B2 (ja) | 1990-09-07 | 1990-09-07 | シュミットトリガ入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572885B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211716A (ja) * | 1982-06-04 | 1983-12-09 | Canon Inc | 多芯光フアイバアレイの製造方法 |
| JPS6358493A (ja) * | 1986-08-29 | 1988-03-14 | 株式会社パイロット | ドツトマトリツクス形磁気表示装置 |
| JPS63174420A (ja) * | 1987-01-13 | 1988-07-18 | Nec Corp | ヒステリシス回路 |
-
1990
- 1990-09-07 JP JP2237584A patent/JP2572885B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117813A (ja) | 1992-04-17 |
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