JP2861009B2 - 発振回路 - Google Patents
発振回路Info
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- JP2861009B2 JP2861009B2 JP63325184A JP32518488A JP2861009B2 JP 2861009 B2 JP2861009 B2 JP 2861009B2 JP 63325184 A JP63325184 A JP 63325184A JP 32518488 A JP32518488 A JP 32518488A JP 2861009 B2 JP2861009 B2 JP 2861009B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発振回路に関する。
従来、この種の発振回路は、相補型論理回路技術を用
いる場合には、否定論理ゲートとその出力に接続される
遅延回路と前記遅延回路が入力に接続される否定論理ゲ
ートの単位遅延回路とし、前記単位遅延回路を偶数個直
列に接続し、その偶数個直列接続した単位遅延回路の出
力を２入力の否定論理積ゲートの一方へ入力し、前記否
定論理積ゲートの出力を、前記偶数個の直列接続した単
位遅延回路の入力へ接続しリング型の回路とし、前記の
２入力の論理積ゲートの残りの入力により、この発振回
路の動作を制御するような接続になっていた。
いる場合には、否定論理ゲートとその出力に接続される
遅延回路と前記遅延回路が入力に接続される否定論理ゲ
ートの単位遅延回路とし、前記単位遅延回路を偶数個直
列に接続し、その偶数個直列接続した単位遅延回路の出
力を２入力の否定論理積ゲートの一方へ入力し、前記否
定論理積ゲートの出力を、前記偶数個の直列接続した単
位遅延回路の入力へ接続しリング型の回路とし、前記の
２入力の論理積ゲートの残りの入力により、この発振回
路の動作を制御するような接続になっていた。
第５図は単位遅延回路の一例の回路図であり、第６図
は単位遅延回路を４個用いて構成された発振回路の回路
図、第７図は第６図の回路の動作波形図である。
は単位遅延回路を４個用いて構成された発振回路の回路
図、第７図は第６図の回路の動作波形図である。
第５図の単位遅延回路は、否定論理ゲート501、遅延
回路としては抵抗502と容量503、そして否定論理ゲート
504により構成され、505が入力、506が出力である。こ
れを４個直列に接続し、２入力の否定論理積ゲート602
を介してリング型に接続したのが、第６図である。601
は第５図に示した単位遅延回路であり、603は外部入力
で、これが“H"状態のときこの発振回路は動作し、“L"
状態のとき停止する。外部入力603が“L"状態の時、節
点604は“H"状態、節点605,606,607,608は共に“H"状態
である。外部入力603が“H"状態になると、否定論理積
ゲート602の出力604は“H"状態から“L"状態へτOfだけ
の時間で変化する。次に節点605は、第５図に示した抵
抗と容量の遅延によって生じるτｆだけの時間後“H"状
態から“L"状態へ変化する。同様に節点606,607,608も
τｆだけの時間遅れて“H"状態から“L"状態へ変化す
る。したがって、否定論理積ゲート602の入力が変化し
てτOf＋４τｆ後の時、その変化が否定論理積ゲート60
2の入力にもどってくるようになっている。外部入力603
が“H"状態であるから、節点608が変化してτOr後、節
点604は“L"状態から“H"状態へ変化する。この変化を
受けて、節点605は、τｒの時間だけ遅れて“L"状態か
ら“H"状態へ変化し、同様に節点606,607,608もτｆだ
け遅れて変化する。したがって、否定論理積ゲート602
の入力が変化して、τOr＋４τｒ後のとき、その変化が
否定論理積ゲート602の入力にもどってくるようになっ
ている。この結果、発振回路の出力610は、τOf＋４τ
ｆだけの間“H"状態を出力し、次のτOr＋４τｒだけの
間“L"状態を出力するという動作を繰り返す。
回路としては抵抗502と容量503、そして否定論理ゲート
504により構成され、505が入力、506が出力である。こ
れを４個直列に接続し、２入力の否定論理積ゲート602
を介してリング型に接続したのが、第６図である。601
は第５図に示した単位遅延回路であり、603は外部入力
で、これが“H"状態のときこの発振回路は動作し、“L"
状態のとき停止する。外部入力603が“L"状態の時、節
点604は“H"状態、節点605,606,607,608は共に“H"状態
である。外部入力603が“H"状態になると、否定論理積
ゲート602の出力604は“H"状態から“L"状態へτOfだけ
の時間で変化する。次に節点605は、第５図に示した抵
抗と容量の遅延によって生じるτｆだけの時間後“H"状
態から“L"状態へ変化する。同様に節点606,607,608も
τｆだけの時間遅れて“H"状態から“L"状態へ変化す
る。したがって、否定論理積ゲート602の入力が変化し
てτOf＋４τｆ後の時、その変化が否定論理積ゲート60
2の入力にもどってくるようになっている。外部入力603
が“H"状態であるから、節点608が変化してτOr後、節
点604は“L"状態から“H"状態へ変化する。この変化を
受けて、節点605は、τｒの時間だけ遅れて“L"状態か
ら“H"状態へ変化し、同様に節点606,607,608もτｆだ
け遅れて変化する。したがって、否定論理積ゲート602
の入力が変化して、τOr＋４τｒ後のとき、その変化が
否定論理積ゲート602の入力にもどってくるようになっ
ている。この結果、発振回路の出力610は、τOf＋４τ
ｆだけの間“H"状態を出力し、次のτOr＋４τｒだけの
間“L"状態を出力するという動作を繰り返す。
第７図に節点604,605,607,608,610の波形を示す。
一般に遅延時間τf,τｒに比べて否定論理積ゲートの
変化時間τOr,τOfは小さいので発振回路の周期は４
（τｒ＋τｆ）となる。たとえば、前記否定論理ゲート
等に、補助型金属酸化膜シリコン半導体装置（以下CMOS
半導体装置と記す）を用いる場合には、Ｐチャネル金属
酸化膜シリコン半導体装置（以下PMOS半導体装置と記
す）とＮチャネル金属酸化膜シリコン半導体装置（以下
NMOS半導体装置と記す）の製造上のばらつきにより、否
定論理ゲート501,504の特性が変化して、一般にτｒと
τｆとは異なってしまう。したがって発振回路の発振周
期のうち、出力が“H"状態の期間と出力が“L"状態の期
間とは等しくない。
変化時間τOr,τOfは小さいので発振回路の周期は４
（τｒ＋τｆ）となる。たとえば、前記否定論理ゲート
等に、補助型金属酸化膜シリコン半導体装置（以下CMOS
半導体装置と記す）を用いる場合には、Ｐチャネル金属
酸化膜シリコン半導体装置（以下PMOS半導体装置と記
す）とＮチャネル金属酸化膜シリコン半導体装置（以下
NMOS半導体装置と記す）の製造上のばらつきにより、否
定論理ゲート501,504の特性が変化して、一般にτｒと
τｆとは異なってしまう。したがって発振回路の発振周
期のうち、出力が“H"状態の期間と出力が“L"状態の期
間とは等しくない。
CMOS半導体装置を用いる場合いは、τOr,τOfは共に
１〜２ナノ秒程度にはできるので、τr,τｆが20ナノ秒
としても、τOr≪４τr,τOf≪４τｆということは可能
である。
１〜２ナノ秒程度にはできるので、τr,τｆが20ナノ秒
としても、τOr≪４τr,τOf≪４τｆということは可能
である。
上述した従来の発振回路は、発振回路の出力が“L"状
態である時間が遅延回路の出力の遅れ時間τｒで決ま
り、出力が“H"状態である時間が遅延回路の出力の遅れ
時間τｆで決まるようになっているので、製造ばらつ
き、使用電圧、使用温度等により、発振回路の出力が
“L"状態である時間と“H"状態である時間が異なるとい
う欠点を有していた。
態である時間が遅延回路の出力の遅れ時間τｒで決ま
り、出力が“H"状態である時間が遅延回路の出力の遅れ
時間τｆで決まるようになっているので、製造ばらつ
き、使用電圧、使用温度等により、発振回路の出力が
“L"状態である時間と“H"状態である時間が異なるとい
う欠点を有していた。
本発明の発振回路は、入力に対して出力の位相が反転
するように構成されている単位遅延回路が偶数個直列に
接続され、該直列接続された回路の出力端が１入力以上
の入力を有する否定論理ゲートの入力端に接続され、前
記否定論理ゲートの出力端が、前記偶数個直列接続した
単位遅延回路の入力端に接続され、前記否定論理ゲート
の入力が変化してから出力が変化するまでの遅延時間を
前記単位遅延回路一段あたりの遅延時間より十分短くし
ている。
するように構成されている単位遅延回路が偶数個直列に
接続され、該直列接続された回路の出力端が１入力以上
の入力を有する否定論理ゲートの入力端に接続され、前
記否定論理ゲートの出力端が、前記偶数個直列接続した
単位遅延回路の入力端に接続され、前記否定論理ゲート
の入力が変化してから出力が変化するまでの遅延時間を
前記単位遅延回路一段あたりの遅延時間より十分短くし
ている。
本発明の発振回路の発振周期は、実質的に４（τｒ＋
τｆ）となり、２（τｒ＋τｆ）時間の“H"状態と２
（τｒ＋τｆ）時間の“L"状態とがくり返し現われる。
製造ばらつき等によりτｒとτｆとが異なる値となって
も、これらの和は等しいために、常にデューディを等し
くできる。
τｆ）となり、２（τｒ＋τｆ）時間の“H"状態と２
（τｒ＋τｆ）時間の“L"状態とがくり返し現われる。
製造ばらつき等によりτｒとτｆとが異なる値となって
も、これらの和は等しいために、常にデューディを等し
くできる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の遅延回路の一実施例の回路図であ
り、第２図は単位遅延回路の回路図である。
り、第２図は単位遅延回路の回路図である。
まず、第２図を用いて単位遅延回路について説明す
る。
る。
CMOS否定論理ゲート101の出力端には、イオン注入に
より形成した抵抗102を介してMOS型容量103が接続さ
れ、さらにCMOS否定論理ゲート104,107と接続されてい
る。105はこの遅延回路の入力であり、106はこの遅延回
路の出力である。第２図の遅延回路を直列に４個接続し
てCMOS否定論理積ゲートを介してリング形に接続したも
のが、第１図である。203は外部制御信号、210は発振回
路の出力である。201は第２図の遅延回路である。
より形成した抵抗102を介してMOS型容量103が接続さ
れ、さらにCMOS否定論理ゲート104,107と接続されてい
る。105はこの遅延回路の入力であり、106はこの遅延回
路の出力である。第２図の遅延回路を直列に４個接続し
てCMOS否定論理積ゲートを介してリング形に接続したも
のが、第１図である。203は外部制御信号、210は発振回
路の出力である。201は第２図の遅延回路である。
第３図は、第１図に示した回路が動作している時の、
節点203,204,205,206,207,208,210の波形を示したもの
である。
節点203,204,205,206,207,208,210の波形を示したもの
である。
次に、回路の動作について説明する。203は“L"状態
とする。節点204,206,208は“H"状態であり、節点205,2
07は“L"状態である。203が“L"状態から“H"状態とす
る。この後τOfの時間の期、節点204は“L"状態にな
り、その後τｆ時間の後に節点205は“L"状態から“H"
状態になり、その後τｆ時間の後に節点206は“H"状態
から“L"状態になり、その後τｒ時間の後に節点207は
“L"状態から“H"状態になり、その後τｆ時間の後に節
点208は“H"状態から“L"状態となり、その後τOr時間
の後に節点204が“L"状態から“H"状態になるという様
に同じ様な変化がくり返される。上記の様なくり返しの
結果、出力210にはτOf＋２（τｒ＋τｆ）時間の“H"
状態としてτOr＋２（τｒ＋τｆ）時間の“L"状態がく
り返し現われる。τr,τｆが遅延回路による遅れ時間で
あり、τOr,τOfが２入力の否定論理ゲートの遅延時間
であるので、一般にτOr,τOf≪τr,τｆとなるので、
実質的に発振周期は４（τｒ＋τｆ）となり、τｒ≠τ
ｆであるにもかからず、発振回路の出力210には、２
（τｒ＋τｆ）時間の“H"状態と２（τｒ＋τｆ）時間
の“L"状態がくり返し現われることになり、デューティ
の等しい発振回路が得られる。
とする。節点204,206,208は“H"状態であり、節点205,2
07は“L"状態である。203が“L"状態から“H"状態とす
る。この後τOfの時間の期、節点204は“L"状態にな
り、その後τｆ時間の後に節点205は“L"状態から“H"
状態になり、その後τｆ時間の後に節点206は“H"状態
から“L"状態になり、その後τｒ時間の後に節点207は
“L"状態から“H"状態になり、その後τｆ時間の後に節
点208は“H"状態から“L"状態となり、その後τOr時間
の後に節点204が“L"状態から“H"状態になるという様
に同じ様な変化がくり返される。上記の様なくり返しの
結果、出力210にはτOf＋２（τｒ＋τｆ）時間の“H"
状態としてτOr＋２（τｒ＋τｆ）時間の“L"状態がく
り返し現われる。τr,τｆが遅延回路による遅れ時間で
あり、τOr,τOfが２入力の否定論理ゲートの遅延時間
であるので、一般にτOr,τOf≪τr,τｆとなるので、
実質的に発振周期は４（τｒ＋τｆ）となり、τｒ≠τ
ｆであるにもかからず、発振回路の出力210には、２
（τｒ＋τｆ）時間の“H"状態と２（τｒ＋τｆ）時間
の“L"状態がくり返し現われることになり、デューティ
の等しい発振回路が得られる。
第４図は単位遅延回路の他の例を示す回路図である。
301,304はCMOS否定論理ゲートであり、303は容量であ
る。CMOS否定論理ゲート302は、抵抗として用いられて
いる。そのためにはPMOS半導体装置307、NMOS半導体装
置308は共にチャネル幅Ｗ、チャネル長Ｌとする時、W/L
を十分に小さくとることが必要である。W/Lを小さくと
ることにより電流が流れにくくなり、等価的に抵抗と同
様の働きをする。
る。CMOS否定論理ゲート302は、抵抗として用いられて
いる。そのためにはPMOS半導体装置307、NMOS半導体装
置308は共にチャネル幅Ｗ、チャネル長Ｌとする時、W/L
を十分に小さくとることが必要である。W/Lを小さくと
ることにより電流が流れにくくなり、等価的に抵抗と同
様の働きをする。
第４図の回路を第２図の201へ対応させることによ
り、307の等価抵抗をRP、309の等価抵抗をRNとすると
き、製造上のばらつきによりRN≠RPであるにもかかわら
ず、発振回路の出力の“H"状態と“L"状態の時間が等し
くなるように動作する。この動作の説明は実施例１と同
じなので省略する。
り、307の等価抵抗をRP、309の等価抵抗をRNとすると
き、製造上のばらつきによりRN≠RPであるにもかかわら
ず、発振回路の出力の“H"状態と“L"状態の時間が等し
くなるように動作する。この動作の説明は実施例１と同
じなので省略する。
第１の実施例においては、製造工程でイオン注入抵抗
の工程がある場合の実施例、第２の実施例では、イオン
注入抵抗の工程がない場合の実施例を示した。第１図の
２入力の否定論理積ゲート202は、外部制御信号の位相
を反転させることにより、２入力の否定論理和ゲートに
変更することは可能であり、また２本以上の外部制御信
号がある場合には多入力の論理ゲートにすることも可能
であり、単に否定論理ゲートでも可能である。
の工程がある場合の実施例、第２の実施例では、イオン
注入抵抗の工程がない場合の実施例を示した。第１図の
２入力の否定論理積ゲート202は、外部制御信号の位相
を反転させることにより、２入力の否定論理和ゲートに
変更することは可能であり、また２本以上の外部制御信
号がある場合には多入力の論理ゲートにすることも可能
であり、単に否定論理ゲートでも可能である。
また上記の例では、共にCMOS型論理ゲートを用いる場
合について説明したが、Ｐチャネル型エンハンスメント
／ディプリーション論理ゲート又はＮチャネル型エンハ
ンスメント／ディプリーション論理ゲートを用いた場合
にも適用できる。
合について説明したが、Ｐチャネル型エンハンスメント
／ディプリーション論理ゲート又はＮチャネル型エンハ
ンスメント／ディプリーション論理ゲートを用いた場合
にも適用できる。
以上説明したように、本発明の発振回路は製造上のば
らつき、遅延回路に用いる抵抗のバイアスによる変化等
があっても、又使用温度、使用電源電圧が異っても、出
力が“H"状態である期間と出力が“L"状態である期間を
等しくすることが可能である。
らつき、遅延回路に用いる抵抗のバイアスによる変化等
があっても、又使用温度、使用電源電圧が異っても、出
力が“H"状態である期間と出力が“L"状態である期間を
等しくすることが可能である。
上記説明したような発振回路の発振周波数は、数MHz
程度まで使用可能である。
程度まで使用可能である。
以上説明したように本発明は、入力に対して出力の位
相が反転するように構成されている単位遅延回路を直列
に偶数個接続したものを否定論理ゲートを介してリング
形に接続することにより、発振回路の発振周期のうち、
出力が“H"状態である期間と出力が“L"状態である期間
を等しくすることが可能であるという効果がある。
相が反転するように構成されている単位遅延回路を直列
に偶数個接続したものを否定論理ゲートを介してリング
形に接続することにより、発振回路の発振周期のうち、
出力が“H"状態である期間と出力が“L"状態である期間
を等しくすることが可能であるという効果がある。
第１図は本発明の遅延回路の第１の実施例の回路図、第
２図は単位遅延回路の一例の回路図、第３図は第１図の
回路の動作波形図、第４図は単位遅延回路の他の例を示
す回路図、第５図は従来の単位遅延回路の一例の回路
図、第６図は従来の遅延回路の一例の回路図、第７図は
第６図の回路の動作波形図である。 101,104,107,209……否定論理ゲート、 102……抵抗、 103……容量、 201……単位遅延回路、 202……否定論理積ゲート、 203……外部制御信号。
２図は単位遅延回路の一例の回路図、第３図は第１図の
回路の動作波形図、第４図は単位遅延回路の他の例を示
す回路図、第５図は従来の単位遅延回路の一例の回路
図、第６図は従来の遅延回路の一例の回路図、第７図は
第６図の回路の動作波形図である。 101,104,107,209……否定論理ゲート、 102……抵抗、 103……容量、 201……単位遅延回路、 202……否定論理積ゲート、 203……外部制御信号。
Claims (3)
- 【請求項１】入力に対して出力の位相が反転するように
構成されている単位遅延回路が偶数個直列に接続され、
該直列接続された回路の出力端が１入力以上の入力を有
する否定論理ゲートの入力端に接続され、前記否定論理
ゲートの出力端が、前記偶数個直列接続した単位遅延回
路の入力端に接続されている発振回路であって、前記否
定論理ゲートの入力が変化してから出力が変化するまで
の遅延時間を前記単位遅延回路一段あたりの遅延時間よ
り十分短くすることによりハイレベルとローレベルとの
デューティー比がほぼ等しい出力波形が得られるように
したことを特徴とする発振回路。 - 【請求項２】前記各々の単位遅延回路は、入力バッファ
ーと、遅延素子と、出力バッファーとをそれぞれ備え、
前記入力バッファーが受けた入力信号を前記遅延素子で
遅延させ、出力バッファーで波形整形して出力し、全体
として入力に対して遅延した反転信号を出力する単位遅
延回路であることを特徴とする請求項１記載の発振回
路。 - 【請求項３】前記否定論理ゲート、前記入力バッファ
ー、前記出力バッファーがそれぞれＰチャネルMOSトラ
ンジスタおよびＮチャネルMOSトランジスタからなるCMO
S論理ゲートで構成されていることを特徴とする請求項
２記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325184A JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325184A JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170614A JPH02170614A (ja) | 1990-07-02 |
| JP2861009B2 true JP2861009B2 (ja) | 1999-02-24 |
Family
ID=18173945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325184A Expired - Fee Related JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861009B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298215A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | リング発振回路 |
-
1988
- 1988-12-22 JP JP63325184A patent/JP2861009B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170614A (ja) | 1990-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |