JPH0567964A - 相補型ｍｏｓ論理回路 - Google Patents
相補型ｍｏｓ論理回路Info
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- JPH0567964A JPH0567964A JP3227608A JP22760891A JPH0567964A JP H0567964 A JPH0567964 A JP H0567964A JP 3227608 A JP3227608 A JP 3227608A JP 22760891 A JP22760891 A JP 22760891A JP H0567964 A JPH0567964 A JP H0567964A
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- mos transistor
- gate
- level
- terminal
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Abstract
(57)【要約】 （修正有）
【目的】 駆動能力を損なうことなく、貫通電流を削減
することのできる相補型ＭＯＳ論理回路を提供する。 【構成】 入力端子５２の入力レベルが“Ｈ”レベルの
状態において、入力端子５１の入力信号１０１が“Ｌ”
レベルから“Ｈ”レベルに変化する場合、節点Ｂは、Ｎ
チャネルＭＯＳトランジスタ９のゲート容量１１の電荷
が、ＮチャネルＭＯＳトランジスタ４および５の直列オ
ン抵抗を介して放電されるため、“Ｌ”レベルに変化
し、節点Ａも、ＰチャネルＭＯＳトランジスタ８のゲー
ト容量１０の電荷が、ＮチャネルＭＯＳトランジスタ４
および５の直列オン抵抗と、抵抗器６を介して放電され
るために、“Ｌ”レベルに変化する。この時Ｐチャネル
ＭＯＳトランジスタ８は、遮断状態から導通状態に変化
し、ＮチャネルＭＯＳトランジスタ９は、導通状態から
遮断状態に変化する。逆方向にレベル変化する場合も同
様である。
することのできる相補型ＭＯＳ論理回路を提供する。 【構成】 入力端子５２の入力レベルが“Ｈ”レベルの
状態において、入力端子５１の入力信号１０１が“Ｌ”
レベルから“Ｈ”レベルに変化する場合、節点Ｂは、Ｎ
チャネルＭＯＳトランジスタ９のゲート容量１１の電荷
が、ＮチャネルＭＯＳトランジスタ４および５の直列オ
ン抵抗を介して放電されるため、“Ｌ”レベルに変化
し、節点Ａも、ＰチャネルＭＯＳトランジスタ８のゲー
ト容量１０の電荷が、ＮチャネルＭＯＳトランジスタ４
および５の直列オン抵抗と、抵抗器６を介して放電され
るために、“Ｌ”レベルに変化する。この時Ｐチャネル
ＭＯＳトランジスタ８は、遮断状態から導通状態に変化
し、ＮチャネルＭＯＳトランジスタ９は、導通状態から
遮断状態に変化する。逆方向にレベル変化する場合も同
様である。
Description
【０００１】
【産業上の利用分野】本発明は相補型ＭＯＳ論理回路に
関し、特に大規模のシステムにおいて必要とされる高駆
動能力を有する相補型ＭＯＳ論理回路に関する。
関し、特に大規模のシステムにおいて必要とされる高駆
動能力を有する相補型ＭＯＳ論理回路に関する。
【０００２】
【従来の技術】一般に、相補型ＭＯＳ論理回路は集積度
が高く、消費電力が小さいために、大規模のシステムに
おいて有効に使用されている。しかしながら、システム
の大規模化の進展に伴ない、高駆動能力を得るために出
力段の大型化が進み、出力信号が変化する際には、出力
段のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタが過渡的に同時にオン状態となることによ
り生じる貫通電流も大きくなっている。
が高く、消費電力が小さいために、大規模のシステムに
おいて有効に使用されている。しかしながら、システム
の大規模化の進展に伴ない、高駆動能力を得るために出
力段の大型化が進み、出力信号が変化する際には、出力
段のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタが過渡的に同時にオン状態となることによ
り生じる貫通電流も大きくなっている。
【０００３】上述の貫通電流は、電源電圧の低下を招く
ために、高駆動能力の相補型ＭＯＳ論理回路の同時動作
数の制限、または出力段のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタのしきい値電圧を合
わせ込むことにより、出力段トランジスタの同時オンの
期間を短くするなどの対応策により対処されているが、
上述の高駆動能力の相補型ＭＯＳ論理回路における同時
動作数制限は、設計上の制約事項となるために好ましく
なく、また、出力段のＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのしきい値電圧を合わせ
込む方法は、電源電圧・温度・製造上のバラツキにより
変動が生じ、すべての条件を満たすことは不可能であ
る。
ために、高駆動能力の相補型ＭＯＳ論理回路の同時動作
数の制限、または出力段のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタのしきい値電圧を合
わせ込むことにより、出力段トランジスタの同時オンの
期間を短くするなどの対応策により対処されているが、
上述の高駆動能力の相補型ＭＯＳ論理回路における同時
動作数制限は、設計上の制約事項となるために好ましく
なく、また、出力段のＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのしきい値電圧を合わせ
込む方法は、電源電圧・温度・製造上のバラツキにより
変動が生じ、すべての条件を満たすことは不可能であ
る。
【０００４】従来、この種の相補型ＭＯＳ論理回路は、
図４に示されるように、入力端子６１および６２、電源
端子６３、接地端子６４および出力端子６５に対応し
て、ゲートにそれぞれ入力端子６１および６２が接続さ
れて並列接続されるＰチャネルＭＯＳトランジスタ２４
および２５と、ゲートにそれぞれ入力端子６２および６
１が接続されて直列接続されるＮチャネルＭＯＳトラン
ジスタ２６および２７とを含んで形成される論理ゲート
２３と、ゲートがそれぞれＰチャネルＭＯＳトランジス
タ２５とＮチャネルＭＯＳトランジスタ２６の接続点に
共通接続され、相互に直列接続されて出力段を形成する
ＰチャネルＭＯＳトランジスタ２９およびＮチャネルＭ
ＯＳトランジスタ３０と、このＰチャネルＭＯＳトラン
ジスタ２９およびＮチャネルＭＯＳトランジスタ３０に
対して、直列に接続される抵抗器３１および３２とを含
んで、相補型ＭＯＳ論理回路の出力段として形成される
論理ゲート２８とを備えて構成される。
図４に示されるように、入力端子６１および６２、電源
端子６３、接地端子６４および出力端子６５に対応し
て、ゲートにそれぞれ入力端子６１および６２が接続さ
れて並列接続されるＰチャネルＭＯＳトランジスタ２４
および２５と、ゲートにそれぞれ入力端子６２および６
１が接続されて直列接続されるＮチャネルＭＯＳトラン
ジスタ２６および２７とを含んで形成される論理ゲート
２３と、ゲートがそれぞれＰチャネルＭＯＳトランジス
タ２５とＮチャネルＭＯＳトランジスタ２６の接続点に
共通接続され、相互に直列接続されて出力段を形成する
ＰチャネルＭＯＳトランジスタ２９およびＮチャネルＭ
ＯＳトランジスタ３０と、このＰチャネルＭＯＳトラン
ジスタ２９およびＮチャネルＭＯＳトランジスタ３０に
対して、直列に接続される抵抗器３１および３２とを含
んで、相補型ＭＯＳ論理回路の出力段として形成される
論理ゲート２８とを備えて構成される。
【０００５】図４において、入力端子６２より入力され
る信号（Ｓin2 ）１０２が“Ｈ”レベルの状態におい
て、入力端子６１より入力される信号（Ｓin1 ）１０１
のレベルが変化する場合には、出力端子６５より、出力
信号１０３のレベルが変化して出力される過程におい
て、出力段を形成する論理ゲート２８において生じる貫
通電流は、ＰチャネルＭＯＳトランジスタ２９およびＮ
チャネルＭＯＳトランジスタ３０のオン抵抗と、抵抗器
３１および３２とを経由して流れるために、抵抗器３１
および３２が存在しない場合に比較して小さい電流値と
なる。
る信号（Ｓin2 ）１０２が“Ｈ”レベルの状態におい
て、入力端子６１より入力される信号（Ｓin1 ）１０１
のレベルが変化する場合には、出力端子６５より、出力
信号１０３のレベルが変化して出力される過程におい
て、出力段を形成する論理ゲート２８において生じる貫
通電流は、ＰチャネルＭＯＳトランジスタ２９およびＮ
チャネルＭＯＳトランジスタ３０のオン抵抗と、抵抗器
３１および３２とを経由して流れるために、抵抗器３１
および３２が存在しない場合に比較して小さい電流値と
なる。
【０００６】また、入力端子６２より入力される信号
（Ｓin2 ）１０２が“Ｌ”レベルの場合には、出力端子
６５における出力信号１０３のレベル状態が変化しない
ために、出力段を形成する論理ゲート２８には貫通電流
が生じない。また、入力端子６１より入力される信号
（Ｓin1 ）１０１のレベルが“Ｈ”レベルまたは“Ｌ”
レベルで、入力端子６２より入力される信号（Ｓin2 ）
１０２のレベルが変化する場合の動作については、上述
の信号（Ｓin1 ）１０１と信号（Ｓin2 ）１０２は相互
に相似の関係にあり、信号（Ｓin2 ）１０２が“Ｈ”レ
ベルまたは“Ｌ”レベルで、信号（Ｓin1 ）１０１が変
化する場合の動作と同様である。
（Ｓin2 ）１０２が“Ｌ”レベルの場合には、出力端子
６５における出力信号１０３のレベル状態が変化しない
ために、出力段を形成する論理ゲート２８には貫通電流
が生じない。また、入力端子６１より入力される信号
（Ｓin1 ）１０１のレベルが“Ｈ”レベルまたは“Ｌ”
レベルで、入力端子６２より入力される信号（Ｓin2 ）
１０２のレベルが変化する場合の動作については、上述
の信号（Ｓin1 ）１０１と信号（Ｓin2 ）１０２は相互
に相似の関係にあり、信号（Ｓin2 ）１０２が“Ｈ”レ
ベルまたは“Ｌ”レベルで、信号（Ｓin1 ）１０１が変
化する場合の動作と同様である。
【０００７】
【発明が解決しようとする課題】上述した従来の相補型
論理回路においては、出力段を形成する論理ゲート２８
における、ＰチャネルＭＯＳトランジスタ２９のドレイ
ンと電源端子６３との間と、ＮチャネルＭＯＳトランジ
スタ３０のソースと接地端子６４との間に、それぞれ抵
抗器３１および３２を接続されているが、このために、
この抵抗分だけ、出力側より見た相補型ＭＯＳ論理回路
の内部インピーダンスが増加したことになり、この論理
ゲートの外部負荷駆動能力が低下してしまうという欠点
がある。
論理回路においては、出力段を形成する論理ゲート２８
における、ＰチャネルＭＯＳトランジスタ２９のドレイ
ンと電源端子６３との間と、ＮチャネルＭＯＳトランジ
スタ３０のソースと接地端子６４との間に、それぞれ抵
抗器３１および３２を接続されているが、このために、
この抵抗分だけ、出力側より見た相補型ＭＯＳ論理回路
の内部インピーダンスが増加したことになり、この論理
ゲートの外部負荷駆動能力が低下してしまうという欠点
がある。
【０００８】
【課題を解決するための手段】第１の発明の相補型ＭＯ
Ｓ論理回路は、複数の入力に対応する第１の論理ゲート
と、前記第１の論理ゲートの出力を受けて反転出力段回
路を形成する第２の論理ゲートとを有する相補型ＭＯＳ
論理回路において、ドレインが所定の電源端子に接続さ
れ、ゲートが前記第１の入力端子に接続されるととも
に、ソースが所定の第１の節点に接続される第１のＰチ
ャネルＭＯＳトランジスタと、ドレインが前記電源端子
に接続され、ゲートが前記第２の入力端子に接続される
とともに、ソースが前記第１の節点に接続される第２の
ＰチャネルＭＯＳトランジスタと、ドレインが所定の第
２の節点に接続され、ゲートが前記第２の入力端子に接
続される第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記第１のＮチャネルＭＯＳトランジスタのソー
スに接続され、ゲートが前記第１の入力端子に接続され
るとともに、ソースが接地端子に接続される第２のＮチ
ャネルＭＯＳトランジスタと、前記第１および第２の節
点の間に挿入接続される抵抗器と、を前記第１の論理ゲ
ートとして備え、ドレインが前記電源端子に接続され、
ゲートが前記第１の節点に接続されるとともに、ソース
が所定の出力端子に接続される第３のＰチャネルＭＯＳ
トランジスタと、ドレインが前記出力端子に接続され、
ゲートが前記第２の節点に接続されるとともに、ソース
が前記接地端子に接続される第３のＮチャネルＭＯＳト
ランジスタと、を前記第２の論理ゲートとして備えて構
成される。
Ｓ論理回路は、複数の入力に対応する第１の論理ゲート
と、前記第１の論理ゲートの出力を受けて反転出力段回
路を形成する第２の論理ゲートとを有する相補型ＭＯＳ
論理回路において、ドレインが所定の電源端子に接続さ
れ、ゲートが前記第１の入力端子に接続されるととも
に、ソースが所定の第１の節点に接続される第１のＰチ
ャネルＭＯＳトランジスタと、ドレインが前記電源端子
に接続され、ゲートが前記第２の入力端子に接続される
とともに、ソースが前記第１の節点に接続される第２の
ＰチャネルＭＯＳトランジスタと、ドレインが所定の第
２の節点に接続され、ゲートが前記第２の入力端子に接
続される第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記第１のＮチャネルＭＯＳトランジスタのソー
スに接続され、ゲートが前記第１の入力端子に接続され
るとともに、ソースが接地端子に接続される第２のＮチ
ャネルＭＯＳトランジスタと、前記第１および第２の節
点の間に挿入接続される抵抗器と、を前記第１の論理ゲ
ートとして備え、ドレインが前記電源端子に接続され、
ゲートが前記第１の節点に接続されるとともに、ソース
が所定の出力端子に接続される第３のＰチャネルＭＯＳ
トランジスタと、ドレインが前記出力端子に接続され、
ゲートが前記第２の節点に接続されるとともに、ソース
が前記接地端子に接続される第３のＮチャネルＭＯＳト
ランジスタと、を前記第２の論理ゲートとして備えて構
成される。
【０００９】また、第２の発明の相補型ＭＯＳ論理回路
は、第１および第２の入力端子を含む複数の入力に対応
する第１の論理ゲートと、前記第１の論理ゲートの出力
を受けて反転出力段回路を形成する第２の論理ゲートと
を有する相補型ＭＯＳ論理回路において、ドレインが所
定の電源端子に接続され、ゲートが所定の第１の入力端
子に接続される第１のＰチャネルＭＯＳトランジスタ
と、ドレインが前記第１のＰチャネルＭＯＳトランジス
タのソースに接続され、ゲートが所定の第２の入力端子
に接続されるとともに、ソースが所定の第１の節点に接
続される第２のＰチャネルＭＯＳトランジスタと、ドレ
インが所定の第２の節点に接続され、ゲートが前記第１
の入力端子に接続されるとともに、ソースが所定の接地
端子に接続される第１のＮチャネルＭＯＳトランジスタ
と、ドレインが前記第２の節点に接続され、ゲートが前
記第２の入力端子に接続されるとともに、ソースが前記
接地端子に接続される第２のＮチャネルＭＯＳトランジ
スタと、前記第１および第２の節点の間に挿入接続され
る抵抗器と、を前記第１の論理ゲートとして備え、ドレ
インが前記電源端子に接続され、ゲートが前記第１の節
点に接続されるとともに、ソースが所定の出力端子に接
続される第３のＰチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続され、ゲートが前記第２の節
点に接続されるとともに、ソースが前記接地端子に接続
される第３のＮチャネルＭＯＳトランジスタと、を前記
第２の論理ゲートとして備えて構成される。
は、第１および第２の入力端子を含む複数の入力に対応
する第１の論理ゲートと、前記第１の論理ゲートの出力
を受けて反転出力段回路を形成する第２の論理ゲートと
を有する相補型ＭＯＳ論理回路において、ドレインが所
定の電源端子に接続され、ゲートが所定の第１の入力端
子に接続される第１のＰチャネルＭＯＳトランジスタ
と、ドレインが前記第１のＰチャネルＭＯＳトランジス
タのソースに接続され、ゲートが所定の第２の入力端子
に接続されるとともに、ソースが所定の第１の節点に接
続される第２のＰチャネルＭＯＳトランジスタと、ドレ
インが所定の第２の節点に接続され、ゲートが前記第１
の入力端子に接続されるとともに、ソースが所定の接地
端子に接続される第１のＮチャネルＭＯＳトランジスタ
と、ドレインが前記第２の節点に接続され、ゲートが前
記第２の入力端子に接続されるとともに、ソースが前記
接地端子に接続される第２のＮチャネルＭＯＳトランジ
スタと、前記第１および第２の節点の間に挿入接続され
る抵抗器と、を前記第１の論理ゲートとして備え、ドレ
インが前記電源端子に接続され、ゲートが前記第１の節
点に接続されるとともに、ソースが所定の出力端子に接
続される第３のＰチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続され、ゲートが前記第２の節
点に接続されるとともに、ソースが前記接地端子に接続
される第３のＮチャネルＭＯＳトランジスタと、を前記
第２の論理ゲートとして備えて構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、入力
端子５１および５２、電源端子５３、接地端子５４およ
び出力端子５５に対応して、ゲートにそれぞれ入力端子
５１および５２が接続されて相互に並列接続されるＰチ
ャネルＭＯＳトランジスタ２および３と、ゲートにそれ
ぞれ入力端子５２および５１が接続され、相互に直列接
続されるＮチャネルＭＯＳトランジスタ４および５と、
抵抗器６とを含んで形成される論理ゲート１と、ゲート
がそれぞれＰチャネルＭＯＳトランジスタ３のソース
（節点Ａ）およびＮチャネルＭＯＳトランジスタ４のド
レイン（節点Ｂ）に接続され、相互に直列接続されて出
力段を形成するＰチャネルＭＯＳトランジスタ８および
ＮチャネルＭＯＳトランジスタ９とを含んで、相補型Ｍ
ＯＳ論理回路の出力段として形成される論理ゲート７と
を備えて構成される。なお、図１において、符号１０お
よび１１として示されるのは、それぞれＰチャネルＭＯ
Ｓトランジスタ８およびＮチャネルＭＯＳトランジスタ
９のゲート容量である。
ク図である。図１に示されるように、本実施例は、入力
端子５１および５２、電源端子５３、接地端子５４およ
び出力端子５５に対応して、ゲートにそれぞれ入力端子
５１および５２が接続されて相互に並列接続されるＰチ
ャネルＭＯＳトランジスタ２および３と、ゲートにそれ
ぞれ入力端子５２および５１が接続され、相互に直列接
続されるＮチャネルＭＯＳトランジスタ４および５と、
抵抗器６とを含んで形成される論理ゲート１と、ゲート
がそれぞれＰチャネルＭＯＳトランジスタ３のソース
（節点Ａ）およびＮチャネルＭＯＳトランジスタ４のド
レイン（節点Ｂ）に接続され、相互に直列接続されて出
力段を形成するＰチャネルＭＯＳトランジスタ８および
ＮチャネルＭＯＳトランジスタ９とを含んで、相補型Ｍ
ＯＳ論理回路の出力段として形成される論理ゲート７と
を備えて構成される。なお、図１において、符号１０お
よび１１として示されるのは、それぞれＰチャネルＭＯ
Ｓトランジスタ８およびＮチャネルＭＯＳトランジスタ
９のゲート容量である。
【００１２】また、図２（ａ）および（ｂ）に示される
のは、本実施例の動作を示す信号のタイミング図であ
る。
のは、本実施例の動作を示す信号のタイミング図であ
る。
【００１３】図１において、入力端子５２より入力され
る信号（Ｓin2 ）１０２が“Ｈ”レベルの状態におい
て、入力端子５１より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｌ”レベル
から“Ｈ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ２は導通状態よ
り遮断状態に変化し、同じく論理ゲート１に含まれるＮ
チャネルＭＯＳトランジスタ５は遮断状態より導通状態
に変化する。
る信号（Ｓin2 ）１０２が“Ｈ”レベルの状態におい
て、入力端子５１より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｌ”レベル
から“Ｈ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ２は導通状態よ
り遮断状態に変化し、同じく論理ゲート１に含まれるＮ
チャネルＭＯＳトランジスタ５は遮断状態より導通状態
に変化する。
【００１４】この変化の過程において、節点Ｂのレベル
は、論理ゲート７に含まれるＮチャネルＭＯＳトランジ
スタ９のゲート容量１１の電荷が、論理ゲート１に含ま
れるＮチャネルＭＯＳトランジスタ４および５の直列オ
ン抵抗を介して放電されるために、図２（ｂ）に示され
るようなレベル波形（Ｂ）となる。また、節点Ａのレベ
ルは、論理ゲート７に含まれるＰチャネルＭＯＳトラン
ジスタ８のゲート容量１０の電荷が、論理ゲート１に含
まれるＮチャネルＭＯＳトランジスタ４および５の直列
オン抵抗と、抵抗器６を介して放電されるために、図２
（ｂ）に示されるようなレベル波形（Ａ）のように変化
する。
は、論理ゲート７に含まれるＮチャネルＭＯＳトランジ
スタ９のゲート容量１１の電荷が、論理ゲート１に含ま
れるＮチャネルＭＯＳトランジスタ４および５の直列オ
ン抵抗を介して放電されるために、図２（ｂ）に示され
るようなレベル波形（Ｂ）となる。また、節点Ａのレベ
ルは、論理ゲート７に含まれるＰチャネルＭＯＳトラン
ジスタ８のゲート容量１０の電荷が、論理ゲート１に含
まれるＮチャネルＭＯＳトランジスタ４および５の直列
オン抵抗と、抵抗器６を介して放電されるために、図２
（ｂ）に示されるようなレベル波形（Ａ）のように変化
する。
【００１５】このレベル変化の前後において、図２
（ａ）および（ｂ）に示されるように、論理ゲート７に
含まれる各ＭＯＳトランジスタにおいては、Ｐチャネル
ＭＯＳトランジスタ８の方は、遮断状態（ｔa ＋ｔb の
期間）から導通状態（ｔc の期間）に変化し、Ｎチャネ
ルＭＯＳトランジスタ９の方は、導通状態（ｔa の期
間）から遮断状態（ｔb＋ｔc の期間）に変化する。但
し、図２（ｂ）に示されるように、節点Ｂにおけるレベ
ルの方が節点Ａのレベルよりは先行して変化するため、
このレベル変化の場合には、ＮチャネルＭＯＳトランジ
スタ９の方が先にしきい値電圧を越えて遮断状態なった
後に、ＰチャネルＭＯＳトランジスタ８が遅れて導通状
態となる。従って、このために、論理ゲート７において
貫通電流が発生することがない。
（ａ）および（ｂ）に示されるように、論理ゲート７に
含まれる各ＭＯＳトランジスタにおいては、Ｐチャネル
ＭＯＳトランジスタ８の方は、遮断状態（ｔa ＋ｔb の
期間）から導通状態（ｔc の期間）に変化し、Ｎチャネ
ルＭＯＳトランジスタ９の方は、導通状態（ｔa の期
間）から遮断状態（ｔb＋ｔc の期間）に変化する。但
し、図２（ｂ）に示されるように、節点Ｂにおけるレベ
ルの方が節点Ａのレベルよりは先行して変化するため、
このレベル変化の場合には、ＮチャネルＭＯＳトランジ
スタ９の方が先にしきい値電圧を越えて遮断状態なった
後に、ＰチャネルＭＯＳトランジスタ８が遅れて導通状
態となる。従って、このために、論理ゲート７において
貫通電流が発生することがない。
【００１６】また、逆方向にレベルが変化する場合、即
ち、入力端子５１より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｈ”レベル
から“Ｌ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ２は遮断状態よ
り導通状態に変化し、同じく論理ゲート１に含まれるＮ
チャネルＭＯＳトランジスタ５は、逆に導通状態より遮
断状態に変化する。
ち、入力端子５１より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｈ”レベル
から“Ｌ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ２は遮断状態よ
り導通状態に変化し、同じく論理ゲート１に含まれるＮ
チャネルＭＯＳトランジスタ５は、逆に導通状態より遮
断状態に変化する。
【００１７】このレベル変化の過程においては、論理ゲ
ート７に含まれるＰチャネルＭＯＳトランジスタ８のゲ
ート容量１０に、論理ゲート１のＰチャネルＭＯＳトラ
ンジスタ２のオン抵抗を介して電荷が充電されるため
に、節点Ａにおけるレベルは、図２（ｂ）に示されるよ
うに変化する。また、節点Ｂのレベルは、論理ゲート７
に含まれるＮチャネルＭＯＳトランジスタ９のゲート容
量１１に、論理ゲート１のＰチャネルＭＯＳトランジス
タ２のオン抵抗を介して電荷が充電されるために、図２
（ｂ）に示されるように変化する。
ート７に含まれるＰチャネルＭＯＳトランジスタ８のゲ
ート容量１０に、論理ゲート１のＰチャネルＭＯＳトラ
ンジスタ２のオン抵抗を介して電荷が充電されるため
に、節点Ａにおけるレベルは、図２（ｂ）に示されるよ
うに変化する。また、節点Ｂのレベルは、論理ゲート７
に含まれるＮチャネルＭＯＳトランジスタ９のゲート容
量１１に、論理ゲート１のＰチャネルＭＯＳトランジス
タ２のオン抵抗を介して電荷が充電されるために、図２
（ｂ）に示されるように変化する。
【００１８】このようなレベル変化の前後において、図
２（ａ）および（ｂ）に示されるように、論理ゲート７
に含まれる各ＭＯＳトランジスタにおいては、Ｐチャネ
ルＭＯＳトランジスタ８の方は、導通状態（ｔc の期
間）から遮断状態（ｔd ＋ｔe の期間）に変化し、Ｎチ
ャネルＭＯＳトランジスタ９の方は、遮断状態（ｔc ＋
ｔd の期間）から導通状態（ｔe の期間）に変化する。
但し、図２（ｂ）に示されるように、節点Ａにおけるレ
ベルの方が節点Ｂのレベルよりは先行して変化するた
め、このレベル変化の場合には、ＰチャネルＭＯＳトラ
ンジスタ８の方が先にしきい値電圧を越えて遮断状態な
った後に、ＮチャネルＭＯＳトランジスタ９が遅れて導
通状態となる。従って、このために、論理ゲート７にお
いて貫通電流が発生することがない。
２（ａ）および（ｂ）に示されるように、論理ゲート７
に含まれる各ＭＯＳトランジスタにおいては、Ｐチャネ
ルＭＯＳトランジスタ８の方は、導通状態（ｔc の期
間）から遮断状態（ｔd ＋ｔe の期間）に変化し、Ｎチ
ャネルＭＯＳトランジスタ９の方は、遮断状態（ｔc ＋
ｔd の期間）から導通状態（ｔe の期間）に変化する。
但し、図２（ｂ）に示されるように、節点Ａにおけるレ
ベルの方が節点Ｂのレベルよりは先行して変化するた
め、このレベル変化の場合には、ＰチャネルＭＯＳトラ
ンジスタ８の方が先にしきい値電圧を越えて遮断状態な
った後に、ＮチャネルＭＯＳトランジスタ９が遅れて導
通状態となる。従って、このために、論理ゲート７にお
いて貫通電流が発生することがない。
【００１９】なお、入力端子５２より入力される信号
（Ｓin2 ）１０２が“Ｌ”レベルの場合には、入力端子
５１より入力される信号（Ｓin1 ）１０１のレベル変化
に対して、出力端子５５より出力される出力信号１０３
のレベルが変化しないので、論理ゲート７において貫通
電流は発生しない。
（Ｓin2 ）１０２が“Ｌ”レベルの場合には、入力端子
５１より入力される信号（Ｓin1 ）１０１のレベル変化
に対して、出力端子５５より出力される出力信号１０３
のレベルが変化しないので、論理ゲート７において貫通
電流は発生しない。
【００２０】また、入力端子５１より入力される信号
（Ｓin1 ）１０１が“Ｈ”レベルまたは“Ｌ”レベルの
何れかのレベル状態において、入力端子５２より入力さ
れる信号（Ｓin2 ）１０２のレベルが変化する場合の動
作については、入力端子５１ならび５２は、相互に相似
関係にあるために、上述の入力端子５１より入力される
信号（Ｓin1 ）１０１のレベルが変化する場合の動作と
同様である。
（Ｓin1 ）１０１が“Ｈ”レベルまたは“Ｌ”レベルの
何れかのレベル状態において、入力端子５２より入力さ
れる信号（Ｓin2 ）１０２のレベルが変化する場合の動
作については、入力端子５１ならび５２は、相互に相似
関係にあるために、上述の入力端子５１より入力される
信号（Ｓin1 ）１０１のレベルが変化する場合の動作と
同様である。
【００２１】次に、本発明の第２の実施例について説明
する。
する。
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。図３に示されるように、本実施例は、入力
端子５６および５７、電源端子５８、接地端子５９およ
び出力端子６０に対応して、ゲートにそれぞれ入力端子
６１および６２が接続されて相互に直列接続されるＰチ
ャネルＭＯＳトランジスタ１３および１４と、ゲートに
それぞれ入力端子５６および５７が接続され、相互に並
列接続されるＮチャネルＭＯＳトランジスタ１５および
１６と、抵抗器１７とを含んで形成される論理ゲート１
２と、ゲートがそれぞれＰチャネルＭＯＳトランジスタ
１４のソース（節点Ａ）およびＮチャネルＭＯＳトラン
ジスタ１６のドレイン（節点Ｂ）に接続され、相互に直
列接続されて出力段を形成するＰチャネルＭＯＳトラン
ジスタ１９およびＮチャネルＭＯＳトランジスタ２０と
を含んで、相補型ＭＯＳ論理回路の出力段として形成さ
れる論理ゲート１８とを備えて構成される。なお、図１
において、符号２１および２２として示されるのは、そ
れぞれＰチャネルＭＯＳトランジスタ１９およびＮチャ
ネルＭＯＳトランジスタ２０のゲート容量である。
ク図である。図３に示されるように、本実施例は、入力
端子５６および５７、電源端子５８、接地端子５９およ
び出力端子６０に対応して、ゲートにそれぞれ入力端子
６１および６２が接続されて相互に直列接続されるＰチ
ャネルＭＯＳトランジスタ１３および１４と、ゲートに
それぞれ入力端子５６および５７が接続され、相互に並
列接続されるＮチャネルＭＯＳトランジスタ１５および
１６と、抵抗器１７とを含んで形成される論理ゲート１
２と、ゲートがそれぞれＰチャネルＭＯＳトランジスタ
１４のソース（節点Ａ）およびＮチャネルＭＯＳトラン
ジスタ１６のドレイン（節点Ｂ）に接続され、相互に直
列接続されて出力段を形成するＰチャネルＭＯＳトラン
ジスタ１９およびＮチャネルＭＯＳトランジスタ２０と
を含んで、相補型ＭＯＳ論理回路の出力段として形成さ
れる論理ゲート１８とを備えて構成される。なお、図１
において、符号２１および２２として示されるのは、そ
れぞれＰチャネルＭＯＳトランジスタ１９およびＮチャ
ネルＭＯＳトランジスタ２０のゲート容量である。
【００２３】図３において、入力端子５７より入力され
る信号（Ｓin2 ）１０２が“Ｌ”レベルの状態におい
て、入力端子５６より入力される信号（Ｓin1 ）１０１
のレベルが、“Ｌ”レベルから“Ｈ”レベルに変化する
場合には、論理ゲート１２に含まれるＰチャネルＭＯＳ
トランジスタ１３は導通状態より遮断状態に変化し、同
じく論理ゲート１に含まれるＮチャネルＭＯＳトランジ
スタ１５は遮断状態より導通状態に変化する。
る信号（Ｓin2 ）１０２が“Ｌ”レベルの状態におい
て、入力端子５６より入力される信号（Ｓin1 ）１０１
のレベルが、“Ｌ”レベルから“Ｈ”レベルに変化する
場合には、論理ゲート１２に含まれるＰチャネルＭＯＳ
トランジスタ１３は導通状態より遮断状態に変化し、同
じく論理ゲート１に含まれるＮチャネルＭＯＳトランジ
スタ１５は遮断状態より導通状態に変化する。
【００２４】この変化の過程において、節点Ｂのレベル
は、論理ゲート１８に含まれるＮチャネルＭＯＳトラン
ジスタ２０のゲート容量２２の電荷が、論理ゲート１２
に含まれるＮチャネルＭＯＳトランジスタ１５のオン抵
抗を介して放電されるために、図２（ｂ）に示されるよ
うなレベル波形（Ｂ）となる。また、節点Ａのレベル
は、論理ゲート１８に含まれるＰチャネルＭＯＳトラン
ジスタ１９のゲート容量２１の電荷が、論理ゲート１に
含まれるＮチャネルＭＯＳトランジスタ１５のオン抵抗
および抵抗器１７を介して放電されるために、図２
（ｂ）に示されるようなレベル波形（Ａ）のように変化
する。
は、論理ゲート１８に含まれるＮチャネルＭＯＳトラン
ジスタ２０のゲート容量２２の電荷が、論理ゲート１２
に含まれるＮチャネルＭＯＳトランジスタ１５のオン抵
抗を介して放電されるために、図２（ｂ）に示されるよ
うなレベル波形（Ｂ）となる。また、節点Ａのレベル
は、論理ゲート１８に含まれるＰチャネルＭＯＳトラン
ジスタ１９のゲート容量２１の電荷が、論理ゲート１に
含まれるＮチャネルＭＯＳトランジスタ１５のオン抵抗
および抵抗器１７を介して放電されるために、図２
（ｂ）に示されるようなレベル波形（Ａ）のように変化
する。
【００２５】このレベル変化の前後において、図２
（ａ）および（ｂ）に示されるように、論理ゲート１８
に含まれる各ＭＯＳトランジスタにおいては、Ｐチャネ
ルＭＯＳトランジスタ１９の方は、遮断状態（ｔa ＋ｔ
b の期間）から導通状態（ｔc の期間）に変化し、Ｎチ
ャネルＭＯＳトランジスタ２０の方は、導通状態（ｔa
の期間）から遮断状態（ｔb ＋ｔc の期間）に変化す
る。但し、図２（ｂ）に示されるように、節点Ｂにおけ
るレベルの方が節点Ａのレベルよりは先行して変化する
ため、このレベル変化の場合には、ＮチャネルＭＯＳト
ランジスタ２０の方が先にしきい値電圧を越えて遮断状
態なった後に、ＰチャネルＭＯＳトランジスタ１９が遅
れて導通状態となる。従って、このために、論理ゲート
７において貫通電流が発生することがない。
（ａ）および（ｂ）に示されるように、論理ゲート１８
に含まれる各ＭＯＳトランジスタにおいては、Ｐチャネ
ルＭＯＳトランジスタ１９の方は、遮断状態（ｔa ＋ｔ
b の期間）から導通状態（ｔc の期間）に変化し、Ｎチ
ャネルＭＯＳトランジスタ２０の方は、導通状態（ｔa
の期間）から遮断状態（ｔb ＋ｔc の期間）に変化す
る。但し、図２（ｂ）に示されるように、節点Ｂにおけ
るレベルの方が節点Ａのレベルよりは先行して変化する
ため、このレベル変化の場合には、ＮチャネルＭＯＳト
ランジスタ２０の方が先にしきい値電圧を越えて遮断状
態なった後に、ＰチャネルＭＯＳトランジスタ１９が遅
れて導通状態となる。従って、このために、論理ゲート
７において貫通電流が発生することがない。
【００２６】また、逆方向にレベルが変化する場合、即
ち、入力端子５６より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｈ”レベル
から“Ｌ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ１３は遮断状態
より導通状態に変化し、同じく論理ゲート１２に含まれ
るＮチャネルＭＯＳトランジスタ１５は、逆に導通状態
より遮断状態に変化する。
ち、入力端子５６より入力される信号（Ｓin1 ）１０１
のレベルが、図２（ａ）に示されるように“Ｈ”レベル
から“Ｌ”レベルに変化する場合には、論理ゲート１に
含まれるＰチャネルＭＯＳトランジスタ１３は遮断状態
より導通状態に変化し、同じく論理ゲート１２に含まれ
るＮチャネルＭＯＳトランジスタ１５は、逆に導通状態
より遮断状態に変化する。
【００２７】このレベル変化の過程においては、論理ゲ
ート１８に含まれるＰチャネルＭＯＳトランジスタ１９
のゲート容量２１に、論理ゲート１２のＰチャネルＭＯ
Ｓトランジスタ１３および１４のオン抵抗を介して電荷
が充電されるために、節点Ａにおけるレベルは、図２
（ｂ）に示される波形（Ａ）のように変化する。また、
節点Ｂのレベルは、論理ゲート１８に含まれるＮチャネ
ルＭＯＳトランジスタ２０のゲート容量２２に、論理ゲ
ート１２のＰチャネルＭＯＳトランジスタ１３および１
４の直列オン抵抗を介して電荷が充電されるために、図
２（ｂ）に示される波形（Ｂ）のように変化する。
ート１８に含まれるＰチャネルＭＯＳトランジスタ１９
のゲート容量２１に、論理ゲート１２のＰチャネルＭＯ
Ｓトランジスタ１３および１４のオン抵抗を介して電荷
が充電されるために、節点Ａにおけるレベルは、図２
（ｂ）に示される波形（Ａ）のように変化する。また、
節点Ｂのレベルは、論理ゲート１８に含まれるＮチャネ
ルＭＯＳトランジスタ２０のゲート容量２２に、論理ゲ
ート１２のＰチャネルＭＯＳトランジスタ１３および１
４の直列オン抵抗を介して電荷が充電されるために、図
２（ｂ）に示される波形（Ｂ）のように変化する。
【００２８】このようなレベル変化の前後において、図
２（ａ）および（ｂ）に示されるように、論理ゲート１
８に含まれる各ＭＯＳトランジスタにおいては、Ｐチャ
ネルＭＯＳトランジスタ１９の方は、導通状態（ｔc の
期間）から遮断状態（ｔd ＋ｔe の期間）に変化し、Ｎ
チャネルＭＯＳトランジスタ２０の方は、遮断状態（ｔ
c ＋ｔd の期間）から導通状態（ｔe の期間）に変化す
る。但し、図２（ｂ）に示されるように、節点Ａにおけ
るレベルの方が節点Ｂのレベルよりは先行して変化する
ため、このレベル変化の場合には、ＰチャネルＭＯＳト
ランジスタ１９の方が先にしきい値電圧を越えて遮断状
態なった後に、ＮチャネルＭＯＳトランジスタ２０が遅
れて導通状態となる。従って、このために、論理ゲート
１８においては、第１の実施例の場合と同様に貫通電流
が発生することはない。
２（ａ）および（ｂ）に示されるように、論理ゲート１
８に含まれる各ＭＯＳトランジスタにおいては、Ｐチャ
ネルＭＯＳトランジスタ１９の方は、導通状態（ｔc の
期間）から遮断状態（ｔd ＋ｔe の期間）に変化し、Ｎ
チャネルＭＯＳトランジスタ２０の方は、遮断状態（ｔ
c ＋ｔd の期間）から導通状態（ｔe の期間）に変化す
る。但し、図２（ｂ）に示されるように、節点Ａにおけ
るレベルの方が節点Ｂのレベルよりは先行して変化する
ため、このレベル変化の場合には、ＰチャネルＭＯＳト
ランジスタ１９の方が先にしきい値電圧を越えて遮断状
態なった後に、ＮチャネルＭＯＳトランジスタ２０が遅
れて導通状態となる。従って、このために、論理ゲート
１８においては、第１の実施例の場合と同様に貫通電流
が発生することはない。
【００２９】なお、入力端子５７より入力される信号
（Ｓin2 ）１０２が“Ｈ”レベルの場合には、入力端子
５６より入力される信号（Ｓin1 ）１０１のレベル変化
に対して、出力端子６０より出力される出力信号１０３
のレベルが変化しないので、論ゲート１８において貫通
電流は発生しない。
（Ｓin2 ）１０２が“Ｈ”レベルの場合には、入力端子
５６より入力される信号（Ｓin1 ）１０１のレベル変化
に対して、出力端子６０より出力される出力信号１０３
のレベルが変化しないので、論ゲート１８において貫通
電流は発生しない。
【００３０】また、入力端子５６より入力される信号
（Ｓin1 ）１０１が“Ｈ”レベルまたは“Ｌ”レベルの
何れかのレベル状態において、入力端子５７より入力さ
れる信号（Ｓin2 ）１０２のレベルが変化する場合の動
作については、入力端子５６ならび５７は、相互に相似
関係にあるために、上述の入力端子５６より入力される
信号（Ｓin1 ）１０１のレベルが変化する場合の動作と
同様である。
（Ｓin1 ）１０１が“Ｈ”レベルまたは“Ｌ”レベルの
何れかのレベル状態において、入力端子５７より入力さ
れる信号（Ｓin2 ）１０２のレベルが変化する場合の動
作については、入力端子５６ならび５７は、相互に相似
関係にあるために、上述の入力端子５６より入力される
信号（Ｓin1 ）１０１のレベルが変化する場合の動作と
同様である。
【００３１】
【発明の効果】以上説明したように、本発明は、相補型
ＭＯＳ論理回路の入出力信号の変化時において、当該相
補型ＭＯＳ論理回路の駆動能力を損なうことなく、出力
段を形成する論理ゲートにおける貫通電流を大幅に低減
することができるという効果がある。
ＭＯＳ論理回路の入出力信号の変化時において、当該相
補型ＭＯＳ論理回路の駆動能力を損なうことなく、出力
段を形成する論理ゲートにおける貫通電流を大幅に低減
することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明における動作波形を示すタイミング図で
ある。
ある。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例を示す回路図である。
１、７、１２、１８、２３、２８ 論理ゲート ２、３、８、１３、１４、１９、２４、２５、２９
ＰチャネルＭＯＳトランジスタ ４、５、９、１５、１６、２０、２６、２７、３０
ＮチャネルＭＯＳトランジスタ ６、１７、３１、３２ 抵抗器 １０、１１、２１、２２ ゲート容量
ＰチャネルＭＯＳトランジスタ ４、５、９、１５、１６、２０、２６、２７、３０
ＮチャネルＭＯＳトランジスタ ６、１７、３１、３２ 抵抗器 １０、１１、２１、２２ ゲート容量
Claims (2)
- 【請求項１】 複数の入力に対応する第１の論理ゲート
と、前記第１の論理ゲートの出力を受けて反転出力段回
路を形成する第２の論理ゲートとを有する相補型ＭＯＳ
論理回路において、 ドレインが所定の電源端子に接続され、ゲートが前記第
１の入力端子に接続されるとともに、ソースが所定の第
１の節点に接続される第１のＰチャネルＭＯＳトランジ
スタと、 ドレインが前記電源端子に接続され、ゲートが前記第２
の入力端子に接続されるとともに、ソースが前記第１の
節点に接続される第２のＰチャネルＭＯＳトランジスタ
と、 ドレインが所定の第２の節点に接続され、ゲートが前記
第２の入力端子に接続される第１のＮチャネルＭＯＳト
ランジスタと、 ドレインが前記第１のＮチャネルＭＯＳトランジスタの
ソースに接続され、ゲートが前記第１の入力端子に接続
されるとともに、ソースが接地端子に接続される第２の
ＮチャネルＭＯＳトランジスタと、 前記第１および第２の節点の間に挿入接続される抵抗器
と、 を前記第１の論理ゲートとして備え、 ドレインが前記電源端子に接続され、ゲートが前記第１
の節点に接続されるとともに、ソースが所定の出力端子
に接続される第３のＰチャネルＭＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第２
の節点に接続されるとともに、ソースが前記接地端子に
接続される第３のＮチャネルＭＯＳトランジスタと、 を前記第２の論理ゲートとして備えて構成されることを
特徴とする相補型ＭＯＳ論理回路。 - 【請求項２】 第１および第２の入力端子を含む複数の
入力に対応する第１の論理ゲートと、前記第１の論理ゲ
ートの出力を受けて反転出力段回路を形成する第２の論
理ゲートとを有する相補型ＭＯＳ論理回路において、 ドレインが所定の電源端子に接続され、ゲートが所定の
第１の入力端子に接続される第１のＰチャネルＭＯＳト
ランジスタと、 ドレインが前記第１のＰチャネルＭＯＳトランジスタの
ソースに接続され、ゲートが所定の第２の入力端子に接
続されるとともに、ソースが所定の第１の節点に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、 ドレインが所定の第２の節点に接続され、ゲートが前記
第１の入力端子に接続されるとともに、ソースが所定の
接地端子に接続される第１のＮチャネルＭＯＳトランジ
スタと、 ドレインが前記第２の節点に接続され、ゲートが前記第
２の入力端子に接続されるとともに、ソースが前記接地
端子に接続される第２のＮチャネルＭＯＳトランジスタ
と、 前記第１および第２の節点の間に挿入接続される抵抗器
と、 を前記第１の論理ゲートとして備え、 ドレインが前記電源端子に接続され、ゲートが前記第１
の節点に接続されるとともに、ソースが所定の出力端子
に接続される第３のＰチャネルＭＯＳトランジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第２
の節点に接続されるとともに、ソースが前記接地端子に
接続される第３のＮチャネルＭＯＳトランジスタと、 を前記第２の論理ゲートとして備えて構成されることを
特徴とする相補型ＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227608A JPH0567964A (ja) | 1991-09-09 | 1991-09-09 | 相補型ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227608A JPH0567964A (ja) | 1991-09-09 | 1991-09-09 | 相補型ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567964A true JPH0567964A (ja) | 1993-03-19 |
Family
ID=16863613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227608A Pending JPH0567964A (ja) | 1991-09-09 | 1991-09-09 | 相補型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567964A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
-
1991
- 1991-09-09 JP JP3227608A patent/JPH0567964A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6538466B1 (en) | 1998-02-10 | 2003-03-25 | Cypress Semiconductor Corp. | Buffer with stable trip point |
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