KR940005871Y1 - 슬루 레이트 조절 출력버퍼 - Google Patents

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KR940005871Y1
KR940005871Y1 KR2019890012809U KR890012809U KR940005871Y1 KR 940005871 Y1 KR940005871 Y1 KR 940005871Y1 KR 2019890012809 U KR2019890012809 U KR 2019890012809U KR 890012809 U KR890012809 U KR 890012809U KR 940005871 Y1 KR940005871 Y1 KR 940005871Y1
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최영철
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

슬루 레이트 조절 출력버퍼
제1도는 종래의 출력버퍼 구성회로도.
제2도는 본 고안에 따른 슬루 레이트 조절 출력버퍼 구성회로도.
* 도면의 주요부분에 대한 부호의 설명
MP1∼MP5B: P모스트랜지스터 MN1∼MN5B: N모스트랜지스터
CL : 콘덴서 Vcc : 전압
D : 데이타 입력 OUT : 데이타 출력
본 고안은 슬루 레이트 조절 출력버퍼(Slew Rate Cantrol Output Buffer)에 관한 것으로 특히 동시에 여러 출력이 변환(transition)하는 데이타 버스(Data Bus)등에 적당하도록 한 슬루 레이트 조절 출력버퍼에 관한 것이다.
종래의 출력버퍼의 연결구성은 제1도에 도시된 바와 같이 입력신호(IN)가 P모스 및 N모스트랜지스터(MP1)(MN1)의 게이트에 인가되고, P모스트랜지스터(MP1)의 소오스에는 전압(Vcc)이 인가되며 드레인은 N모스트랜지스터(MN1)의 소오스에 연결됨과 동시에 P모스 및 N모스트랜지스터(MP2및 MN2)의 게이트에 연결되고, P모스트랜지스터(MP2)의 소오스에는 전압(Vcc)이 인가되며 드레인은 N모스트랜지스터(MN2)의 소오스에 연결됨과 동시에 일단이 접지된 콘덴서(CL)을 거쳐 출력단(OUT)에 연결되는 구성으로써 입력신호(IN)가 인버팅(Inverting)되어 출력버퍼를 구동한다.
이때 변환(transition)이 되는 점(point)에서 출력로드(Output Load), 즉 콘덴서(CL)에 충전과 방전(Charge and Discharge)이 동시에 수행됨으로 커렌트 스파이크(Current spike)가 발생하여 파워라인(Power Line)의 바운스(Bounce)를 유발하게 되는 문제점이 있었다.
이에따라 상기한 문제점을 개선시킨 본 고안에 다른 슬루 레이트 조절 출력버퍼의 기술구성을 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제2도에서 데이타입력(D)은 P모스트랜지스터(MP2)와 N모스트랜지스터(MN2)의 게이트단에 인가됨과 동시에 인버터를 구성하는 P모스트랜지스터(MP1)와 N모스트랜지스터(MN1)의 게이트단에 인가되고, 소오스단에 전압(Vcc)이 인가된 P모스트랜지스터(MP2)와 병렬연결된 P모스트랜지스터(MP3)의 드레인단은 N모스트랜지스터(MN4)와 P모스트랜지스터(MP4)의 소오스단 및 P모스트랜지스터(MP5A)의 게이트단에 연결되고, 상기 P모스 및 N모스트랜지스터(MP4)(MN4)의 드레인단은 서로 접속된 후 N모스트랜지스터(MN2)(MN3)의 소오스단에 연결됨과 동시에 N모스트랜지스터(MN5A)의 게이트단에 연결되고, P모스트랜지스터(MP5A)의 드레인은 N모스트랜지스터(MN5A)의 드레인은 N모스트랜지스터(MN5A)의 소오스단에 연결됨과 동시에 P모스트랜지스터(MP5B)의 드레인과 N모스트랜지스터(MN5B)의 소오스단에 연결된 후 일단이 접지된 콘덴서(CL)를 거쳐 출력단(OUT)에 연결되고, 서로 접속된 상기 P모스트랜지스터(MP5B)의 드레인과 N모스트랜지스터(MN5B)의 소오스는 P모스트랜지스터(MP3)(MP4)과 N모스트랜지스터(MN4)(MN3)의 게이트단에 연결되고, 인버터를 구성하는 P모스트랜지스터(MP1)와 N모스트랜지스터(MN1)의 출력은 P모스트랜지스터(MN5B)의 게이트단에 연결되는 구성으로써 상기한 기술구성의 동작상태 및 작용효과를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제2도에서 데이타신호(D)가 "하이"에서 "로우"상태로 변환(Transition)할때 인버터로서 동작하는 P모스트랜지스터(MP1)와 N모스트랜지스터(MN1)에 의해 "로우"에서 "하이"로 인버팅(inverting)된 신호는 약간의 딜레이 타임(Delay time)을 갖고 N모스트랜지스터(MN5B)를 턴-온(turn-on)시켜 콘덴서(CL)에 충전된 출력로드(Output Load)를 방전하기 시작한다. 이후 방전된 출력의 레벨이 P모스트랜지스터(MP3)(MP4)를 동작시킬 수 있는 점(Point)까지 내려가면 N모스트랜지스터(MN5A)도 턴온되어 출력로드를 방전한다.
즉, 기존의 출력버퍼의 크기(size)를 2등분하여 2단계에 거쳐서 방전시킴으로써 갑작스런 방전에 의한 커렌트 스파이크를 방지할 수 있다.
이때 출력버퍼의 직류전류 캐퍼빌러티(DC Current Capability)는 기존버퍼의 캐퍼빌러티와 동일하다.
따라서 본 고안에 따른 슬루 레이트 조절 출력버퍼는 커렌트 스파이크가 방지되어 커렌트 스파이크에 의한 파워 바운스(Power Bounce)를 방지할 수 있는 효과를 갖게된다.

Claims (1)

  1. p형 트랜지스터(MP1,MP2) 및 n형 트랜지스터(MN1,MN2)의 게이트 단자는 데이타 입력단에 공통으로 접속되고, 상기의 p형 트랜지스터(MP2)의 드레인단자가 p형 트랜지스터(MP3)의 드레인 단자 및 n형 트랜지스터(MN4)의 소오스 단자, p형 트랜지스터(MP4)의 소오스 단자, p형 트랜지스터(MP5A)의 게이트 단자에 공통으로 접속되고, 상기의 n형 트랜지스터(MN2)의 소오스 단자가 n형 트랜지스터(MN4)의 드레인단자, p형 트랜지스터(MP4)의 드레인 단자, n형 트랜지스터(MN3)의 소오스 단자, n형 트랜지스터(MN5A)의 게이트 단자에 공통으로 접속되고, 상기의 p형 트랜지스터(MP1)의 드레인 단자와 n형 트랜지스터(MN1)의 소오스 단자가 접속되어, 또한, P형 트랜지스터(MP5B) 및 n형 트랜지스터(MN5B)의 게이트 단자에 공통으로 접속되고, 상기의 p형 트랜지스터(MP5A)의 드레인 단자 및 n형 트랜지스터(MN5A)의 소오스 단자, n형 트랜지스터(MP5B)의 드레인 단자, n형 트랜지스터(MN5B)의 소오스단자가 접속되고, 또한 p형 트랜지스터(MP3) 및 n형 트랜지스터(MN4), p형 트랜지스터(MP4), n형 트랜지스터(MN3)의 게이트 단자와 커패시터 접지단이 구성된 출력단에 공통으로 접속되고, 상기의 p형 트랜지스터(MP1,MP2,MP3,MP5A,MP5B)의 소오스단자는 Vcc단자에 접속되고, 상기의 n형 트랜지스터(MN1,MN2,MN3,MN5A,MN5B)의 드레인 단자는 접지되는 것을 특징으로 하는 슬루레이트 조절레버.
KR2019890012809U 1989-08-31 1989-08-31 슬루 레이트 조절 출력버퍼 KR940005871Y1 (ko)

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KR100374547B1 (ko) * 1995-12-30 2003-04-23 주식회사 하이닉스반도체 데이타출력버퍼회로

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