KR950009087B1

KR950009087B1 - 반도체 집적회로의 출력회로

Info

Publication number: KR950009087B1
Application number: KR1019920015360A
Authority: KR
Inventors: 사토시 노나카
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1991-08-30
Filing date: 1992-08-26
Publication date: 1995-08-14
Also published as: KR930005371A; US5391939A; JP2922028B2; JPH0563541A

Abstract

내용 없음.

Description

반도체 집적회로의 출력회로

제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제2도는 상기 제1실시예에 따른 출력회로의 파형도.

제3도는 본 발명의 제2실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제4도는 본 발명의 제3실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제5도는 본 발명의 제4실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제6도는 본 발명의 제5실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제7도는 본 발명의 제6실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제8도는 본 발명의 제7실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제9도는 본 발명의 제8실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제10도는 본 발명의 제9실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제11도는 본 발명의 제10실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제12도는 본 발명의 제11실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제13도는 본 발명의 제12실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제14도는 본 발명의 제13실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제15도는 본 발명의 제14실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제16도는 본 발명의 제15실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제17도는 본 발명의 제16실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제18도는 본 발명의 제17실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제19도는 본 발명의 제18실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제20도는 본 발명의 제19실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제21도는 본 발명의 제20실시예에 따른 반도체 집적회로의 출력회로의 회로도.

제22도는 종래의 반도체 집적회로의 출력회로의 회로도.

제23도는 종래의 출력회로 또는 본 발명의 출력회로가 다수 설치된 반도체 집적회로의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

21, 51 : 프리버퍼회로 22A, 22B : 출력버퍼회로

23 : 출력단자

24, 28, 30, 32 : P챈널 MOS트랜지스터

25, 29, 31, 33 : N챈널 MOS트랜지스터 26 : 제1용량

27 : 제2용량 34, 35 : 저항

38, 45, 46 : 신호지연회로 41 : NAND게이트

42 : NOR게이트 39, 40, 43, 44 : 인버터

[산업상의 이용분야]

본 발명은 CMOS형 반도체 집적회로의 출력회로에 관한 것으로, 특히 다수의 출력회로의 출력이 동시에 스위칭될 때에 전원라인에 발생하는 노이즈의 영향을 삭감하도록 한 반도체 집적회로의 출력회로에 관한 것이다.

[종래의 기술 및 그 문제점]

반도체 집적회로에서는 신호를 외부로 출력하기 위해 출력회로가 설치되어 있다. 제22도는 종래의 출력회로의 구성을 나타낸 것으로, 집적회로 내부의 신호는 프리버퍼회로(11) 및 출력버퍼회로(12)를 경유하여 출력단자(13)로부터 출력된다.

CMOS형 반도체 집적회로에서는, 상기 프리버퍼회로(11) 및 출력버퍼회로(12)로서 통상 CMOS인버터가 사용되고 있다. 이러한 종류의 출력회로에서는 전원간에 순시(瞬時)적으로 큰 전류가 흐르지 않도록 하기 위해, 출력버퍼회로(12)를 구성하는 P챈널 MOS트랜지스터(14) 및 N챈널 MOS트랜지스터(15)로서 소자사이즈(예컨대, 챈널폭)가 작은 것을 사용하여 각각의 전류구동능력을 비교적 작게 하고 있다. 그 이유는 다음과 같다. 즉, 반도체 집적회로에서는 통상 제23도에 나타낸 바와 같이 고전위의 전원라인(16)과 저전위의 전원라인(17) 사이에 다수의 출력회로(18, 18, …)가 삽입되어 있다. 또, 상기 양전원라인(16, 17)에는 각각 저항성과 용량성 및 유도성을 갖는 부하가 기생적으로 존재하고 있다. 따라서, 복수개의 출력회로에서 동시에 출력이 스위칭되면, 전원으로 흘러들어가는 전류의 값이 단시간에 크게 변하기 때문에 전원라인(16) 또는 전원라인(17)에 노이즈가 발생하게 된다. 이러한 전원노이즈는 스위칭되어 있지 않은 출력회로를 경유하여 그 출력회로의 출력에 나타나게 되는데, 이 노이즈를 일반적으로 동시 스위칭 노이즈라고 부르고 있다. 이 때문에, 상기 출력버퍼회로(12)를 구성하는 MOS트랜지스터(14, 15)의 소자 사이즈를 어느 정도 이상으로 할 수 없다. 그러나 너무 지나치게 작게 하면, 이번에는 출력의 스위칭속도가 느려진다. 특히, 출력의 부하가 큰 경우에는 이러한 경향이 현저히 나타나게 되어 최근의 고속 디바이스로의 응용이 곤란하게 되어 버린다.

상술한 바와 같이 종래의 출력회로에서는, 출력회로의 부하구동능력을 떨어뜨리지 않으면서 동시 스위칭 노이즈에 의한 영향을 감소시키는 것이 곤란하다고 하는 결점이 있었다.

[발명의 목적]

이에 본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 출력회로의 부하구동능력을 떨어뜨리지 않으면서 동시 스위칭 노이즈에 의한 영향을 감소시킬 수 있는 반도체 집적회로의 출력회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 집적회로의 출력회로는, 신호출력단자와; 반도체 집적회로의 내부신호가 공급되는 프리버퍼회로; 입력단이 상기 프리버퍼회로의 출력단에 접속되고, 출력단이 상기 신호출력단자에 접속된 제1출력버퍼회로 및; 각각의 일단이 상기 프리버퍼회로의 출력단에 접속된 한쌍의 용량과, 전류통로가 일단이 상기 신호출력단자에 접속되고 제어전극이 상기 용량 중 대응하는 하나의 타단에 접속된 제1트랜지스터쌍 및, 전류통로의 상기 제1트랜지스터쌍중 대응하는 하나의 제어전극과 상기 신호출력단자 사이에 삽입되고 제어전극이 상기 용량중 대응하는 하나의 타단에 접속되며 상기 제1트랜지스터쌍의 도전형과 동일 도전형의 제2트랜지스터쌍을 적어도 포함하는 제2출력버퍼회로를 구비하여 이루어진 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 있어서는, 프리버퍼회로의 출력신호의 레벨이 변화하면, 우선 제1출력버퍼회로에 의해 출력단자가 구동된다. 한편, 제2출력버퍼회로에서는 출력단자를 구동하기 위한 제1트랜지스터쌍의 제어전극에 용량을 매개해서 프리버퍼회로의 출력신호가 공급되고 있다. 이 때문에, 상기 제1트랜지스터쌍의 제어전극의 전위변화가 완만해져서 제2출력버퍼회로에 의해 출력단자가 구동될 때의 출력단자에 흐르는 전류의 시간적 변화의 비율은 동일한 구동능력을 갖는 출력버퍼회로에 의한 것과 비교해 작아진다. 또, 출력단자의 신호전위가 어느 정도 변화한 후에, 제2트랜지스터쌍이 도통됨으로써 제1트랜지스터쌍의 제어게이트에 출력단자의 전위가 인가되어 제1트랜지스터쌍이 비도통상태로 된다. 이 때문에, 출력단자의 신호전위가 어느 정도 변화한 후에는, 제1출력버퍼회로에 의해서만 출력단자가 구동되게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.

제1도는 본 발명에 따른 반도체 집적회로의 출력회로의 제1실시예에 따른 구성을 나타낸 회로도이다. 동 도면에 있어서, 집적회로 내부의 신호는 프리버퍼회로(21)에 의해 증폭되고 파형정형(波形整形)되어 출력버퍼회로(22)에 공급된다. 이 출력버퍼회로(22)에서는, 상기 프리버퍼회로(21)의 출력신호가 증폭되고 파형정형되어 출력단자(23)를 매개해서 집적회로의 외부로 출력된다. 이 출력회로는, 상기 제23도에 나타낸 바와 같이 한쌍의 전원라인간에 다수 접속되어 있는 출력회로중에서 1개를 추출하여 나타낸 것이다.

상기 출력버퍼회로(22)는 제1출력버퍼회로(22A)와 제2출력버퍼회로(22B)로 구성되어 있다. 더욱이, 상기 제1출력버퍼회로(22A)는, 소오스가 고전위전원(Vcc)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 P챈널 MOS트랜지스터(24)와, 소오스가 저전위전원(GND)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 N챈널 MOS트랜지스터(25)로 이루어진 CMOS인버터로 구성되어 있다.

상기 제2출력버퍼회로(22B)는, 일단이 각각 상기 프리버퍼회로(21)의 출력단에 접속된 제1 및 제2용량(26, 27)과, 소오스가 상기 고전위전원(Vcc)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 MOS트랜지스터(28), 소오스가 상기 저전위전원(GND)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 MOS트랜지스터(29), 소오스·드레인간의 전류통로가 상기 MOS트랜지스터(28)의 게이트와 상기 출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 MOS트랜지스터(30) 및, 소오스·드레인간의 전류통로가 상기 MOS트랜지스터(29)의 게이트와 상기 출력단자(23) 사이에 삽입되고 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 MOS트랜지스터(31)로 구성되어 있다.

여기에서, 상기 제1출력버퍼회로(22A)를 구성하는 P챈널 MOS트랜지스터(24, 25) 각각의 소자 사이즈 예컨대 챈널폭은, 제2출력버퍼회로(22B)에 있어서 출력단자(23)를 직접 구동하는 P챈널 및 N챈널 MOS트랜지스터(28, 29) 각각의 챈널폭보다 작아지도록 설정되어 있다. 또, 프리버퍼회로(21)의 출력신호전위의 단위시간당 변화량에 비해 제2출력버퍼회로(22B)내의 MOS트랜지스터(28, 29)의 게이트전위의 단위시간당 변화량이 작아지도록, 프리버퍼회로(21)의 전류구동능력과 제1 및 제2용량(26, 27)의 값이 설정되어 있다.

다음에는 상기와 같이 구성된 회로의 동작을 제2도에 나타낸 파형도를 참조하여 설명한다. 여기에서는, 집적회로 내부의 신호 즉 프리버퍼회로(21)의 입력신호가 "H"레벨인 때에 출력단자(23)의 신호는 "H"레벨로 되어 있다고 하자. 이러한 상태일 때는, 제1출력버퍼회로(22A)내의 P챈널 MOS트랜지스터(24)만이 도통상태로 되어 있고, 제1출력버퍼회로(22A)내의 N챈널 MOS트랜지스터(25)와 제2출력버퍼회로(22B)내의 P챈널 및 N챈널 MOS트랜지스터(28, 29)는 모두 비도통이다.

다음에 프리버퍼회로(21)의 입력신호가 "H"레벨로부터 "L"레벨로 변화했다고 하자. 이에 따라, 프리버퍼회로(21)의 출력신호가 "L"레벨로부터 "H"레벨로 변화하여 제1출력버퍼회로(22A)내의 P챈널 MOS트랜지스터(24)가 비도통상태로 되고, N챈널 MOS트랜지스터(25)가 도통상태로 된다. 따라서, 출력단자(23)는 MOS트랜지스터(25)로 이루어진 방전경로를 매개해서 방전되어 출력단자(23)의 신호는 "H"레벨로부터 "L"레벨로 저하하기 시작한다.

한편, 제2출력버퍼회로(22B)내의 P챈널 MOS트랜지스터(28) 및 N챈널 MOS트랜지스터(29)의 게이트에는 제1 및 제2용량을 매개해서 프리버퍼회로(21)의 출력신호가 전달된다. 이때, 상술한 바와 같이 프리버퍼회로(21)의 출력신호전위의 단위시간당 변화량에 비해 상기 양트랜지스터(28, 29)의 게이트전위의 단위시간당 변화량이 작아지도록, 프리버퍼회로(21)의 전류구동능력과 제1 및 제2용량(26, 27)의 값이 설정되어 있다. 따라서, 상기 제2출력버퍼회로(22B)내에서는 P챈널 MOS트랜지스터(28)가 비도통상태로 되고 N챈널 MOS트랜지스터(29)가 도통상태로 되지만, N챈널 MOS트랜지스터(29)에 의한 방전경로에서 출력단자(23)로부터 방전을 행할 때의 방전전류의 단위시간당 변화량(di/dt)은 작아지게 된다. 이 때문에, 출력단자(23)의 방전개시 직후에서의 방전전류의 단위시간당 변화량은, 출력버퍼회로(22) 전체에서 거의 제1출력버퍼회로(22A)에서의 그것과 동등하게 된다.

상기 MOS트랜지스터(29)의 게이트전위가 "H"레벨까지 상승하면, 제2출력버퍼회로(22B)내의 MOS트랜지스터(31)가 도통을 개시한다. 따라서, 그후 MOS트랜지스터(29)의 게이트전위는 출력단자(23)의 전위에 추종(追從)하여 변화한다. 그리고, 최종적으로 출력단자(23)의 신호가 "L"레벨에 도달하면, MOS트랜지스터(31, 29)가 모두 비도통상태로 되어 출력단자(23)의 방전경로는 제1출력버퍼회로(22A)내의 N챈널 MOS트랜지스터(25)만으로 이루어진다.

이와 같이 출력단자(23)의 신호를 "H"레벨로부터 "L"레벨로 변화시키는 경우의 초기의 단계에서는, 제1출력버퍼회로(22A)내의 N챈널 MOS트랜지스터(25)와 제2출력버퍼회로(22B)내의 N챈널 MOS트랜지스터(29)가 모두 도통상태로 되어 충분한 전류구동능력으로 부하가 구동된다. 그에 따라, 출력의 스위칭속도를 빠르게 할 수 있다. 또, 출력신호가 "L"레벨까지 저하한 후에는 제1출력버퍼회로(22A)내의 N챈널 MOS트랜지스터(25)만이 도통상태로 되기 때문에, 출력단자(23)와 저전원(GND) 사이에 존재하는 저항성분은 종래의 경우보다도 높아진다. 이 때문에, 도시하지 않은 다른 다수의 출력회로에서 동시 스위칭 노이즈가 발생하여 GND의 전원라인을 매개해서 이 출력회로에 도달한다고 해도 도시한 출력회로를 매개해서 그 출력단자(23)에 이 노이즈가 나타나지 않게 된다.

제2도에 있어서 파선의 파형은 종래 회로의 경우를 나타내고 있다.

또, 상기 제1실시예에서는 제2출력버퍼회로(22B)에 있어서 드레인이 출력단자(23)에 접속되어 있는 P챈널 MOS트랜지스터(28)의 게이트에 대해 제1용량(26)을 매개해서 프리버퍼회로(21)의 출력신호가 공급되고 있고, 더욱이 이 MOS트랜지스터(28)의 게이트와 인버터(23)사이에는 P챈널 MOS트랜지스터(30)의 소오스·드레인간의 전류통로가 삽입되어 있다. 이 때문에, 출력단자의 신호를 "L"레벨로부터 "H"레벨로 변화시키는 경우의 초기의 단계에서는, 제1출력버퍼회로(22A)내의 P챈널 MOS트랜지스터(24)와 제2출력버퍼회로(22B)내의 P챈널 MOS트랜지스터(28)가 모두 도통상태로 되어 충분한 전류구동능력으로 부하를 구동시킬 수 있으므로, 출력신호가 "H"레벨로 상승할 때의 스위칭속도를 빠르게 할 수 있다. 또, 출력신호가 "H"레벨까지 상승한 후에는, 제1출력버퍼회로(22A)내의 P챈널 MOS트랜지스터(24)만이 도통상태로 되어 출력단자(23)와 고전위전원(Vcc) 사이에 존재하는 저항성분은 종래의 경우보다도 높아진다. 따라서, 이 경우에도 고전위전원(Vcc)의 전원라인을 매개해서 그 노이즈가 출력단자(23)에 나타나지 않게 된다.

또한, 상기 실시예에 있어서 제1 및 제2용량(26, 27)으로서 MOS캐패시터와 MOS트랜지스터의 게이트용량 및 PN접합용량 등으로 이루어진 실제의 용량소자를 이용하도록 해도 좋지만, 각각 MOS트랜지스터(28, 30)의 게이트에 기생적으로 존재하고 있는 게이트용량과 MOS트랜지스터(29, 31)의 게이트에 기생적으로 존재하고 있는 게이트용량 등의 기생용량을 이용하도록 해도 좋다.

제3도는 본 발명의 제2실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제1실시예에서의 제2출력버퍼회로(22B)내의 P챈널 MOS트랜지스터(28) 및 N챈널 MOS트랜지스터(29)를 확실하게 비도통상태로 설정하기 위해, 제2출력버퍼회로(22B)내에 각각 1개의 P챈널 MOS트랜지스터(32)와 N채널 MOS트랜지스터(33)를 추가하도록 한것이다. 즉, 상기 P챈널 MOS트랜지스터(32)의 소오스·드레인간의 전류통로는 고전위전원(Vcc)과 P챈널 MOS트랜지스터(28)의 게이트 사이에 삽입되고, 그 게이트에는 상기 프리버퍼회로(21)의 입력신호와 동상(同相)의 신호 예컨대 도시한 바와 같이 프리버퍼회로(21)의 입력신호가 공급된다. 마찬가지로, 상기 N챈널 MOS트랜지스터(33)의 소오스·드레인간의 전류통로는 저전위전원(GND)과 상기 N챈널 MOS트랜지스터(29)의 게이트 사이에 삽입되고, 그 게이트에는 상기 프리버퍼회로(21)의 입력신호와 동상의 신호 예컨대 도시한 바와 같이 프리버퍼회로(21)의 입력신호가 공급된다. 또, 상기 양 MOS트랜지스터(32, 33)로서 MOS트랜지스터(28, 29)에 비해 소자 사이즈가 충분히 작은 것이 사용된다.

이와 같은 구성에 있어서, 출력단자(23)의 신호가 "L"레벨로부터 "H"레벨로 변화하는 때는, 프리버퍼회로(21)의 입력신호가 "H"레벨로부터 "L"레벨로 변화하는 때이다. 이 때, 제2출력버퍼회로(22B)내의 MOS트랜지스터(28)의 게이트전위는 MOS트랜지스터(32)를 매개해서 최종적으로는 Vcc로 설정되므로, MOS트랜지스터(28)는 확실하게 비도통상태로 된다. 또, 마찬가지로 N챈널 MOS트랜지스터(33)가 설치됨으로써 출력단자(23)의 신호가 "H"레벨로부터 "L"레벨로 변화할 때에 제2출력버퍼회로(22B)내의 N챈널 MOS트랜지스터(29)는 확실하게 비도통상태로 된다.

제4도는 본 발명의 제3실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 프리버퍼회로(21)의 출력전위에 대한 상기 제2출력버퍼회로(22B)에서의 2개의 MOS트랜지스터(28, 29)의 게이트전위의 응답속도를 조정하기 위해, 2개의 저항(34, 35)을 추가하도록 한 것이다. 즉, 한쪽의 저항(34)은 상기 프리버퍼회로(21)의 출력단과 상기 제1용량(26)의 일단 사이에 삽입되고, 다른 쪽의 저항(35)는 상기 프리버퍼회로(21)의 출력단과 상기 제2용량(27)의 일단 사이에 삽입되어 있다.

제5도는 본 발명의 제4실시예에 따른 구성을 나타낸 회로도이다. 이 실시예에의 회로에서는, 상기 제4도에 나타낸 제3실시예의 회로에서 사용되고 있는 응답속도조정용의 한쪽의 저항(34)을 제1용량(26)의 타단과 MOS트랜지스터(28, 30)의 게이트 사이에 삽입하고, 다른쪽의 저항(35)을 제2용량(27)의 타단과 MOS트랜지스터(29, 31)의 게이트 사이에 삽입하도록 회로접속을 변경한 것이다. 이와 같이 저항(34, 35)은 제1 및 제2용량(26, 27) 각각에 대해 직렬로 접속되어 있으면 좋다.

계속해서, 본 발명의 제5실시예를 제6도를 참조하여 설명한다. 이 실시예의 회로는 출력단자를 고임피던상태로 설정하는 기능이 추가된 것이다.

동 도면에 있어서, 집적회로 내부의 신호는 NAND게이트(41) 및 NOR게이트(42)로 이루어진 프리버퍼 회로에 의해 증폭되고 파형정형되어 2개의 출력버퍼회로에 공급된다. 또, 상기 2개의 출력버퍼회로의 출력 신호는 출력단자(23)를 매개해서 집적회로의 외부로 출력된다. 이 실시예의 출력회로도, 상기 제23도에 나타낸 바와 같이 1쌍의 전원라인 사이에 다수 접속되어 있는 출력 회로중에서 1개를 추출하여 나타낸 것이다.

프리버퍼회로를 구성하는 NAND게이트(41) 및 NOR게이트(42)에는 집적회로 내부의 신호외에 상기 출력단자(23)를 고임피던스상태로 설정하기 위한 제어신호(G, /G : 여기서, /G는 G의 반전신호를 의미함)가 공급된다.

상기 2개의 출력 버퍼회로중 한쪽은, 소오스가 고전위전원(Vcc) 에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 NAND게이트(41)의 출력단에 접속된 P챈널 MOS트랜지스터(24)와, 소오스가 저전위전원(GND)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 NOR게이트(42)의 출력단에 접속된 N챈널 MOS트랜지스터(25)로 구성되어 있다.

또 다른쪽의 출력버퍼회로는, 일단이 상기 NAND게이트(41)의 출력단에 접속된 제1용량(26)과, 일단이 상기 NOR게이트(42)의 출력단에 접속된 제2용량(27), 소오스가 상기 고전위전원(Vcc)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 MOS트랜지스터(28), 소오스가 상기 저전위전원(GND)에 접속되고 드레인이 상기 출력단자(23)에 접속되며 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 MOS트랜지스터(29), 소오스·드레인간의 전류통로가 상기 MOS트랜지스터(28)의 게이트와 상기 출력단자(23)사이에 삽입되고 게이트가 상기 MOS트랜지스터(28)의 게이트에 접속된 P챈널 MOS트랜지스터(30), 소오스 ·드레인간의 전류통로가 상기 MOS트랜지스터(29)의 게이트와 상기 출력단자(23) 사이에 삽입되고 게이트가 상기 MOS트랜지스터(29)의 게이트에 접속된 N챈널 MOS트랜지스터(31), 상기 NAND게이트(41)의 출력신호를 반전시키는 제1인버터(43), 상기 NOR게이트(42)의 출력신호를 반전시키는 제2인버터(44), 소오스·드레인간의 전류통로가 상기 MOS트랜지스터(28)의 게이트와 상기 고전위전원(Vcc) 사이에 삽입되고 게이트에 상기 제1인버터(43)의 출력신호가, 공급되는 P챈널 MOS트랜지스터(32) 및 소오스·드레인간의 전류통로가 상기 MOS 트렌지스터(29)의 게이트와 저전위전원(GND) 사이에 삽입되고 게이트에 상기 제2인버터(44)의 출력신호가 공급되는 N챈널 MOS트랜지스터(33)로 구성되어 있다.

여기서, 상기 P챈널 및 N챈널 MOS트랜지스터(24, 25) 각각의 소자 사이즈 예컨대 챈널폭은, 출력단자(23)를 직접 구동하는 P챈널 및 N챈널 MOS트랜지스터(28, 29) 각각의 챈널폭보다 작아지도록 설정되어 있다. 또, 프리버퍼회로를 구성하는 NAND게이트(41) 및 NOR게이트(42) 각각의 출력신호전위의 단위시간 당 변화량에 비해 MOS 트랜지(28 , 29) 의 게이트전위의 단위시간당 변화량이 작아지도록, NAND게이트(41) 및 NOR게이트(42)의 전류구동능력과 제1 및 제2용량 (26, 27)의 값이 설정되어 있다.

이와같은 구성에 있어서, 제어신호(G)가 "L"레벨, 제어신호(/G)가 "H" 레벨로 설정된 때에는, 프리버퍼회로내의 NAND게이트(41)의 출력신호는 "H"레벨, NOR게이트(42)의 출력신호는 "L"레벨로 되어 P챈널 MOS트랜지스터(24, 28) 및 N챈널 MOS트랜지스터(25, 29)가 전부 비도통 상태로 된다. 이 때문에, 출력단자(23)는 고임피던스상태로 설정된다.

한편, 제어신호(G)가 "H"레벨, 제어신호(/G)가 "L"레벨로 설정되어 있을 때에는, NAND게이트(41) 및 NOR게이트(42)는 입력신호를 반전시키는 인버터로서 동작한다. 따라서, 이 경우에는 상기 제3도에 나타낸 제2실시예의 회로와 마찬가지로 동작한다.

또한, 이 실시예의 회로에서는 P챈널 MOS트랜지스터(28) 및 N챈널 MOS트랜지스터(29)를 확실하게 비도통상태로 하기 위해 설치되어 있는 P챈널 MOS트랜지스터(32) 및 N챈널 MOS트랜지스터(33)도 제어신호(G, /G)에 따라 도통제어 시킬 필요가 있다. 따라서, 이 실시예의 회로에서는 제1 및 제2인버터(43, 44)에 의해 NAND게이트(41) 및 NOR게이트(42)의 출력을 반전시켜 트랜지스터(32, 33)의 게이트에 공급하도록 하고 있다.

제7도는 본 발명의 제6실시예에 따른 구성을 나타낸 회로도이다. 상기 제1도에 나타낸 실시예의 회로에서는 상기 P챈널 및 N챈널 MOS트랜지스터(30, 31)의 게이트를 상기 제1 및 제2용량(26, 27)의 타단에 접속하였지만, 이 실시예의 회로에서는 상기 양 MOS트랜지스터(30, 31)의 게이트를 프리버퍼회로(21)의 출력단에 접속하여 양 MOS트랜지스터(30, 31)를 프리버퍼회로(21)의 출력에 의해 제어하도록 한 것이다.

제8도는 본 발명의 제7실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제7도에 나타낸 실시예와 마찬가지의 변형을 상기 제4도에 나타낸 실시예의 회로에 실시함으로써, MOS트랜지스터(30, 31)를 프리버퍼회로(21)의 출력에 의해 제어하도록 한 것이다.

제9도는 본 발명의 제8실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제1도에 나타낸 실시예의 회로중 상기 P챈널 MOS트랜지스터(30)의 소오스·드레인간의 전류 통로에 대해 P챈널 MOS트랜지스터(36)의 소오스·드레인간의 전류통로를 직렬로 삽입하고, 상기 N챈널 MOS트랜지스터(31)의 소오스·드레인간의 전류통로에 대해 N챈널 MOS트랜지스터(37)의 소오스·드레인간의 전류통로를 직렬로 삽입하며, 더욱이 프리버퍼 회로(21)의 출력을 소정시간 지연시키는 지연회로(38)를 설치하고, 이 지연회로(38)의 출력을 상기 양 MOS트랜지스터(36, 37)의 게이트를 공급함으로써, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할수 있도록 한 것이다.

제10도는 본 발명의 제9실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제9도에 나타낸 실시예와 마찬가지의 변형을 상기 제3도에 나타낸 실시예의 회로에 실시함으로서, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할 수 있도록 한 것이다.

제11도는 본 발명의 제10실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제1도에 나타낸 실시예의 회로중 상기 P챈널 MOS트랜지스터(30)의 소오스·드레인간의 전류통로에 대해 P챈널 MOS트랜지스터(36)의 소오스·드레인간의 전류통로를 직렬로 삽입하고, 상기 N챈널 MOS트랜지스터(31)의 소오스·드레인간의 전류통로에 대해 N챈널 MOS트랜지스터(37)의 소오스·드레인간의 전류통로를 직렬로 삽입하여, 더욱이 프리버퍼회로(21)의 출력을 소정시간 지연시키는 지연회로(38)를 설치하고, 이 지연 회로(38)의 출력을 상기 양 MOS트랜지스터(36, 37)의 게이트에 공급함으로서, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할수 있도록 한 것이다.

제12도는 본 발명의 제11실시예의 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제3도에 나타낸 실시예의 회로중 상기 P챈널 MOS트랜지스터(30)의 소오스·드레인간의 전류통로에 대해 P챈널 MOS트랜지스터(36)의 소오스·드레인간의 전류통로를 직렬로 삽입하고, 상기 N챈널 MOS트랜지스터(31)의 소오스·드레인간의 전류통로에 대해 N챈널 MOS트랜지스터(37)의 소오스·드레인간의 전류통로를 직렬로 삽입하며, 더욱이 프리버퍼회로(21)의 출력을 소정시간 지연시키는 지연회로(38)을 설치하고, 이 지연 회로(38)의 출력을 상기 양 MOS트랜지스터(36, 37)의 게이트에 공급함으로서, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할 수 있도록 한 것이다.

제13도는 본 발명의 제 12실시예에 따른 구성을 나타낸 회로도이다. 이실시예의 회로에서는, 상기 제9도에 나타낸 실시예중의 신호지연회로(38)를 설치하는 대신에, 출력단자(23)의 신호를 반전시키는 인버터(39)를 설치하고, 이 인버터(39)의 출력을 상기 P챈널 MOS트랜지스터(36) 및 N챈널 MOS트랜지스터(37)의 양게이트에 공급함으로서, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할수 있도록 한 것이다.

제14도는 본 발명의 제13실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제13도에 나타낸 실시예와 마찬가지의 변형을 상기 제10도에 나타낸 실시예의 회로에 실시함으로서, 제2출력버퍼회로(22B)의 입력에 대한 출력의 추종특성을 제어할 수 있도록 한 것이다.

제15도는 본 발명의 제14실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제13도에 나타낸 실시예의 회로중의 N챈널 MOS트랜지스터(37)의 게이트에 상기 인버터(39)의 출력을 공급하는 대신에, 출력단자(23)의 신호를 반전시키는 인버터(40)을 추가하고, 이 인버터(40)의 출력을 상기 MOS트랜지스터(37)의 게이트에 공급하도록 한 것이다.

제16도는 본 발명의 제15실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로에서는, 상기 제14도에 나타낸 실시예의 회로중의 N챈널 MOS트랜지스터(37)의 게이트에 상기 인버터(39)의 출력을 공급하는 대신에, 출력단자(23)의 신호를 반전시키는 인버터(40)를 추가하고, 이 인버터(40)의 출력을 상기 MOS트랜지스터(37)의 게이트에 공급하도록 한 것이다.

제17도는 본 발명의 제16실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로는, 상기 제6도에 나타낸 실시예의 회로와 마찬가지로 상기 제8도에 나타낸 실시예의 회로에 대해 출력단자를 고임피던스상태로 설정하는 기능을 추가한 것이다. 여기에서, 상기 제6도 및 제8도와 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.

제18도는 본 발명의 제17실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로는, 상기 제6도에 나타낸 실시예의 회로와 마찬가지로 상기 제10도에 나타낸 실시예의 회로에 대해 출력단자를 고임피던스상태로 설정하는 기능을 추가한 것이다. 이 경우, 상기 신호지연회로(38)에 상당하는 것으로 2개의 신호지연 회로(45, 46)가 설치되어 있고, 한쪽의 신호지연회로(45)의 출력은 상기 P챈널 MOS트랜지스터(36)의 게이트에, 다른쪽의 신호지연회로(46)의 출력은 상기 N챈널 MOS트랜지스터(37)의 게이트에 각각 공급된다.

제19도는 본 발명의 제18실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로는, 상기 제6도에 나타낸 실시예의 회로와 마찬가지로 상기 제12도에 나타낸 실시예의 회로에 대해 출력단자를 고임피던스상태로 설정하는 기능을 추가한 것이다. 이경우에도, 상기 신호지연회로(38)에 상당하는 것으로서 2개의 신호지연회로(45, 46)가 설치되어 있다.

제20도는 본 발명이 제19실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로는, 상기 제6도에 나타낸 실시예의 회로와 마찬가지로 상기 제16도에 나타낸 실시예의 회로에 대해 출력단자를 고임피던스상태로 설정하는 기능을 추가한 것이다.

제21도는 본 발명의 제20실시예에 따른 구성을 나타낸 회로도이다. 이 실시예의 회로는, 상기 제6도에 나타낸 실시예의 회로와 마찬가지로 상기 제14도에 나타낸 실시예의 회로에 대해 출력단자를 고임피던스상태로 설정하는 기능을 추가한 것이다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것일 뿐이고, 본원 발명의 기술적 범위를 도면에 나타낸 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 출력회로의 부하구동능력을 떨어뜨리지 않으면서 동시 스위칭 노이즈에 의한 영향을 감소시킬수 있는 반도체 집적회로의 출력회로를 제공할 수 있다.

Claims

신호출력단자(23)와, 반도체 집적회로의 내부신호가 공급되는 프리버퍼회로(21), 입력단이 상기 프리버퍼회로(21)의 출력단에 접속되고 출력단이 상기 신호출력단자(23)에 접속된 제1출력버퍼회로(22A) 및, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량과, 전류통로의 일단이 상기 신호출력 단자(23)에 접속되고 제어전극이 상기 용량중 대응하는 하나의 타단에 접속된 제1트랜지스터쌍 및, 전류통로가 상기 제1트랜지스터쌍중 대응하는 하나의 제어전극과 상기 신호출력단자(23) 사이에 삽입되고 제어전극이 상기 용량중 대응하는 하나의 타단에 접속되며 상기 제1트랜지스터쌍의 도전형과 동일 도전형의 제2트랜지스터쌍을 적어도 포함하는 제2출력버퍼회로(22B)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제1항에 있어서, 상기 용량은 상기 제1 및 제2트랜지스터쌍의 제어전극에 존재하고 있는 용량을 포함하는 기생용량으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제1항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 제1 및 제2용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 제1전원에 접속되고, 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 제1 MOS트랜지스터(28), 소오스·드레인간의 전류통로의 일단이 제2전원에 접속되고, 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 제2MOS트랜지스터(29), 소오스·드레인간의 전류통로가 상기 제1MOS트랜지스터(28)의 게이트와 상기 신호출력단자(23)사이에 삽입되고, 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 제3MOS트랜지스터(30) 및, 소오스·드레인간의 전류통로가 상기 제2MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고, 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 제4 MOS트랜지스터(31)를 포함하는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제3항에 있어서, 상기 제2출력버퍼회로(22B)는, 소오스·드레인간의 전류통로의 일단이 상기 제1전원에 접속되고, 이 전류통로의 타단이 상기 제1 MOS트랜지스터(28)의 게이트에 접속되며, 상기 프리버퍼회로(21)에 공급되는 내부신호가 게이트에 공급되는 P챈널 제5 MOS트랜지스터(32)와, 소오스·드레인간의 전류통로의 일단이 상기 제2전원에 접속되고, 이 전류통로의 타단이 상기 제2 MOS트랜지스터(29)의 게이트에 접속되며, 상기 프리버퍼회로(21)에 공급되는 내부신호가 게이트에 공급되는 N챈널 제6 MOS트랜지스터(33)를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제4항에 있어서, 상기 제2출력버퍼회로(22B)는, 상기 제1 및 제2용량(26, 27)에 대해 각각 직렬로 접속된 제1 및 제2저항(34, 35)을 더 포함하는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제3항에 있어서, 상기 제2출력버퍼회로(22A)는, 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 P챈널 제5 MOS트랜지스터(24)와, 게이트가 상기 프리버퍼회로(21)의 출력단에 접속되고, 드레인이 상기 제5 MOS트랜지스터(24)의 드레인에 접속된 N챈널 제6 MOS트랜지스터(25)로 구성되고, 상기 제1출력버퍼회로(22A)의 상기 제5 및 제6 MOS트랜지스터(24, 25)의 전류구동능력이 상기 제2출력버퍼회로(22B)의 상기 제1 및 제2 MOS트랜지스터(28, 29)의 전류구동능력보다도 각각 작게 설정되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
신호출력단자(23)와, 반도체 집적회로의 내부신호 및 상기 신호출력단자(23)를 고임피던스상태로 제어하기 위한 제어신호가 공급되고, 양신호에 따라 제1 및 제2신호를 출력하는 프리버퍼회로(41, 42), 각 게이트에 상기 제1 및 제2신호가 각각 공급되는 P챈널 MOS트랜지스터 및 N챈널 MOS트랜지스터로 이루어지고, 출력단이 상기 신호출력단자(23)에 접속된 제1출력버퍼회로(24, 25) 및, 각각의 일단이 상기 프리버퍼회로(41, 42)의 출력단에 접속된 제1 및 제2용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 제1전원에 접속되고 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 제1 MOS트랜지스터(28), 소오스·드레인간의 전류통로의 일단이 제2전원에 접속되고 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 제2 MOS트랜지스터(29), 소오스·드레인간의 전류통로가 상기 제1 MOS트랜지스터(28) 의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 타단에 접속된 P챈널 제3 MOS트랜지스터(30) 및, 소오스·드레인간의 전류통로가 상기 제2 MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제2용량(27)의 타단에 접속된 N챈널 제4 MOS트랜지스터(31)를 포함하는 제2출력버퍼회로를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제7항에 있어서, 상기 제1용량(26)은 상기 제1 및 제3트랜지스터(28, 30)의 제어전극에 존재하고 있는 용량을 포함하는 기생용량으로 구성되고, 상기 제2용량(27)은 상기 제2 및 제4트랜지스터(29, 31)의 제어전극에 존재하고 있는 용량을 포함하는 기생용량으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제7항에 있어서, 상기 프리버퍼회로는, 상기 내부신호 및 상기 제어신호가 공급되어 상기 제1신호를 출력하는 NAND게이트회로(41)와, 상기 내부신호 및 상기 제어신호가 공급되어 상기 제2신호를 출력하는 NOR게이트회로(42)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제7항에 있어서, 상기 제2출력버퍼회로는, 소오스·드레인간의 전류통로의 일단이 상기 제1전원에 접속되고, 이 전류통로의 타단이 상기 제3 MOS트랜지스터(30)의 게이트에 접속되며, 상기 프리버퍼회로로부터 출력되는 제1신호와 상보적인 관계에 있는 제3신호가 게이트에 공급되는 P챈널 제5 MOS트랜지스터(32)와, 소오스·드레인간의 전류통로의 일단이 상기 제2전원에 접속되고, 이 전류통로의 타단이 상기 제4 MOS트랜지스터(31)의 게이트에 접속되며, 상기 프리버퍼회로로부터 출력되는 제2신호와 상보적인 관계에 있는 제4신호가 게이트에 공급되는 N챈널 제6 MOS트랜지스터(33)를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 출력회로.
제7항에 있어서, 상기 제1출력버퍼회로는, 게이트가 상기 프리버퍼회로의 출력단에 접속된 P챈널 제5 MOS트랜지스터(24)와, 드레인이 상기 제5 MOS트랜지스터(24)의 드레인에 접속되고 상기 프리버퍼회로의 제2신호가 게이트에 공급되는 N챈널 제6 MOS트랜지스터(25)로 구성되고, 상기 제1출력버퍼회로의 상기 제5 및 제6 MOS트랜지스터(24, 25)의 전류구동능력이 상기 제2출력버퍼회로의 상기 제1 및 제2 MOS트랜지스터(28, 29)의 전류구동능력보다도 각각 작게 설정되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
신호출력단자(23)와, 반도체 집적회로의 내부신호가 공급되는 프리버퍼회로(21), 상기 프리버퍼회로(21)와 상기 신호출력단자(23)간에 접속되어 상기 프리버퍼회로(21)의 출력신호에 의해 활성화/비활성화가 제어되는 제1출력버퍼회로(22A) 및, 상기 프리버퍼회로(21)와 상기 신호출력단자(23)간에 상기 제1출력버퍼회로(22A)와 병렬로 접속되어 상기 신호출력단자(23)의 전위가 고신호레벨과 저신호레벨간의 미리 설정된 범위내에 있을 때만 동작하여, 용량을 매개한 상기 프리버퍼회로(21)의 출력신호에 의해 활성화상태로, 상기 신호출력단자(23)에 접속되어 있는 트랜지스터회로에 의해 비활성화상태로 제어되는 제2출력버퍼회로(22B)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 각가의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 전원에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 제1 MOS트랜지스터쌍(28, 29) 및 소오스·드레인간의 전류통로의 일단 및 게이트가 상기 제1 MOS트랜지스터쌍(28, 29)중 대응하는 하나의 게이트에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속된 제2 MOS트랜지스터쌍(30, 31)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 전원에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 제1 MOS트랜지스터상(28, 29) 및, 소오스·드레인간의 전류통로의 일단이 상기 제1 MOS트랜지스터상(28, 29)중 대응하는 하나의 게이트에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2 MOS트랜지스터쌍(30, 31)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 전원에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 제1 MOS트랜지스터쌍(28, 29), 소오스·드레인간의 전류통로의 일단이 상기 제1 MOS트랜지스터쌍(28, 29)중 대응하는 하나의 게이트에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2 MOS트랜지스터쌍(30, 31), 상기 프리버퍼회로(21)의 출력이 공급되는 신호지연회로(38, 45, 46) 및, 전류통로가 상기 제2 MOS트랜지스터쌍(30, 31)중 대응하는 하나의 소오스·드레인간의 전류통로에 대해 병렬로 삽입되고, 게이트에 상기 신호지연회로(38, 45, 46) 의 출력이 공급되는 제3 MOS트랜지스터쌍(36, 37)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 전원에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 제1 MOS트랜지스터쌍(28, 29), 소오스·드레인간의 전류통로의 일단이 상기 제1 MOS트랜지스터쌍(28, 29)중 대응하는 하나의 게이트에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 2 MOS트랜지스터쌍(30, 31), 상기 프리버퍼회로(21)의 출력이 공급되는 신호지연회로(38, 45, 46) 및, 전류통로가 상기 제2 MOS트랜지스터쌍(30, 31)중 대응하는 하나의 소오스·드레인간의 전류통로에 대해 병렬로 삽입되고, 게이트에 상기 신호지연회로(38, 45, 46)의 출력이 공급되는 제1 MOS트랜지스터쌍(36, 37)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 일단이 상기 프리버퍼회로(21)의 출력단에 접속된 한쌍의 용량(26, 27)과, 소오스·드레인간의 전류통로의 일단이 전원에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 용량(26, 27)중 대응하는 하나의 타단에 접속된 제1 MOS트랜지스터쌍(28, 29), 소오스·드레인간의 전류통로의 일단이 상기 제1 MOS트랜지스터쌍(28, 29)중 대응하는 하나의 게이트에 접속되고, 이 전류통로의 타단이 상기 신호출력단자(23)에 접속되며, 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2MOS트랜지스터상(30, 31), 입력단이 상기 신호출력단자(23)에 접속된 반전회로(39, 40) 및, 전류통로가 상기 제2 MOS트랜지스터쌍(30, 31)중 대응하는 하나의 소오스·드레인간의 전류통로에 대해 직렬로 삽입되고, 게이트에 상기 반전회로(39, 40)의 출력이 공급되는 제3 MOS트랜지스터쌍(36, 37)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
제13항에 있어서, 상기 제2출력버퍼회로(22B)는 상기 용량(26, 27)에 대해 각각 직렬로 접속된 한쌍의 저항(34, 35)을 더 구비하여 이루어진 것을 특징으로 하는반도체 집적회로의 출력회로.
제12항에 있어서, 상기 프리버퍼회로(21)는 공급되는 제어신호에 따라 출력을 고임피던스상태로 유지하는 3상태(tri-state) 기능을 갖고 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.