JP2674228B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2674228B2 JP2674228B2 JP1198603A JP19860389A JP2674228B2 JP 2674228 B2 JP2674228 B2 JP 2674228B2 JP 1198603 A JP1198603 A JP 1198603A JP 19860389 A JP19860389 A JP 19860389A JP 2674228 B2 JP2674228 B2 JP 2674228B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、出力バッファ回路に関し、特に高速の信号
処理回路に好適の出力バッファ回路に関する。
処理回路に好適の出力バッファ回路に関する。
［従来の技術］ 従来、この種の出力バッファとして、例えば第４図に
示す回路が知られている。
示す回路が知られている。
第４図において、インダクタンスＬ及び容量Ｃは、特
性インピーダンスZ0の信号伝送路を等価的に表してい
る。この出力バッファ回路は、入力信号I3により、イン
バータ51,52及びインバータ53,54からなる駆動回路G32
及びG32を夫々介してＰチャネルトランジスタP31とＮチ
ャネルトランジスタN31とを相補的に切換え、特性イン
ピーダンスZ0の信号伝送路を通して出力信号O3のレベル
を制御するものとなっている。
性インピーダンスZ0の信号伝送路を等価的に表してい
る。この出力バッファ回路は、入力信号I3により、イン
バータ51,52及びインバータ53,54からなる駆動回路G32
及びG32を夫々介してＰチャネルトランジスタP31とＮチ
ャネルトランジスタN31とを相補的に切換え、特性イン
ピーダンスZ0の信号伝送路を通して出力信号O3のレベル
を制御するものとなっている。
［発明が解決しようとする課題］ ところで、近年、LSIを使用したシステムの高速化に
伴い、出力バッファ回路には駆動能力が大きく、高速で
動作するものが要求されるようになってきた。この要求
に対処すべく、従来の出力バッファ回路では、出力信号
を切換えるためのトランジスタの幾何学的寸法を大きく
することがなされているが、かかる対応では信号伝送路
の特性インピーダンスに比べ、出力バッファの出力イン
ピーダンスが小さくなり、第５図に示されているよう
に、信号伝送路を通った出力信号に大きなオーバーシュ
ート及びアンダーシュートが発生し、これらに起因して
誤動作が発生するという問題点があった。
伴い、出力バッファ回路には駆動能力が大きく、高速で
動作するものが要求されるようになってきた。この要求
に対処すべく、従来の出力バッファ回路では、出力信号
を切換えるためのトランジスタの幾何学的寸法を大きく
することがなされているが、かかる対応では信号伝送路
の特性インピーダンスに比べ、出力バッファの出力イン
ピーダンスが小さくなり、第５図に示されているよう
に、信号伝送路を通った出力信号に大きなオーバーシュ
ート及びアンダーシュートが発生し、これらに起因して
誤動作が発生するという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、オーバーシュート及びアンダーシュートの発生を抑
制することができ、しかも高速動作が可能な出力バッフ
ァ回路を提供することを目的とする。
て、オーバーシュート及びアンダーシュートの発生を抑
制することができ、しかも高速動作が可能な出力バッフ
ァ回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る出力バッファ回路は、入力信号に従って
信号伝送路の特性インピーダンスを駆動すると共に、前
記信号伝送路の特性インピーダンスに等しい出力インピ
ーダンスを有する相補対接続された第１及び第２のトラ
ンジスタからなる第１の出力回路と、出力端が前記信号
伝送路に接続され、相補対接続された第３及び第４のト
ランジスタからなる第２の出力回路と、前記入力信号の
変化時のみ前記第２の出力回路を能動状態にする制御回
路とを有することを特徴とする。
信号伝送路の特性インピーダンスを駆動すると共に、前
記信号伝送路の特性インピーダンスに等しい出力インピ
ーダンスを有する相補対接続された第１及び第２のトラ
ンジスタからなる第１の出力回路と、出力端が前記信号
伝送路に接続され、相補対接続された第３及び第４のト
ランジスタからなる第２の出力回路と、前記入力信号の
変化時のみ前記第２の出力回路を能動状態にする制御回
路とを有することを特徴とする。
［作用］ 本発明によれば、信号伝送路を通った出力点の電圧
は、当初第１の出力回路のトランジスタと第２の出力回
路のトランジスタとを介して何れかのレベルに向かって
上昇又は下降するが、所定のレベルに近付くと、制御回
路によって第２の出力回路のトランジスタが非導通状態
となり、出力インピーダンスが信号伝送路の特性インピ
ーダンスと等しい第１の出力回路の一方のトランジスタ
のみを介して電流が供給されるので、出力点におけるオ
ーバーシュート及びアンダーシュートを低減することが
できる。しかも、本発明によれば、信号変化点では第１
及び第２の出力回路による低出力インピーダンスでの充
放電がなされるので、高速に動作させることができる。
は、当初第１の出力回路のトランジスタと第２の出力回
路のトランジスタとを介して何れかのレベルに向かって
上昇又は下降するが、所定のレベルに近付くと、制御回
路によって第２の出力回路のトランジスタが非導通状態
となり、出力インピーダンスが信号伝送路の特性インピ
ーダンスと等しい第１の出力回路の一方のトランジスタ
のみを介して電流が供給されるので、出力点におけるオ
ーバーシュート及びアンダーシュートを低減することが
できる。しかも、本発明によれば、信号変化点では第１
及び第２の出力回路による低出力インピーダンスでの充
放電がなされるので、高速に動作させることができる。
［実施例］ 以下、本発明の実施例を添付の図面に基づいて説明す
る。
る。
第１図は本発明の第１の実施例に係る出力バッファ回
路の回路図である。
路の回路図である。
第１図において、インダクタンスＬ及び容量Ｃは、特
性インピーダンスZ0の信号伝送路を等価的に表してい
る。
性インピーダンスZ0の信号伝送路を等価的に表してい
る。
電源VDDと接地端子との間には、第１の出力回路を構
成するＰチャネルトランジスタP11とＮチャネルトラン
ジスタN11とが直列に接続されている。これらトランジ
スタP11,N11は、信号伝送路の特性インピーダンスZ0と
等しい出力インピーダンスを有し、その共通接続された
ドレインが前記信号伝送路に接続されている。これらト
ランジスタP11,N11の各ゲートには、インバータ11,12の
縦続回路からなる駆動回路G12及びインバータ13,14の縦
続回路からなる駆動回路G13を夫々介して入力信号I1が
与えられている。
成するＰチャネルトランジスタP11とＮチャネルトラン
ジスタN11とが直列に接続されている。これらトランジ
スタP11,N11は、信号伝送路の特性インピーダンスZ0と
等しい出力インピーダンスを有し、その共通接続された
ドレインが前記信号伝送路に接続されている。これらト
ランジスタP11,N11の各ゲートには、インバータ11,12の
縦続回路からなる駆動回路G12及びインバータ13,14の縦
続回路からなる駆動回路G13を夫々介して入力信号I1が
与えられている。
一方、電源VDDと接地端子との間には、第２の出力回
路を構成するＰチャネルトランジスタP12とＮチャネル
トランジスタN12とが直列に接続されている。これらト
ランジスタP12,P12は、要求される出力バッファ回路の
遅延時間を満足するような幾何学的寸法に設定され、例
えば高速性を高めるため、低出力インピーダンスとなる
ように設定されている。そして、これらトランジスタP
12,N12の共通接続されたドレインも前記信号伝送路に接
続されている。
路を構成するＰチャネルトランジスタP12とＮチャネル
トランジスタN12とが直列に接続されている。これらト
ランジスタP12,P12は、要求される出力バッファ回路の
遅延時間を満足するような幾何学的寸法に設定され、例
えば高速性を高めるため、低出力インピーダンスとなる
ように設定されている。そして、これらトランジスタP
12,N12の共通接続されたドレインも前記信号伝送路に接
続されている。
これらトラジスタP12,N12の各ゲートには、入力信号I
1の変化時のみトランジスタP12又はN12を導通状態にさ
せる補助駆動回路G11,G14の出力が供給されている。補
助駆動回路G11は、入力信号I1を反転させるインバータ1
6,17,18の縦続回路と、その出力と上記入力信号I1とを
入力とするNORゲート15と、その出力を反転させるイン
バータ19とによって構成されている。補助駆動回路G14
は、入力信号I1を反転させるインバータ21,22,23の縦続
回路と、その出力と上記入力信号I1とを入力するNANDゲ
ート20と、その出力を反転させるインバータ24とによっ
て構成されている。
1の変化時のみトランジスタP12又はN12を導通状態にさ
せる補助駆動回路G11,G14の出力が供給されている。補
助駆動回路G11は、入力信号I1を反転させるインバータ1
6,17,18の縦続回路と、その出力と上記入力信号I1とを
入力とするNORゲート15と、その出力を反転させるイン
バータ19とによって構成されている。補助駆動回路G14
は、入力信号I1を反転させるインバータ21,22,23の縦続
回路と、その出力と上記入力信号I1とを入力するNANDゲ
ート20と、その出力を反転させるインバータ24とによっ
て構成されている。
第２図はこの出力バッファ回路の動作を示す波形図で
ある。
ある。
入力信号I1がVDDレベルから０レベルに変化すると、
駆動回路G12,G13を介してトランジスタP11,N11の各ゲー
ト電位が０レベルに変化するので、トランジスタP11が
オン、トランジスタN11がオフとなる。同時に、補助駆
動回路G11のNORゲート15及びインバータ19並びに補助駆
動回路G14のNANDゲート20及びインバータ24を介してト
ランジスタP12,N12の各ゲート電位が０レベルに変化す
るので、トランジスタP12がオン、トランジスタN12がオ
フとなる。これにより、トランジスタP11,P12によって
信号伝送路が急速に充電され、出力信号は速やかに立上
がる。
駆動回路G12,G13を介してトランジスタP11,N11の各ゲー
ト電位が０レベルに変化するので、トランジスタP11が
オン、トランジスタN11がオフとなる。同時に、補助駆
動回路G11のNORゲート15及びインバータ19並びに補助駆
動回路G14のNANDゲート20及びインバータ24を介してト
ランジスタP12,N12の各ゲート電位が０レベルに変化す
るので、トランジスタP12がオン、トランジスタN12がオ
フとなる。これにより、トランジスタP11,P12によって
信号伝送路が急速に充電され、出力信号は速やかに立上
がる。
補助駆動回路G11においては、入力信号I1が立ち下が
ってからインバータ16〜18による信号伝達遅延時間だけ
経た後に、インバータ18の出力が立上がるので、NORゲ
ート15の出力は０レベルに反転し、インバータ19の出力
はVDDレベルに反転する。これにより、トランジスタP12
がオフする。また、補助駆動回路G14においても、入力
信号I1の立上がり後、インバータ21〜23の信号伝達遅延
時間の後に、インバータ23の出力がVDDレベルに立上が
るが、NANDゲート20の一方の入力端には０レベルが入力
されているので、NANDゲート20の出力（VDDレベル）は
変化しない。
ってからインバータ16〜18による信号伝達遅延時間だけ
経た後に、インバータ18の出力が立上がるので、NORゲ
ート15の出力は０レベルに反転し、インバータ19の出力
はVDDレベルに反転する。これにより、トランジスタP12
がオフする。また、補助駆動回路G14においても、入力
信号I1の立上がり後、インバータ21〜23の信号伝達遅延
時間の後に、インバータ23の出力がVDDレベルに立上が
るが、NANDゲート20の一方の入力端には０レベルが入力
されているので、NANDゲート20の出力（VDDレベル）は
変化しない。
このように、入力信号I1が立ち下がると、立ち下がり
時の過渡状態においては、トランジスタP11,P12の両方
がオンし、続いてトランジスタP12がオフになるので、
低出力インピーダンス駆動による高速動作が可能で、し
かも出力信号O1のオーバーシュート及びアンダーシュー
トを低減することができる。
時の過渡状態においては、トランジスタP11,P12の両方
がオンし、続いてトランジスタP12がオフになるので、
低出力インピーダンス駆動による高速動作が可能で、し
かも出力信号O1のオーバーシュート及びアンダーシュー
トを低減することができる。
一方、入力信号I1が０レベルからVDDレベルに変化す
ると、駆動回路G12,G13を介してトランジスタP11,N11の
各ゲート電位がVDDレベルに変化するので、トランジス
タP11がオフ、トランジスタN11がオンとなる。同時に、
補助駆動回路G11のNORゲート15及びインバータ19並びに
補助駆動回路G14のNANDゲート20及びインバータ24を介
してトランジスタP12,N12の各ゲート電位がVDDレベルに
変化するので、トランジスタP12がオフ、トランジスタN
12がオンとなる。これにより、トランジスタN11,N12に
よって信号伝送路が急速に放電され、出力信号は速やか
に立下がる。
ると、駆動回路G12,G13を介してトランジスタP11,N11の
各ゲート電位がVDDレベルに変化するので、トランジス
タP11がオフ、トランジスタN11がオンとなる。同時に、
補助駆動回路G11のNORゲート15及びインバータ19並びに
補助駆動回路G14のNANDゲート20及びインバータ24を介
してトランジスタP12,N12の各ゲート電位がVDDレベルに
変化するので、トランジスタP12がオフ、トランジスタN
12がオンとなる。これにより、トランジスタN11,N12に
よって信号伝送路が急速に放電され、出力信号は速やか
に立下がる。
補助駆動回路G14においては、入力信号I1が立ち上が
ってからインバータ21〜23による信号伝送遅延時間だけ
経た後に、インバータ23の出力が立下がるので、NANDゲ
ート20の出力はVDDレベルに反転し、インバータ24の出
力は０レベルに反転する。これにより、トランジスタN
12がオフする。また、補助駆動回路G11においても、入
力信号I1の立上がり後、インバータ16〜18の信号伝達遅
延時間の後に、インバータ19の出力が０レベルに立下が
るが、NORゲート15の一方の入力端にはVDDレベルが入力
されているので、NORゲート15の出力（０レベル）は変
化しない。
ってからインバータ21〜23による信号伝送遅延時間だけ
経た後に、インバータ23の出力が立下がるので、NANDゲ
ート20の出力はVDDレベルに反転し、インバータ24の出
力は０レベルに反転する。これにより、トランジスタN
12がオフする。また、補助駆動回路G11においても、入
力信号I1の立上がり後、インバータ16〜18の信号伝達遅
延時間の後に、インバータ19の出力が０レベルに立下が
るが、NORゲート15の一方の入力端にはVDDレベルが入力
されているので、NORゲート15の出力（０レベル）は変
化しない。
このように、入力信号I1が立ち上がった場合、その過
渡状態においては、トラジスタN11,N12の両方がオン
し、続いてトランジスタN12がオフになるので、低出力
インピーダンス駆動による高速動作が可能で、しかも出
力信号O1のオーバーシュート及びアンダーシュートを低
減することができる。
渡状態においては、トラジスタN11,N12の両方がオン
し、続いてトランジスタN12がオフになるので、低出力
インピーダンス駆動による高速動作が可能で、しかも出
力信号O1のオーバーシュート及びアンダーシュートを低
減することができる。
第３図は本発明の第２の実施例に係る出力バッファ回
路を示す回路図である。
路を示す回路図である。
基本的な構成は第１図の回路と同様であるが、この実
施例では、ＰチャネルトランジスタP21を駆動する駆動
回路G22が、NORゲート31及びインバータ32で構成され、
ＮチャネルトランジスタN21を駆動する駆動回路G23が、
NANDゲート33及びインバータ34で構成されている。そし
て、これら各駆動回路G22,G23のNORゲート31及びNANDゲ
ート33の各一方の入力として夫々制御信号C21,C22が与
えられている。
施例では、ＰチャネルトランジスタP21を駆動する駆動
回路G22が、NORゲート31及びインバータ32で構成され、
ＮチャネルトランジスタN21を駆動する駆動回路G23が、
NANDゲート33及びインバータ34で構成されている。そし
て、これら各駆動回路G22,G23のNORゲート31及びNANDゲ
ート33の各一方の入力として夫々制御信号C21,C22が与
えられている。
また、ＰチャネルトランジスタP22を駆動する補助駆
動回路G21が、３入力NORゲート及びインバータ36,37,3
8,39によって構成され、ＮチャネルトランジスタN22を
駆動する補助駆動回路G24が、３入力NANDゲート40及び
インバータ41,42,43,44によって構成されている。そし
て、これら各駆動回路G21,G24を構成するNORゲート35及
びNANDゲート40の各一つの入力として夫々制御信号C21,
C22が与えられている。
動回路G21が、３入力NORゲート及びインバータ36,37,3
8,39によって構成され、ＮチャネルトランジスタN22を
駆動する補助駆動回路G24が、３入力NANDゲート40及び
インバータ41,42,43,44によって構成されている。そし
て、これら各駆動回路G21,G24を構成するNORゲート35及
びNANDゲート40の各一つの入力として夫々制御信号C21,
C22が与えられている。
この実施例によれば、制御信号C21が０レベル、制御
信号C22がVDDレベルの場合に前述した第１の実施例と同
様の動作をし、制御信号C21がVDDレベル、制御信号C22
が０レベルの場合、トランジスタP21,P22,N21,N22は全
てオフとなる。
信号C22がVDDレベルの場合に前述した第１の実施例と同
様の動作をし、制御信号C21がVDDレベル、制御信号C22
が０レベルの場合、トランジスタP21,P22,N21,N22は全
てオフとなる。
［発明の効果］ 以上説明したように、本発明によれば、入力信号の変
化時には、第１及び第２の出力回路が動作して出力信号
を速やかに変化させ、定常状態では信号伝送路と同一の
出力インピーダンスの第１の出力回路のみが動作するの
で、出力信号のオーバーシュート及びアンダーシュート
を十分抑制しつつ、高速動作が可能になる。
化時には、第１及び第２の出力回路が動作して出力信号
を速やかに変化させ、定常状態では信号伝送路と同一の
出力インピーダンスの第１の出力回路のみが動作するの
で、出力信号のオーバーシュート及びアンダーシュート
を十分抑制しつつ、高速動作が可能になる。
第１図は本発明の第１の実施例に係る出力バッファ回路
の回路図、第２図は同回路の動作波形図、第３図は本発
明の第２の実施例に係る出力バッファ回路の回路図、第
４図は従来の出力バッファ回路の回路図、第５図は同回
路の動作波形図である。 11〜14,16〜19,21〜24,32,34,36〜39,41〜44,51〜54;イ
ンバータ、15,31,35;NORゲート、20,33,40;NANDゲー
ト、G11,G14,G21,G24;補助駆動回路、G12,G13,G22,G23,
G31,G32;駆動回路、P11,P12,P21,P22,P31;Pチャネルト
ランジスタ、N11,N12,N21,N22,N31;Nチャネルトランジ
スタ、I1,I2,I3;入力信号、O1,O2,O3;出力信号、C21,C
22;制御信号
の回路図、第２図は同回路の動作波形図、第３図は本発
明の第２の実施例に係る出力バッファ回路の回路図、第
４図は従来の出力バッファ回路の回路図、第５図は同回
路の動作波形図である。 11〜14,16〜19,21〜24,32,34,36〜39,41〜44,51〜54;イ
ンバータ、15,31,35;NORゲート、20,33,40;NANDゲー
ト、G11,G14,G21,G24;補助駆動回路、G12,G13,G22,G23,
G31,G32;駆動回路、P11,P12,P21,P22,P31;Pチャネルト
ランジスタ、N11,N12,N21,N22,N31;Nチャネルトランジ
スタ、I1,I2,I3;入力信号、O1,O2,O3;出力信号、C21,C
22;制御信号
Claims (1)
- 【請求項１】入力信号に従って信号伝送路の特性インピ
ーダンスを駆動すると共に、前記信号伝送路の特性イン
ピーダンスに等しい出力インピーダンスを有する相補対
接続された第１及び第２のトランジスタからなる第１の
出力回路と、出力端が前記信号伝送路に接続され、相補
対接続された第３及び第４のトランジスタからなる第２
の出力回路と、前記入力信号の変化時のみ前記第２の出
力回路を能動状態にする制御回路とを有することを特徴
とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198603A JP2674228B2 (ja) | 1989-07-31 | 1989-07-31 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198603A JP2674228B2 (ja) | 1989-07-31 | 1989-07-31 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362723A JPH0362723A (ja) | 1991-03-18 |
| JP2674228B2 true JP2674228B2 (ja) | 1997-11-12 |
Family
ID=16393944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198603A Expired - Lifetime JP2674228B2 (ja) | 1989-07-31 | 1989-07-31 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674228B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573431B2 (ja) * | 1991-04-30 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
| JP3077840B2 (ja) * | 1992-01-13 | 2000-08-21 | 九州日本電気株式会社 | 半導体集積回路の出力バッファ |
| EP0859026B1 (en) * | 1995-10-31 | 2003-09-24 | Nippon Steel Chemical Co., Ltd. | Rubber-modified aromatic vinyl resin composition and process for the production thereof |
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
| JP2002319856A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路装置 |
| JP4008748B2 (ja) | 2002-05-07 | 2007-11-14 | 株式会社ルネサステクノロジ | パルス電流発生回路 |
| JP4005086B2 (ja) | 2003-01-20 | 2007-11-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| KR100666177B1 (ko) * | 2005-09-30 | 2007-01-09 | 삼성전자주식회사 | 모드 레지스터 셋트를 이용하여 초기강화 드라이버의 임피던스 및 강도를 제어하는 출력 드라이버 |
| JP2008263456A (ja) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | 出力バッファ回路 |
| JP4874887B2 (ja) * | 2007-07-20 | 2012-02-15 | 株式会社東芝 | 高周波半導体スイッチ装置 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| DE102007056106A1 (de) * | 2007-11-15 | 2009-05-20 | Texas Instruments Deutschland Gmbh | CMOS-Ausgangsstufe mit Einschwingvorgangsbeschleunigungsstufe für rauscharme Hochgeschwindigkeitsanwendungen |
-
1989
- 1989-07-31 JP JP1198603A patent/JP2674228B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362723A (ja) | 1991-03-18 |
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