JPH0139244B2 - - Google Patents
Info
- Publication number
- JPH0139244B2 JPH0139244B2 JP56101123A JP10112381A JPH0139244B2 JP H0139244 B2 JPH0139244 B2 JP H0139244B2 JP 56101123 A JP56101123 A JP 56101123A JP 10112381 A JP10112381 A JP 10112381A JP H0139244 B2 JPH0139244 B2 JP H0139244B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- field effect
- effect transistor
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 28
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は出力に等価的に大きな静電容量が接続
される場合にもスイツチングの高速性が得られる
バツフア回路に関する。
される場合にもスイツチングの高速性が得られる
バツフア回路に関する。
データバスを経て送られて来た信号をデータバ
スに接続される集積回路に入力させるのに先立つ
て、出力バツフア回路が用いられている。この種
の出力バツフア回路として、第１図に示されるも
のがある。この回路において、ノア回路１からの
ハイレベルの信号（この時のも出力イネ
ーブルもローレベルにある）によつてエンハンス
メント形Ｎチヤンネル電界効果トランジスタ２を
オンに転じさせてデータ出力ライン３をチヤージ
アツプさせて論理的な“１”のレベルを該データ
出力ラインに発生させようとしても、上記データ
出力ライン３に接続される回路が等価的に大きな
静電容量を有する場合には、データ出力ライン３
のチヤージアツプの立上りが緩慢になる。また、
データ出力ライン３に論理的な“０”のレベルを
発生させるべくノア回路４の出力信号によりエン
ハンスメント形Ｎチヤンネル電界効果トランジス
タ５をオンに転じさせてデータ出力ライン３を放
電させる場合にも同様である。即ち、AC特性が
悪い。
スに接続される集積回路に入力させるのに先立つ
て、出力バツフア回路が用いられている。この種
の出力バツフア回路として、第１図に示されるも
のがある。この回路において、ノア回路１からの
ハイレベルの信号（この時のも出力イネ
ーブルもローレベルにある）によつてエンハンス
メント形Ｎチヤンネル電界効果トランジスタ２を
オンに転じさせてデータ出力ライン３をチヤージ
アツプさせて論理的な“１”のレベルを該データ
出力ラインに発生させようとしても、上記データ
出力ライン３に接続される回路が等価的に大きな
静電容量を有する場合には、データ出力ライン３
のチヤージアツプの立上りが緩慢になる。また、
データ出力ライン３に論理的な“０”のレベルを
発生させるべくノア回路４の出力信号によりエン
ハンスメント形Ｎチヤンネル電界効果トランジス
タ５をオンに転じさせてデータ出力ライン３を放
電させる場合にも同様である。即ち、AC特性が
悪い。
これを改善すべくトランジスタ２，５のデイメ
ンシヨン（例えば、電界効果トランジスタのチヤ
ンネル幅／チヤンネル長を決める幾何学的大き
さ）を変えてAC特性の改善を図ることも考えら
れるが、それに伴つてデイメンシヨンによつて決
まる回路のDC特性がその所期の特性とは異なる
特性に変つてしまうので好ましくない。
ンシヨン（例えば、電界効果トランジスタのチヤ
ンネル幅／チヤンネル長を決める幾何学的大き
さ）を変えてAC特性の改善を図ることも考えら
れるが、それに伴つてデイメンシヨンによつて決
まる回路のDC特性がその所期の特性とは異なる
特性に変つてしまうので好ましくない。
本発明は上述したような従来回路の有する欠点
を解消することを目的とし、この目的は第１の電
源線と出力端１０との間に接続され、入力信号に
応答して動作する第１の電界効果トランジスタＴ
１と、前記出力端１０と第２の電源線との間に接
続され、入力信号に応答して前記第１の電界効果
トランジスタＴ１に対して相補的に動作する第２
の電界効果トランジスタＴ２と、前記第１の電界
効果トランジスタＴ１に並列に接続された第３の
電界効果トランジスタＴ３と、前記第２の電界効
果トランジスタＴ２に並列に接続された第４の電
界効果トランジスタＴ４と、前記入力信号の第１
の論理レベルから第２の論理レベルへの変化に応
答してパルス状信号を発生して前記第３の電界効
果トランジスタＴ３を一時的に導通させる第１の
パルス発生回路１１と、前記入力信号の第２の論
理レベルから第１の論理レベルの変化に応答して
パルス状信号を発生して前記第４の電界効果トラ
ンジスタＴ４を一時的に導通させる第２のパルス
発生回路１５とを具備することを特徴とする出力
バツフア回路によつて達成される。
を解消することを目的とし、この目的は第１の電
源線と出力端１０との間に接続され、入力信号に
応答して動作する第１の電界効果トランジスタＴ
１と、前記出力端１０と第２の電源線との間に接
続され、入力信号に応答して前記第１の電界効果
トランジスタＴ１に対して相補的に動作する第２
の電界効果トランジスタＴ２と、前記第１の電界
効果トランジスタＴ１に並列に接続された第３の
電界効果トランジスタＴ３と、前記第２の電界効
果トランジスタＴ２に並列に接続された第４の電
界効果トランジスタＴ４と、前記入力信号の第１
の論理レベルから第２の論理レベルへの変化に応
答してパルス状信号を発生して前記第３の電界効
果トランジスタＴ３を一時的に導通させる第１の
パルス発生回路１１と、前記入力信号の第２の論
理レベルから第１の論理レベルの変化に応答して
パルス状信号を発生して前記第４の電界効果トラ
ンジスタＴ４を一時的に導通させる第２のパルス
発生回路１５とを具備することを特徴とする出力
バツフア回路によつて達成される。
以下、添付図面を参照しながら本発明の一実施
例を説明する。
例を説明する。
第２図において、６はノア回路で、このノア回
路６の２つの入力は各別に入力データ路（以下、
DATA線について述べる。）７及び出力イネーブ
ル線８に接続され、ノア回路６の出力はエンハン
スメント形Ｎチヤンネル電界効果トランジスタＴ
１のゲート及びノア回路９の一方の入力へ接続さ
れている。ノア回路９の他方の入力は出力イネー
ブル線８に接続されている。ノア回路９の出力は
エンハンスメント形Ｎチヤンネル電界効果トラン
ジスタＴ２のゲートに接続されている。トランジ
スタＴ２のドレインとトランジスタＴ１のソース
は共に接続されて出力データ路（以下、
出力線について述べる）１０例えば集積回路の論
理入力へ接続されている。トランジスタＴ１のド
レインは電源Vccに接続され、トランジスタＴ２
のソースは基準電位、即ちアース電位に接続され
ている。
路６の２つの入力は各別に入力データ路（以下、
DATA線について述べる。）７及び出力イネーブ
ル線８に接続され、ノア回路６の出力はエンハン
スメント形Ｎチヤンネル電界効果トランジスタＴ
１のゲート及びノア回路９の一方の入力へ接続さ
れている。ノア回路９の他方の入力は出力イネー
ブル線８に接続されている。ノア回路９の出力は
エンハンスメント形Ｎチヤンネル電界効果トラン
ジスタＴ２のゲートに接続されている。トランジ
スタＴ２のドレインとトランジスタＴ１のソース
は共に接続されて出力データ路（以下、
出力線について述べる）１０例えば集積回路の論
理入力へ接続されている。トランジスタＴ１のド
レインは電源Vccに接続され、トランジスタＴ２
のソースは基準電位、即ちアース電位に接続され
ている。
上記線７及び出力イネーブル線８から
入力を受けて入力データビツト信号（以下、入力
データ信号という。）の始端でパルス状信号を発
生する第１のパルス発生回路が参照番号１１で示
されており、このパルス発生回路１１の出力は充
電促進回路１２の駆動入力へ接続されている。
入力を受けて入力データビツト信号（以下、入力
データ信号という。）の始端でパルス状信号を発
生する第１のパルス発生回路が参照番号１１で示
されており、このパルス発生回路１１の出力は充
電促進回路１２の駆動入力へ接続されている。
上記パルス発生回路１１は、例えば反転回路１
３と３入力ノア回路１４とで構成される微分回路
であり、その反転回路１３の入力は線７
に接続され、その出力は３入力ノア回路１４の第
１の入力に接続されている。ノア回路１４の第２
及び第３の入力は各別に線７及び出力イ
ネーブル線８に接続されている。
３と３入力ノア回路１４とで構成される微分回路
であり、その反転回路１３の入力は線７
に接続され、その出力は３入力ノア回路１４の第
１の入力に接続されている。ノア回路１４の第２
及び第３の入力は各別に線７及び出力イ
ネーブル線８に接続されている。
充電促進回路１２は例えば、電源Vccにドレイ
ンを接続し、ソースをDATA出力線１０に接続
したエンハンスメント形Ｎチヤンネル電界効果ト
ランジスタＴ３から成り、該トランジスタＴ３の
ゲートが充電促進回路１２の駆動入力で、これは
上述したノア回路１１の出力に接続されている。
ンを接続し、ソースをDATA出力線１０に接続
したエンハンスメント形Ｎチヤンネル電界効果ト
ランジスタＴ３から成り、該トランジスタＴ３の
ゲートが充電促進回路１２の駆動入力で、これは
上述したノア回路１１の出力に接続されている。
ノア回路６の出力（入力データ信号の発生端）
及び出力イネーブル線８に接続され、入力データ
信号の終端においてパルス状信号を発生する第２
のパルス発生回路が参照番号１５で示され、その
出力が放電促進回路１６の駆動入力に接続されて
いる。
及び出力イネーブル線８に接続され、入力データ
信号の終端においてパルス状信号を発生する第２
のパルス発生回路が参照番号１５で示され、その
出力が放電促進回路１６の駆動入力に接続されて
いる。
第２のパルス発生回路１５は、例えば反転回路
１７と３入力ノア回路１８とで構成される微分回
路から成り、その反転回路１７の入力は上述した
ノア回路６の出力に接続され、その出力は３入力
ノア回路１８の第１の入力に接続されている。ノ
ア回路１８の第２及び第３の入力は各別にノア回
路６の出力及び出力イネーブル線８に接続されて
いる。
１７と３入力ノア回路１８とで構成される微分回
路から成り、その反転回路１７の入力は上述した
ノア回路６の出力に接続され、その出力は３入力
ノア回路１８の第１の入力に接続されている。ノ
ア回路１８の第２及び第３の入力は各別にノア回
路６の出力及び出力イネーブル線８に接続されて
いる。
放電促進回路１６は、例えばドレインを
DATA出力線１０に接続し、ソースを基準電位、
例えばアース電位に接続したエンハンスメント形
Ｎチヤンネル電界効果トランジスタＴ４から成
り、トランジスタＴ４のゲートが放電促進回路１
６の駆動入力であり、上述したノア回路１８の出
力に接続されている。
DATA出力線１０に接続し、ソースを基準電位、
例えばアース電位に接続したエンハンスメント形
Ｎチヤンネル電界効果トランジスタＴ４から成
り、トランジスタＴ４のゲートが放電促進回路１
６の駆動入力であり、上述したノア回路１８の出
力に接続されている。
上述した構成の本発明回路の動作を以下に説明
する。
する。
今までハイレベルにあつた線７上の信
号がローレベルになり（第３図の３−１）、出力
イネーブル線８上の信号がローレベルにある（第
３図の３−２）と、ノア回路６から第３図の３−
３で示すようなハイレベルの信号が現われると共
に、第１のパルス発生回路１１から第３図の３−
４に示すようなパルス状信号が発生される。
号がローレベルになり（第３図の３−１）、出力
イネーブル線８上の信号がローレベルにある（第
３図の３−２）と、ノア回路６から第３図の３−
３で示すようなハイレベルの信号が現われると共
に、第１のパルス発生回路１１から第３図の３−
４に示すようなパルス状信号が発生される。
ノア回路６からのハイレベルの出力信号によつ
てトランジスタＴ１がオンに転じられてDATA
出力線１０をハイレベルにすべくこれを充電す
る。しかしながら、DATA出力線１０は等価的
に大きな静電容量を有しているから、DATA出
力線１０のレベルはトランジスタＴ１のゲート電
圧がハイレベルになつた時刻に、直ちにハイレベ
ルに上昇せず、第３図の３−７の点線で示すよう
に所定のハイレベルになるまで時間を要する。こ
れが従来回路のAC特性であつた。
てトランジスタＴ１がオンに転じられてDATA
出力線１０をハイレベルにすべくこれを充電す
る。しかしながら、DATA出力線１０は等価的
に大きな静電容量を有しているから、DATA出
力線１０のレベルはトランジスタＴ１のゲート電
圧がハイレベルになつた時刻に、直ちにハイレベ
ルに上昇せず、第３図の３−７の点線で示すよう
に所定のハイレベルになるまで時間を要する。こ
れが従来回路のAC特性であつた。
本発明によれば、上述のように第１のパルス発
生回路１１からパルス状信号が発生する。この信
号はトランジスタＴ１のゲート電圧がハイレベル
になると同時に発生して充電促進回路１２を直ち
に駆動する。具体的に言えば、トランジスタＴ３
のゲートに供給されるパルス状信号により、該ト
ランジスタＴ３を一時的にオンに転ぜしめる。こ
れによりDATA出力線１０の電圧レベルは所定
のハイレベルの方へ、第３図の３−７の実線で示
すように、急速に上昇する。換言すれば、バツフ
ア回路のAC特性が向上し、従来回路より高速と
なる。このような特性はトランジスタＴ３のデイ
メンシヨンを従来通りとして得られるからバツフ
ア回路のDC特性を従来通りでよく、何んらの変
更も要しない。
生回路１１からパルス状信号が発生する。この信
号はトランジスタＴ１のゲート電圧がハイレベル
になると同時に発生して充電促進回路１２を直ち
に駆動する。具体的に言えば、トランジスタＴ３
のゲートに供給されるパルス状信号により、該ト
ランジスタＴ３を一時的にオンに転ぜしめる。こ
れによりDATA出力線１０の電圧レベルは所定
のハイレベルの方へ、第３図の３−７の実線で示
すように、急速に上昇する。換言すれば、バツフ
ア回路のAC特性が向上し、従来回路より高速と
なる。このような特性はトランジスタＴ３のデイ
メンシヨンを従来通りとして得られるからバツフ
ア回路のDC特性を従来通りでよく、何んらの変
更も要しない。
また、上述のように、ローレベルとなつた
DATA線７上の信号がハイレベルになると、ノ
ア回路６の出力信号がハイレベルからローレベル
となる（第３図の３−３参照）一方、ノア回路９
の出力信号が第３図の３−５で示すようにローレ
ベルからハイレベルとなる。従つて、トランジス
タＴ２がオンに転ぜられてそれまでハイレベルに
あつたDATA出力線１０のレベルはローレベル
の方へ降下し始める。これと同時的に、ノア回路
６の出力のハイレベルからローレベルへの遷移に
応答する第２のパルス発生回路１５が第３図の３
−６で示すようにその出力にパルス状信号を発生
し、これを放電促進回路１６に供給するから、ト
ランジスタＴ４をオンに転じて線７の電
位降下速度を、第３図の３−７の点線で示す曲線
からその実線で示す曲線へ増大させる。こうし
て、本発明回路のAC特性は改善される。換言す
れば、回路の動作は高速になる。また、このよう
な特性はトランジスタＴ２のデイメンジヨンを変
えることなく得られるから、バツフア回路のDC
特性は従来通りでよく、その変更を要しない。
DATA線７上の信号がハイレベルになると、ノ
ア回路６の出力信号がハイレベルからローレベル
となる（第３図の３−３参照）一方、ノア回路９
の出力信号が第３図の３−５で示すようにローレ
ベルからハイレベルとなる。従つて、トランジス
タＴ２がオンに転ぜられてそれまでハイレベルに
あつたDATA出力線１０のレベルはローレベル
の方へ降下し始める。これと同時的に、ノア回路
６の出力のハイレベルからローレベルへの遷移に
応答する第２のパルス発生回路１５が第３図の３
−６で示すようにその出力にパルス状信号を発生
し、これを放電促進回路１６に供給するから、ト
ランジスタＴ４をオンに転じて線７の電
位降下速度を、第３図の３−７の点線で示す曲線
からその実線で示す曲線へ増大させる。こうし
て、本発明回路のAC特性は改善される。換言す
れば、回路の動作は高速になる。また、このよう
な特性はトランジスタＴ２のデイメンジヨンを変
えることなく得られるから、バツフア回路のDC
特性は従来通りでよく、その変更を要しない。
上記実施例において、充電促進回路及び放電促
進回路を１個のトランジスタで構成した具体例を
説明したが、２個以上であつてもよい。
進回路を１個のトランジスタで構成した具体例を
説明したが、２個以上であつてもよい。
以上要するに、本発明によれば、DATA出力
線の立上り及び立下りがそれらの促進手段により
促進させられるので、バツフア回路のAC特性、
即ちレベル遷移の高速性が大幅に改善される。ま
た、この効果は従来回路のDC特性を何んら変更
することなく得られる。
線の立上り及び立下りがそれらの促進手段により
促進させられるので、バツフア回路のAC特性、
即ちレベル遷移の高速性が大幅に改善される。ま
た、この効果は従来回路のDC特性を何んら変更
することなく得られる。
第１図は従来のデータバツフア回路図、第２図
は本発明のデータバツフア回路図、第３図は第２
図回路図各部の信号波形図である。 図中、６，９はノア回路、Ｔ１，Ｔ２はエンハ
ンスメント形Ｎチヤンネル電界効果トランジス
タ、７はデータ入力路、１１は第１のパルス発生
回路、１２は充電促進回路、１５は第２のパルス
発生回路、１６は放電促進回路である。
は本発明のデータバツフア回路図、第３図は第２
図回路図各部の信号波形図である。 図中、６，９はノア回路、Ｔ１，Ｔ２はエンハ
ンスメント形Ｎチヤンネル電界効果トランジス
タ、７はデータ入力路、１１は第１のパルス発生
回路、１２は充電促進回路、１５は第２のパルス
発生回路、１６は放電促進回路である。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源線と出力端１０との間に接続さ
れ、入力信号に応答して動作する第１の電界効果
トランジスタＴ１と、 前記出力端１０と第２の電源線との間に接続さ
れ、入力信号に応答して前記第１の電界効果トラ
ンジスタＴ１に対して相補的に動作する第２の電
界効果トランジスタＴ２と、 前記第１の電界効果トランジスタＴ１に並列に
接続された第３の電界効果トランジスタＴ３と、 前記第２の電界効果トランジスタＴ２に並列に
接続された第４の電界効果トランジスタＴ４と、 前記入力信号の第１の論理レベルから第２の論
理レベルへの変化に応答してパルス状信号を発生
して前記第３の電界効果トランジスタＴ３を一時
的に導通させる第１のパルス発生回路１１と、 前記入力信号の第２の論理レベルから第１の論
理レベルの変化に応答してパルス状信号を発生し
て前記第４の電界効果トランジスタＴ４を一時的
に導通させる第２のパルス発生回路１５とを具備
することを特徴とする出力バツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583321A JPS583321A (ja) | 1983-01-10 |
| JPH0139244B2 true JPH0139244B2 (ja) | 1989-08-18 |
Family
ID=14292291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101123A Granted JPS583321A (ja) | 1981-06-29 | 1981-06-29 | データバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583321A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4421994A (en) * | 1981-11-02 | 1983-12-20 | Ibm Corporation | High speed line driver with ground output capability |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| US4733153A (en) * | 1987-07-02 | 1988-03-22 | Brooktree Corporation | Switching system for capacitor charging/discharging |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
| JPH0821846B2 (ja) * | 1989-02-03 | 1996-03-04 | 日本電気株式会社 | ワイアード信号ドライブ回路 |
| JPH03179914A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | バスドライバ回路 |
| JPH04153761A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 出力バッファ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
-
1981
- 1981-06-29 JP JP56101123A patent/JPS583321A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148384A (en) * | 1975-06-05 | 1976-12-20 | Ibm | Semiconductor circuit |
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583321A (ja) | 1983-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128555A (en) | Pulsed CMOS logic circuit having selectable rise and fall times | |
| US5621342A (en) | Low-power CMOS driver circuit capable of operating at high frequencies | |
| JPH06318860A (ja) | データ出力バッファー | |
| KR100259070B1 (ko) | 데이터 출력 버퍼 회로 | |
| JP2674228B2 (ja) | 出力バッファ回路 | |
| JPH09121151A (ja) | データ出力バッファ | |
| JP3100113B2 (ja) | ノイズ減衰出力バッファ | |
| JPH0139244B2 (ja) | ||
| JPH04150224A (ja) | 集積回路 | |
| JP2619415B2 (ja) | 半導体論理回路 | |
| JP3490045B2 (ja) | ローノイズバッファ回路 | |
| JPH05291939A (ja) | Ｃｍｏｓセルフブースト回路 | |
| JP2543248B2 (ja) | ＢｉＣＭＯＳフルスィング駆動回路 | |
| US5576639A (en) | BICMOS level shifter of a semiconductor integrated circuit and data output buffer using the same | |
| JPH06237158A (ja) | Ｃｍｏｓ駆動回路 | |
| JPH08335395A (ja) | クランプ機能を有するデータ出力バッファ | |
| JP3899472B2 (ja) | プリセット機能を持つ出力バッファ回路 | |
| JPH0332113A (ja) | 半導体集積回路装置 | |
| JP3225903B2 (ja) | 出力回路 | |
| JP3076366B2 (ja) | 出力バツフア回路 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JPH0576811B2 (ja) | ||
| JPH0917187A (ja) | 出力段 | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| KR930008649B1 (ko) | 반도체 장치의 잡음신호 제거회로 |