JP3899472B2 - プリセット機能を持つ出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子の出力バッファ回路に関し、具体的には、次の出力信号を出す前に出力パッド（ｏｕｔｐｕｔ ｐａｄ）の電圧レベルを一定電圧レベルに充電させ、データアクセス速度を速くしてノイズを低減できる出力バッファ回路に関する。
【０００２】
【従来の技術】
出力バッファ回路は、半導体メモリ素子において、感知増幅器から出力される信号を出力パッドに出力するためのもので、図１に従来の出力バッファ回路を示す。図１を参照すれば、従来の出力バッファ回路は、出力イネーブル信号のコントロール信号（ｐｏｅ）を第１入力信号とし、感知増幅器から印加される入力信号（ｓｊ）を第２入力信号とし、プルアップ駆動信号（ｄｐ）を発生する２入力第１ナンドゲート１１と、前記入力信号（ｓｊ）を反転させるための第１反転ゲート１２と、前記反転ゲートの出力信号を第１入力信号とし、前記コントロール信号（ｐｏｅ）を第２入力信号とする２入力第２ナンドゲート１３と、前記第２ナンドゲート２３の出力信号を反転させてプルダウン駆動信号（ｄｎ）を発生するための第２反転ゲート１４と、前記第１ナンドゲート１１から発生するプルアップ駆動信号（ｄｐ）により駆動されるＰＭＯＳトランジスタ１５と、前記第２反転ゲート１４から発生するプルダウン駆動信号（ｄｎ）により駆動されるＮＭＯＳトランジスタ１６とからなり、ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６の共通連結したドレイン端子を通して出力信号（ｏｕｔ）を発生する。
【０００３】
前述した様な従来の出力バッファ回路の動作を、図２乃至図４を参照して説明する。図２に示すように、コントロール信号の出力イーブル信号（ｐｏｅ）がハイ状態の場合は、出力バッファ回路はイネーブルされ、入力信号（ｓｊ）のロジック状態により出力ノード（ｏｕｔ）が決定される。すなわち、入力信号（ｓｊ）がハイ状態の場合は、プルアップ駆動信号（ｄｐ）とプルダウン駆動信号（ｄｎ）は共にロー状態になり、プルアップトランジスタのＰＭＯＳトランジスタ１５はターンオンされ、プルダウントランジスタのＮＭＯＳトランジスタ１６はターンオフされ、出力ノード（ｏｕｔ）はハイ状態を維持する。図３のように、入力信号（ｓｊ）がロー状態の場合は、プルアップ駆動信号（ｄｐ）とプルダウン駆動信号（ｄｎ）は共にハイ状態になり、プルアップトランジスタのＰＭＯＳトランジスタ１５はターンオフされ、プルダウントランジスタのＮＭＯＳトランジスタ１６はターンオンされ、出力ノード（ｏｕｔ）は図４のようにロー状態を維持する。
【０００４】一方、図２のように、出力イネーブル信号のコントロール信号（ｐｏｅ）がロー状態の場合は、出力バッファ回路はディセーブルされる。出力バッファ回路がディセーブルされると、入力信号（ｓｊ）に関係なしにプルダウン駆動信号（ｄｎ）はロー状態になり、プルアップ駆動信号（ｄｎ）はハイ状態になり、プルアップトランジスタ１５とプルダウントランジスタ１６が共にターンオフされるので、出力ノード（ｏｕｔ）はフローティングされて、図４のようにハイインピーダンス（ｈｉｇｈ−Ｚ）状態に遷移（ｔｒａｎｓｉｓｔｉｏｎ）され始める。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の出力バッファ回路は、出力ノード（ｏｕｔ）のロッドキャパシタのキャパシタンスが大きい場合は出力ノード（ｏｕｔ）がハイインピーダンス状態に遷移される前に次のデータが出力され、これによりロッドキャパシタを充電または放電させる時間がかかるため、アクセス時間が増加することになる。よって、出力信号の旋回幅が大きくなり、電流ノイズが増加するという問題点がある。
【０００６】
本発明の目的は、出力バッファがディセーブルされた時、出力ノードを一定の電圧レベルに予め充電することにより、データアクセス時間を低減したデータ出力バッファを提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために本発明によるプリセット機能を持つ出力バッファ回路は、データ出力バッファにおいて、出力イネーブル信号により、入力される感知増幅器の出力信号をバッファリングして出力パッドに送る出力ドライバ手段と、前記出力イネーブル信号及びチップ選択信号により、前記出力パッドからデータをフィードバックされて基準電圧レベルと比較検出する電圧レベル検出手段と、前記出力イネーブル信号を入力として用いて、出力ドライバ制御手段を制御するプリセット信号を内部的に発生する、プリセット信号発生手段と、前記電圧レベル検出手段及び前記プリセット信号発生手段の出力信号を入力として、前記出力ドライバ手段を制御する出力ドライバ制御手段と、を含んで構成されることを第１の特徴とする。
【０００８】
さらに、前記電圧レベル検出手段は、前記出力パッドのデータをフィードバックされて電圧レベル検出信号を発生するための出力電圧検出部と、前記チップ選択信号と出力イネーブル信号を入力して前記出力バッファがディセーブルされた時、前記検出部をイネーブルさせるための出力電圧検出制御部と、からなることを第２の特徴とする。
【０００９】
さらに、前記出力電圧検出部は、前記出力パッドにソースが連結し、ゲートに前記第１反転ゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにソースが連結する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲートとドレインに一端が連結し、他端が接地される抵抗と、前記抵抗と前記第１及び第２ＰＭＯＳトランジスタにより分圧された信号を入力として電圧レベル検出信号を発生する第２反転ゲートと、前記第２反転ゲートの出力端と接地の間に連結したコンデンサと、からなることを第３の特徴とする。
【００１０】
また請求項２に示すとおり、前記出力ドライバ手段は、前記感知増幅器の出力信号を緩衝させるためのプルアップ及びプルダウドライバ部と、前記出力バッファの制御信号により前記プルアップ及びプルダウンドライバ部を制御するための制御部と、からなることを特徴とする。
【００１１】
また請求項３に示すとおり、前記制御部は、前記出力イネーブル信号と感知増幅器から出力された信号を入力する第１ナンドゲートと、前記第１ナンドゲートの出力信号を反転させるための第１反転ゲートと、前記感知増幅器から出力されたデータ信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力及び出力イネーブル信号を入力とする第２ナンドゲートと、からなることを特徴とする。
【００１２】
また請求項４に示すとおり、前記プルアップ及びプルダウンドライバ手段は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなることを特徴とする。
【００１３】
また請求項５に示すとおり、前記出力電圧検出制御部は、前記出力イネーブル信号とチップ選択信号を２入力とするノアゲートと、前記ノアゲートの出力を反転させるための第１反転ゲートと、からなることを特徴とする。
【００１４】
また請求項６に示すとおり、前記プリセット信号発生手段は、前記出力イネーブル信号が第１電位レベルに転移される時、前記出力イネーブル信号を一定時間遅延させて出力する第１遅延手段と、前記出力イネーブル信号が第１電位レベルに転移される時、第２電位レベルに変わる前に前記第１遅延手段での遅延時間よりは長く遅延される前記出力イネーブル信号の反転信号を出力する第２遅延手段と、前記第１遅延手段と第２遅延手段の出力信号を入力として論理演算したエッジ信号を出力するノアゲートと、からなることを特徴とする。
【００１５】
また請求項７に示すとおり、前記出力ドライバ制御手段は、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より低い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに電源電圧を供給するように前記プルアップドライバを制御するプルアップドライバ制御部と、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より高い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに接地電圧を供給するように前記プルダウンドライバを制御するプルダウンドライバ制御部と、からなることを特徴とする。
【００１６】
また請求項８に示すとおり、前記プルアップドライバ制御部は、前記電圧レベル検出部と前記プリセット信号発生部の出力信号を２入力とする第１ナンドゲートと、前記第１ナンドゲートの出力を反転させるための第１反転ゲートと、前記第１反転ゲートと前記プルアップ及びプルダウンドライバ部の出力信号を入力として、プルアップ駆動信号を前記出力ドライバ手段の制御部に発生する第１ノアゲートと、からなることを特徴とする。
【００１７】
また請求項９に示すとおり、前記プルダウンドライバ制御部は、前記電圧レベル検出部よりの出力信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力信号と前記プリセット信号発生部の出力信号を入力とする第２ナンドゲートと、前記第２ナンドゲートと出力ドライバ手段のプルアップ及びプルダウンドライバ部の出力信号を入力して、前記出力ドライバ手段の制御部にプルダウン駆動信号を発生する第３ナンドゲートと、からなることを特徴とする。
【００１８】
【発明の実施の形態】
図５は本発明の実施例による半導体メモリ素子の出力バッファ回路の回路図である。図５を参照すれば、本発明の半導体メモリ素子の出力バッファ回路は、コントロール信号の出力イネーブル信号（ｐｏｅ）によって感知増幅器（不図示）から印加される入力信号（ｓｊ）をバッファリングして出力ノード（ｏｕｔ）に提供するためのバッファ部１００と、前記出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ＣＳ）により出力ノード（ｏｕｔ）の電圧レベルを検出する電圧レベル検出部２００と、出力イネーブル信号（ｐｏｅ）を入力してプリセット信号を発生するためのプリセット信号発生部３００と、前記プリセット信号発生部３００から発生したプリセット信号と前記電圧レベル検出部２００からの電圧検出信号（ｖｃｏｎ）を入力してバッファ部１００のＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６を駆動させるためのプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生するための制御部４００とを含む。
【００１９】
前記バッファ部１００は、出力イネーブル信号（ｐｏｅ）により入力信号（ｓｊ）をバッファリングするための第１手段と、出力ノード（ｏｕｔ）を駆動するための第２手段とからなる。前記バッファ部１００の第１手段は出力イネーブル信号（ｐｏｅ）及び感知増幅器から印加される入力信号（ｓｊ）を入力する２入力第１ナンドゲート１１１と、前記第１ナンドゲート１１１の出力信号を反転させるための第１反転ゲート１１２と、前記入力信号（ｓｊ）を反転させるための第２反転ゲート１１３と、前記第２反転ゲート１１３の出力及び出力イネーブル信号（ｐｏｅ）を２入力とする２入力第２ナンドゲート１１４とからなる。前記バッファ部１００の第２手段は電源（Ｖｃｃ）と接地間に直列連結し、共通連結したドレイン端子が出力ノード（ｏｕｔ）に連結するプルアップ用第１ＰＭＯＳトランジスタ１１５及びプルダウン用第１ＮＭＯＳトランジスタ１１６からなる。
【００２０】
前記電圧レベル検出部２００は、大きく出力ノード（ｏｕｔ）の電圧レベルを検出するための第１手段と、チップセレクト信号（／ｃｓ）と出力イネーブル信号（ｐｏｅ）を入力して前記第１手段をイネーブルさせるための第２手段とを備える。第２手段は前記出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ｃｓ）を２入力とする２入力第１ノアゲート２１１と、前記ノアゲート２１１の出力を反転させるための第３反転ゲート２１２とからなる。
【００２１】
第１手段は、ソースが前記出力ノード（ｏｕｔ）に連結してゲートに前記第３反転ゲート２１２の出力信号が印加される第２ＰＭＯＳトランジスタ２１３と、前記第２ＰＭＯＳトランジスタ２１３のドレインにソースが連結する第３ＰＭＯＳトランジスタ２１４と、前記第３ＰＭＯＳトランジスタのゲートとドレインに一端が連結し、他端が接地される抵抗２１６と、前記抵抗２１６の一端及び前記第３ＰＭＯＳトランジスタ２１３のドレインに入力が連結して電圧レベル検出信号（ｖｃｏｎ）を発生する第４反転ゲート２１５と、前記第４反転ゲート２１５の出力端と接地間に連結したコンデンサ２１７とを備える。
【００２２】
前記プリセット信号発生部３００は、前記出力イネーブル信号（ｐｏｅ）を第１時間だけ遅延させるための第１遅延手段３１１と、前記出力イネーブル信号（ｐｏｅ）を反転させて第２時間だけ遅延させるための第２遅延手段３１２と、前記第１遅延手段３１１及び第２遅延手段３１２の出力信号を２入力とする２入力第２ノアート３１３とを備える。
【００２３】
前記制御部４００は、前記電圧レベル検出部２００と前記プリセット信号発生部３００のプリセット信号及び前記バッファ部１００の第１手段の出力信号を入力して前記バッファ部１００の駆動手段のプルアップＰＭＯＳトランジスタ１１５を駆動させるためのプルアップ駆動信号を発生する第１手段と、前記電圧レベル検出部２００と前記プリセット信号発生部３００のプリセット信号及び前記バッファ部１００の第２手段の出力信号を入力して前記バッファ部１００の駆動手段のプルダウンＮＭＯＳトランジスタ１１６を駆動させるための第２手段とを備える。
【００２４】
前記制御部４００の第１手段は、前記電圧レベル検出部２００からの検出信号及び前記プリセット信号発生部３００からのプリセット信号を２入力とする２入力第３ナンドゲート４１１と、前記第３ナンドゲート４１１の出力を反転させるための第５反転ゲート４１２と、前記第５反転ゲート４１２及び前記バッファ部１００の第１手段の第１反転ゲート１１２の出力信号を２入力としてプルアップ駆動信号を発生する２入力第３ノアゲート４１３とを備える。
【００２５】
前記制御部４００の第２手段は、前記電圧レベル検出部２００からの出力信号を反転させるための第６反転ゲート４１４と、前記第６反転ゲート４１４の出力信号及び前記プリセット信号発生部３００からのプリセット信号を２入力とする２入力第４ナンドゲート４１５と、前記第４ナンドゲート４１５と前記バッファ部２００の第１手段の第２ナンドゲート１１４の出力信号を２入力して前記バッファ部１００の駆動手段のＮＭＯＳトランジスタ１１６を駆動するためのプルダウン駆動信号を発生する２入力第５ナンドゲート４１６とからなる。
【００２６】
前述したように、本発明の実施例による出力バッファ回路の動作を、図６乃至図８の動作波形図を参照して説明する。図６に示すように、出力イネーブル信号（ｐｏｅ）がハイ状態になってイネーブル状態になれば、バッファ部１００は、感知増幅器から印加される入力信号（ｓｊ）によりナンドゲート１１１及び反転ゲート１１２を通してプルアップ素子のＰＭＯＳトランジスタ１１５の駆動用信号と、反転ゲート１１３及びナンドゲート１１４を通してプルダウン素子のＮＭＯＳトランジスタ１１６の駆動用信号とを出力する。
【００２７】
このとき、図７に示すように、入力信号（ｓｊ）がロー状態であれば、反転ゲート１１２及びナンドゲート１１４を通してロー状態の信号を制御部４００に出力する。従って、制御部４００のノアゲート４１３及びナンドゲート４１６を通して、ハイ状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を各々出力する。
【００２８】
ハイ状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）により、ＰＭＯＳトランジスタ１１５はオフされ、ＮＭＯＳトランジスタ１１６はターンオンされて、図９に示すように、出力信号（ｏｕｔ）がロー状態になる。
【００２９】
このとき、電圧レベル検出部２００では、ノアゲート２１１及び反転ゲート２１２を通してハイ状態の信号が出力されるので、ＰＭＯＳトランジスタ２１３がターンオフされてディセーブルされる。
【００３０】
入力信号（ｓｊ）がハイ状態の場合には、反転ゲート１１２及びナンドゲート１１４を通してハイ状態の信号を制御部４００に出力し、制御部４００はノアゲート４１３及びナンドゲート４１６を通してロー状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生する。
【００３１】
これにより、プルアップトランジスタのＰＭＯＳトランジスタ１１５はターンオンされ、プルダウントランジスタ１１６はターンオフされて出力信号（ｏｕｔ）はハイ状態になる。
【００３２】
一方、図６に示すように、出力イネーブル信号（ｐｏｅ）がローレベルの場合は、バッファ部１００は反転ゲート１１２を通してロー状態の信号及びナンドゲート１１４を通してハイ状態の信号を出力する。これにより、制御部４００はノアゲート４１３及びナンドゲート４１６を通してハイ状態の信号とロー状態の信号を出力して、バッファ部１００のＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６は共にターンオフされる。これにより、出力（ｏｕｔ）はハイインピーダンス状態に遷移され始める。
【００３３】
このとき、ＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６は、制御部４００からのプルアップ駆動信号（ｄｐ２）及びプルダウン駆動信号（ｄｎ２）によりＴ１時間ターンオフされるが、これはトランジスタのオン／オフスイッチングによる電流ノイズを防止するために、Ｔ１時間ＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６をターンオフさせる。
【００３４】
電圧レベル検出部２００は、出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ｃｓ）を２入力とするノアゲート２１１及び反転ゲート２１２がロー状態のイネーブル信号を出力するので、ＰＭＯＳトランジスタ２１３がターンオンされて出力端（ｏｕｔ）のレベルを検出することになる。電圧レベル検出部２００は出力ノード（ｏｕｔ）のレベルが任意電圧より高いか或いは低い場合は、ロー状態またはハイ状態の検出信号（ｖｃｏｎ）を出力する。
【００３５】
プリセット信号発生部３００は、出力イネーブル信号（ｐｏｅ）がローレベルになった後に時間（Ｔ１）が経過すれば、図８のように、ハイ状態のプリセット信号（ｐｒｅｓｅｔ）をＴ２時間制御部４００に発生する。
【００３６】
制御部４００はプリセット信号（ｐｒｅｓｅｔ）を入力してプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生するが、以前の出力信号がハイレベルの場合には電圧レベル検出部２００の電圧レベル検出信号（ｖｃｏｎ）がロー状態であるから、プルアップ駆動信号（ｄｐ２）はハイ状態になってプルダウン駆動信号（ｄｎ２）もハイ状態になる。
【００３７】
よって、バッファ部１００のプルアップ用ＰＭＯＳトランジスタ１１５は継続ターンオフ状態を維持し、プルダウン用ＮＭＯＳトランジスタ１１６はターンオン状態になるので、ハイ状態を維持した出力ノード（ｏｕｔ）はロー状態に速く遷移される。
【００３８】
以後、出力ノード（ｏｕｔ）が任意レベルになれば、電圧レベル検出部２００の出力信号（ｖｃｏｎ）はハイ状態になり、前記とは反対にプルアップ駆動信号（ｄｐ２）はロー状態になってプルダウン駆動信号（ｄｎ２）もロー状態になる。従って、ＰＭＯＳトランジスタ１１５はターンオン状態になってＮＭＯＳトランジスタ１１６はターンオフされる。
【００３９】
このように、プリセットを行っている間に出力ノード（ｏｕｔ）が任意レベルを挟んで継続遷移されることを防止するために、反転ゲート２１５の出力端にコンデンサ２１７を連結して、出力ノード（ｏｕｔ）の電圧レベルに対する敏感度を低減させる。
【００４０】
出力イネーブル信号（ｐｏｅ）がローレベルになってから、所定時間（Ｔ１＋Ｔ２）が経過した後、Ｔ３区間は次の出力データが出力ノードを通して出力される前の区間として、区間（Ｔ１）と同様にバッファ部１００のプルアップ用ＰＭＯＳトランジスタ１１５とプルダウン用ＮＭＯＳトランジスタ１１６を共にターンオンさせる。このとき、電圧レベル検出部２００は、継続出力ノード（ｏｕｔ）の電圧レベルを検出することになる。
【００４１】
図１０及び図１１は、図１に示した出力バッファ回路の動作シミュレーションと、図５に示した本発明の出力バッファ回路の動作シミュレーション結果を示したものである。図１０及び図１１のシミュレーション結果から、アクセス速度に対する結果が下記表に記載されている。電源（Ｖｃｃ）が２．６Ｖで温度が９０℃の時と、電源（Ｖｃｃ）が３．４Ｖで温度が−４０℃の時を例にして挙げた。
【表１】
【００４２】
【発明の効果】
以上説明したように、本発明の出力バッファ回路によれば、出力バッファがディセーブルされた時、出力ノードのレベルを任意レベルにプリセットさせることで、出力ノードの旋回幅を低減させてアクセス速度が向上でき、かつノイズの低減効果が得られる。
【図面の簡単な説明】
【図１】従来の出力バッファ回路図である。
【図２】図１の従来の出力バッファ回路の動作波形図である。
【図３】図１の従来の出力バッファ回路の動作波形図である。
【図４】図１の従来の出力バッファ回路の動作波形図である。
【図５】本発明の実施例によるプリセット機能を持つ出力バッファ回路図である。
【図６】図３の本発明の出力バッファ回路の動作波形図である。
【図７】図３の本発明の出力バッファ回路の動作波形図である。
【図８】図３の本発明の出力バッファ回路の動作波形図である。
【図９】図３の本発明の出力バッファ回路の動作波形図である。
【図１０】図１の従来の出力バッファ回路のシミュレーション結果を示す図である。
【図１１】図３の出力バッファ回路のシミュレーション結果を示す図である。
【符号の説明】
１００ バッファ部
２００ 電圧レベル検出部
３００ プリセット信号発生部
４００ 制御部
１１１，１１４，４１１，４１５，４１６ ナンドゲート
２１１，３１３，４１３ ノアゲート
１１２，１１３，２１２，２１５，４１４ 反転ゲート
２１６ 抵抗
２１７ コンデンサ
【発明の属する技術分野】
本発明は半導体メモリ素子の出力バッファ回路に関し、具体的には、次の出力信号を出す前に出力パッド（ｏｕｔｐｕｔ ｐａｄ）の電圧レベルを一定電圧レベルに充電させ、データアクセス速度を速くしてノイズを低減できる出力バッファ回路に関する。
【０００２】
【従来の技術】
出力バッファ回路は、半導体メモリ素子において、感知増幅器から出力される信号を出力パッドに出力するためのもので、図１に従来の出力バッファ回路を示す。図１を参照すれば、従来の出力バッファ回路は、出力イネーブル信号のコントロール信号（ｐｏｅ）を第１入力信号とし、感知増幅器から印加される入力信号（ｓｊ）を第２入力信号とし、プルアップ駆動信号（ｄｐ）を発生する２入力第１ナンドゲート１１と、前記入力信号（ｓｊ）を反転させるための第１反転ゲート１２と、前記反転ゲートの出力信号を第１入力信号とし、前記コントロール信号（ｐｏｅ）を第２入力信号とする２入力第２ナンドゲート１３と、前記第２ナンドゲート２３の出力信号を反転させてプルダウン駆動信号（ｄｎ）を発生するための第２反転ゲート１４と、前記第１ナンドゲート１１から発生するプルアップ駆動信号（ｄｐ）により駆動されるＰＭＯＳトランジスタ１５と、前記第２反転ゲート１４から発生するプルダウン駆動信号（ｄｎ）により駆動されるＮＭＯＳトランジスタ１６とからなり、ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６の共通連結したドレイン端子を通して出力信号（ｏｕｔ）を発生する。
【０００３】
前述した様な従来の出力バッファ回路の動作を、図２乃至図４を参照して説明する。図２に示すように、コントロール信号の出力イーブル信号（ｐｏｅ）がハイ状態の場合は、出力バッファ回路はイネーブルされ、入力信号（ｓｊ）のロジック状態により出力ノード（ｏｕｔ）が決定される。すなわち、入力信号（ｓｊ）がハイ状態の場合は、プルアップ駆動信号（ｄｐ）とプルダウン駆動信号（ｄｎ）は共にロー状態になり、プルアップトランジスタのＰＭＯＳトランジスタ１５はターンオンされ、プルダウントランジスタのＮＭＯＳトランジスタ１６はターンオフされ、出力ノード（ｏｕｔ）はハイ状態を維持する。図３のように、入力信号（ｓｊ）がロー状態の場合は、プルアップ駆動信号（ｄｐ）とプルダウン駆動信号（ｄｎ）は共にハイ状態になり、プルアップトランジスタのＰＭＯＳトランジスタ１５はターンオフされ、プルダウントランジスタのＮＭＯＳトランジスタ１６はターンオンされ、出力ノード（ｏｕｔ）は図４のようにロー状態を維持する。
【０００４】一方、図２のように、出力イネーブル信号のコントロール信号（ｐｏｅ）がロー状態の場合は、出力バッファ回路はディセーブルされる。出力バッファ回路がディセーブルされると、入力信号（ｓｊ）に関係なしにプルダウン駆動信号（ｄｎ）はロー状態になり、プルアップ駆動信号（ｄｎ）はハイ状態になり、プルアップトランジスタ１５とプルダウントランジスタ１６が共にターンオフされるので、出力ノード（ｏｕｔ）はフローティングされて、図４のようにハイインピーダンス（ｈｉｇｈ−Ｚ）状態に遷移（ｔｒａｎｓｉｓｔｉｏｎ）され始める。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の出力バッファ回路は、出力ノード（ｏｕｔ）のロッドキャパシタのキャパシタンスが大きい場合は出力ノード（ｏｕｔ）がハイインピーダンス状態に遷移される前に次のデータが出力され、これによりロッドキャパシタを充電または放電させる時間がかかるため、アクセス時間が増加することになる。よって、出力信号の旋回幅が大きくなり、電流ノイズが増加するという問題点がある。
【０００６】
本発明の目的は、出力バッファがディセーブルされた時、出力ノードを一定の電圧レベルに予め充電することにより、データアクセス時間を低減したデータ出力バッファを提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために本発明によるプリセット機能を持つ出力バッファ回路は、データ出力バッファにおいて、出力イネーブル信号により、入力される感知増幅器の出力信号をバッファリングして出力パッドに送る出力ドライバ手段と、前記出力イネーブル信号及びチップ選択信号により、前記出力パッドからデータをフィードバックされて基準電圧レベルと比較検出する電圧レベル検出手段と、前記出力イネーブル信号を入力として用いて、出力ドライバ制御手段を制御するプリセット信号を内部的に発生する、プリセット信号発生手段と、前記電圧レベル検出手段及び前記プリセット信号発生手段の出力信号を入力として、前記出力ドライバ手段を制御する出力ドライバ制御手段と、を含んで構成されることを第１の特徴とする。
【０００８】
さらに、前記電圧レベル検出手段は、前記出力パッドのデータをフィードバックされて電圧レベル検出信号を発生するための出力電圧検出部と、前記チップ選択信号と出力イネーブル信号を入力して前記出力バッファがディセーブルされた時、前記検出部をイネーブルさせるための出力電圧検出制御部と、からなることを第２の特徴とする。
【０００９】
さらに、前記出力電圧検出部は、前記出力パッドにソースが連結し、ゲートに前記第１反転ゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにソースが連結する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲートとドレインに一端が連結し、他端が接地される抵抗と、前記抵抗と前記第１及び第２ＰＭＯＳトランジスタにより分圧された信号を入力として電圧レベル検出信号を発生する第２反転ゲートと、前記第２反転ゲートの出力端と接地の間に連結したコンデンサと、からなることを第３の特徴とする。
【００１０】
また請求項２に示すとおり、前記出力ドライバ手段は、前記感知増幅器の出力信号を緩衝させるためのプルアップ及びプルダウドライバ部と、前記出力バッファの制御信号により前記プルアップ及びプルダウンドライバ部を制御するための制御部と、からなることを特徴とする。
【００１１】
また請求項３に示すとおり、前記制御部は、前記出力イネーブル信号と感知増幅器から出力された信号を入力する第１ナンドゲートと、前記第１ナンドゲートの出力信号を反転させるための第１反転ゲートと、前記感知増幅器から出力されたデータ信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力及び出力イネーブル信号を入力とする第２ナンドゲートと、からなることを特徴とする。
【００１２】
また請求項４に示すとおり、前記プルアップ及びプルダウンドライバ手段は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなることを特徴とする。
【００１３】
また請求項５に示すとおり、前記出力電圧検出制御部は、前記出力イネーブル信号とチップ選択信号を２入力とするノアゲートと、前記ノアゲートの出力を反転させるための第１反転ゲートと、からなることを特徴とする。
【００１４】
また請求項６に示すとおり、前記プリセット信号発生手段は、前記出力イネーブル信号が第１電位レベルに転移される時、前記出力イネーブル信号を一定時間遅延させて出力する第１遅延手段と、前記出力イネーブル信号が第１電位レベルに転移される時、第２電位レベルに変わる前に前記第１遅延手段での遅延時間よりは長く遅延される前記出力イネーブル信号の反転信号を出力する第２遅延手段と、前記第１遅延手段と第２遅延手段の出力信号を入力として論理演算したエッジ信号を出力するノアゲートと、からなることを特徴とする。
【００１５】
また請求項７に示すとおり、前記出力ドライバ制御手段は、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より低い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに電源電圧を供給するように前記プルアップドライバを制御するプルアップドライバ制御部と、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より高い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに接地電圧を供給するように前記プルダウンドライバを制御するプルダウンドライバ制御部と、からなることを特徴とする。
【００１６】
また請求項８に示すとおり、前記プルアップドライバ制御部は、前記電圧レベル検出部と前記プリセット信号発生部の出力信号を２入力とする第１ナンドゲートと、前記第１ナンドゲートの出力を反転させるための第１反転ゲートと、前記第１反転ゲートと前記プルアップ及びプルダウンドライバ部の出力信号を入力として、プルアップ駆動信号を前記出力ドライバ手段の制御部に発生する第１ノアゲートと、からなることを特徴とする。
【００１７】
また請求項９に示すとおり、前記プルダウンドライバ制御部は、前記電圧レベル検出部よりの出力信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力信号と前記プリセット信号発生部の出力信号を入力とする第２ナンドゲートと、前記第２ナンドゲートと出力ドライバ手段のプルアップ及びプルダウンドライバ部の出力信号を入力して、前記出力ドライバ手段の制御部にプルダウン駆動信号を発生する第３ナンドゲートと、からなることを特徴とする。
【００１８】
【発明の実施の形態】
図５は本発明の実施例による半導体メモリ素子の出力バッファ回路の回路図である。図５を参照すれば、本発明の半導体メモリ素子の出力バッファ回路は、コントロール信号の出力イネーブル信号（ｐｏｅ）によって感知増幅器（不図示）から印加される入力信号（ｓｊ）をバッファリングして出力ノード（ｏｕｔ）に提供するためのバッファ部１００と、前記出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ＣＳ）により出力ノード（ｏｕｔ）の電圧レベルを検出する電圧レベル検出部２００と、出力イネーブル信号（ｐｏｅ）を入力してプリセット信号を発生するためのプリセット信号発生部３００と、前記プリセット信号発生部３００から発生したプリセット信号と前記電圧レベル検出部２００からの電圧検出信号（ｖｃｏｎ）を入力してバッファ部１００のＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６を駆動させるためのプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生するための制御部４００とを含む。
【００１９】
前記バッファ部１００は、出力イネーブル信号（ｐｏｅ）により入力信号（ｓｊ）をバッファリングするための第１手段と、出力ノード（ｏｕｔ）を駆動するための第２手段とからなる。前記バッファ部１００の第１手段は出力イネーブル信号（ｐｏｅ）及び感知増幅器から印加される入力信号（ｓｊ）を入力する２入力第１ナンドゲート１１１と、前記第１ナンドゲート１１１の出力信号を反転させるための第１反転ゲート１１２と、前記入力信号（ｓｊ）を反転させるための第２反転ゲート１１３と、前記第２反転ゲート１１３の出力及び出力イネーブル信号（ｐｏｅ）を２入力とする２入力第２ナンドゲート１１４とからなる。前記バッファ部１００の第２手段は電源（Ｖｃｃ）と接地間に直列連結し、共通連結したドレイン端子が出力ノード（ｏｕｔ）に連結するプルアップ用第１ＰＭＯＳトランジスタ１１５及びプルダウン用第１ＮＭＯＳトランジスタ１１６からなる。
【００２０】
前記電圧レベル検出部２００は、大きく出力ノード（ｏｕｔ）の電圧レベルを検出するための第１手段と、チップセレクト信号（／ｃｓ）と出力イネーブル信号（ｐｏｅ）を入力して前記第１手段をイネーブルさせるための第２手段とを備える。第２手段は前記出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ｃｓ）を２入力とする２入力第１ノアゲート２１１と、前記ノアゲート２１１の出力を反転させるための第３反転ゲート２１２とからなる。
【００２１】
第１手段は、ソースが前記出力ノード（ｏｕｔ）に連結してゲートに前記第３反転ゲート２１２の出力信号が印加される第２ＰＭＯＳトランジスタ２１３と、前記第２ＰＭＯＳトランジスタ２１３のドレインにソースが連結する第３ＰＭＯＳトランジスタ２１４と、前記第３ＰＭＯＳトランジスタのゲートとドレインに一端が連結し、他端が接地される抵抗２１６と、前記抵抗２１６の一端及び前記第３ＰＭＯＳトランジスタ２１３のドレインに入力が連結して電圧レベル検出信号（ｖｃｏｎ）を発生する第４反転ゲート２１５と、前記第４反転ゲート２１５の出力端と接地間に連結したコンデンサ２１７とを備える。
【００２２】
前記プリセット信号発生部３００は、前記出力イネーブル信号（ｐｏｅ）を第１時間だけ遅延させるための第１遅延手段３１１と、前記出力イネーブル信号（ｐｏｅ）を反転させて第２時間だけ遅延させるための第２遅延手段３１２と、前記第１遅延手段３１１及び第２遅延手段３１２の出力信号を２入力とする２入力第２ノアート３１３とを備える。
【００２３】
前記制御部４００は、前記電圧レベル検出部２００と前記プリセット信号発生部３００のプリセット信号及び前記バッファ部１００の第１手段の出力信号を入力して前記バッファ部１００の駆動手段のプルアップＰＭＯＳトランジスタ１１５を駆動させるためのプルアップ駆動信号を発生する第１手段と、前記電圧レベル検出部２００と前記プリセット信号発生部３００のプリセット信号及び前記バッファ部１００の第２手段の出力信号を入力して前記バッファ部１００の駆動手段のプルダウンＮＭＯＳトランジスタ１１６を駆動させるための第２手段とを備える。
【００２４】
前記制御部４００の第１手段は、前記電圧レベル検出部２００からの検出信号及び前記プリセット信号発生部３００からのプリセット信号を２入力とする２入力第３ナンドゲート４１１と、前記第３ナンドゲート４１１の出力を反転させるための第５反転ゲート４１２と、前記第５反転ゲート４１２及び前記バッファ部１００の第１手段の第１反転ゲート１１２の出力信号を２入力としてプルアップ駆動信号を発生する２入力第３ノアゲート４１３とを備える。
【００２５】
前記制御部４００の第２手段は、前記電圧レベル検出部２００からの出力信号を反転させるための第６反転ゲート４１４と、前記第６反転ゲート４１４の出力信号及び前記プリセット信号発生部３００からのプリセット信号を２入力とする２入力第４ナンドゲート４１５と、前記第４ナンドゲート４１５と前記バッファ部２００の第１手段の第２ナンドゲート１１４の出力信号を２入力して前記バッファ部１００の駆動手段のＮＭＯＳトランジスタ１１６を駆動するためのプルダウン駆動信号を発生する２入力第５ナンドゲート４１６とからなる。
【００２６】
前述したように、本発明の実施例による出力バッファ回路の動作を、図６乃至図８の動作波形図を参照して説明する。図６に示すように、出力イネーブル信号（ｐｏｅ）がハイ状態になってイネーブル状態になれば、バッファ部１００は、感知増幅器から印加される入力信号（ｓｊ）によりナンドゲート１１１及び反転ゲート１１２を通してプルアップ素子のＰＭＯＳトランジスタ１１５の駆動用信号と、反転ゲート１１３及びナンドゲート１１４を通してプルダウン素子のＮＭＯＳトランジスタ１１６の駆動用信号とを出力する。
【００２７】
このとき、図７に示すように、入力信号（ｓｊ）がロー状態であれば、反転ゲート１１２及びナンドゲート１１４を通してロー状態の信号を制御部４００に出力する。従って、制御部４００のノアゲート４１３及びナンドゲート４１６を通して、ハイ状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を各々出力する。
【００２８】
ハイ状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）により、ＰＭＯＳトランジスタ１１５はオフされ、ＮＭＯＳトランジスタ１１６はターンオンされて、図９に示すように、出力信号（ｏｕｔ）がロー状態になる。
【００２９】
このとき、電圧レベル検出部２００では、ノアゲート２１１及び反転ゲート２１２を通してハイ状態の信号が出力されるので、ＰＭＯＳトランジスタ２１３がターンオフされてディセーブルされる。
【００３０】
入力信号（ｓｊ）がハイ状態の場合には、反転ゲート１１２及びナンドゲート１１４を通してハイ状態の信号を制御部４００に出力し、制御部４００はノアゲート４１３及びナンドゲート４１６を通してロー状態のプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生する。
【００３１】
これにより、プルアップトランジスタのＰＭＯＳトランジスタ１１５はターンオンされ、プルダウントランジスタ１１６はターンオフされて出力信号（ｏｕｔ）はハイ状態になる。
【００３２】
一方、図６に示すように、出力イネーブル信号（ｐｏｅ）がローレベルの場合は、バッファ部１００は反転ゲート１１２を通してロー状態の信号及びナンドゲート１１４を通してハイ状態の信号を出力する。これにより、制御部４００はノアゲート４１３及びナンドゲート４１６を通してハイ状態の信号とロー状態の信号を出力して、バッファ部１００のＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６は共にターンオフされる。これにより、出力（ｏｕｔ）はハイインピーダンス状態に遷移され始める。
【００３３】
このとき、ＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６は、制御部４００からのプルアップ駆動信号（ｄｐ２）及びプルダウン駆動信号（ｄｎ２）によりＴ１時間ターンオフされるが、これはトランジスタのオン／オフスイッチングによる電流ノイズを防止するために、Ｔ１時間ＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６をターンオフさせる。
【００３４】
電圧レベル検出部２００は、出力イネーブル信号（ｐｏｅ）とチップセレクト信号（／ｃｓ）を２入力とするノアゲート２１１及び反転ゲート２１２がロー状態のイネーブル信号を出力するので、ＰＭＯＳトランジスタ２１３がターンオンされて出力端（ｏｕｔ）のレベルを検出することになる。電圧レベル検出部２００は出力ノード（ｏｕｔ）のレベルが任意電圧より高いか或いは低い場合は、ロー状態またはハイ状態の検出信号（ｖｃｏｎ）を出力する。
【００３５】
プリセット信号発生部３００は、出力イネーブル信号（ｐｏｅ）がローレベルになった後に時間（Ｔ１）が経過すれば、図８のように、ハイ状態のプリセット信号（ｐｒｅｓｅｔ）をＴ２時間制御部４００に発生する。
【００３６】
制御部４００はプリセット信号（ｐｒｅｓｅｔ）を入力してプルアップ駆動信号（ｄｐ２）とプルダウン駆動信号（ｄｎ２）を発生するが、以前の出力信号がハイレベルの場合には電圧レベル検出部２００の電圧レベル検出信号（ｖｃｏｎ）がロー状態であるから、プルアップ駆動信号（ｄｐ２）はハイ状態になってプルダウン駆動信号（ｄｎ２）もハイ状態になる。
【００３７】
よって、バッファ部１００のプルアップ用ＰＭＯＳトランジスタ１１５は継続ターンオフ状態を維持し、プルダウン用ＮＭＯＳトランジスタ１１６はターンオン状態になるので、ハイ状態を維持した出力ノード（ｏｕｔ）はロー状態に速く遷移される。
【００３８】
以後、出力ノード（ｏｕｔ）が任意レベルになれば、電圧レベル検出部２００の出力信号（ｖｃｏｎ）はハイ状態になり、前記とは反対にプルアップ駆動信号（ｄｐ２）はロー状態になってプルダウン駆動信号（ｄｎ２）もロー状態になる。従って、ＰＭＯＳトランジスタ１１５はターンオン状態になってＮＭＯＳトランジスタ１１６はターンオフされる。
【００３９】
このように、プリセットを行っている間に出力ノード（ｏｕｔ）が任意レベルを挟んで継続遷移されることを防止するために、反転ゲート２１５の出力端にコンデンサ２１７を連結して、出力ノード（ｏｕｔ）の電圧レベルに対する敏感度を低減させる。
【００４０】
出力イネーブル信号（ｐｏｅ）がローレベルになってから、所定時間（Ｔ１＋Ｔ２）が経過した後、Ｔ３区間は次の出力データが出力ノードを通して出力される前の区間として、区間（Ｔ１）と同様にバッファ部１００のプルアップ用ＰＭＯＳトランジスタ１１５とプルダウン用ＮＭＯＳトランジスタ１１６を共にターンオンさせる。このとき、電圧レベル検出部２００は、継続出力ノード（ｏｕｔ）の電圧レベルを検出することになる。
【００４１】
図１０及び図１１は、図１に示した出力バッファ回路の動作シミュレーションと、図５に示した本発明の出力バッファ回路の動作シミュレーション結果を示したものである。図１０及び図１１のシミュレーション結果から、アクセス速度に対する結果が下記表に記載されている。電源（Ｖｃｃ）が２．６Ｖで温度が９０℃の時と、電源（Ｖｃｃ）が３．４Ｖで温度が−４０℃の時を例にして挙げた。
【表１】
【発明の効果】
以上説明したように、本発明の出力バッファ回路によれば、出力バッファがディセーブルされた時、出力ノードのレベルを任意レベルにプリセットさせることで、出力ノードの旋回幅を低減させてアクセス速度が向上でき、かつノイズの低減効果が得られる。
【図面の簡単な説明】
【図１】従来の出力バッファ回路図である。
【図２】図１の従来の出力バッファ回路の動作波形図である。
【図３】図１の従来の出力バッファ回路の動作波形図である。
【図４】図１の従来の出力バッファ回路の動作波形図である。
【図５】本発明の実施例によるプリセット機能を持つ出力バッファ回路図である。
【図６】図３の本発明の出力バッファ回路の動作波形図である。
【図７】図３の本発明の出力バッファ回路の動作波形図である。
【図８】図３の本発明の出力バッファ回路の動作波形図である。
【図９】図３の本発明の出力バッファ回路の動作波形図である。
【図１０】図１の従来の出力バッファ回路のシミュレーション結果を示す図である。
【図１１】図３の出力バッファ回路のシミュレーション結果を示す図である。
【符号の説明】
１００ バッファ部
２００ 電圧レベル検出部
３００ プリセット信号発生部
４００ 制御部
１１１，１１４，４１１，４１５，４１６ ナンドゲート
２１１，３１３，４１３ ノアゲート
１１２，１１３，２１２，２１５，４１４ 反転ゲート
２１６ 抵抗
２１７ コンデンサ
Claims (9)
- データ出力バッファにおいて、出力イネーブル信号により、入力される感知増幅器の出力信号をバッファリングして出力パッドに送る出力ドライバ手段と、前記出力イネーブル信号及びチップ選択信号により、前記出力パッドからデータをフィードバックされて基準電圧レベルと比較検出する電圧レベル検出手段と、前記出力イネーブル信号を入力として用いて、出力ドライバ制御手段を制御するプリセット信号を内部的に発生する、プリセット信号発生手段と、前記電圧レベル検出手段及び前記プリセット信号発生手段の出力信号を入力として、前記出力ドライバ手段を制御する出力ドライバ制御手段と、を含んで構成され、
前記電圧レベル検出手段は、前記出力パッドのデータをフィードバックされて電圧レベル検出信号を発生するための出力電圧検出部と、前記チップ選択信号と出力イネーブル信号を入力して前記出力バッファがディセーブルされた時、前記検出部をイネーブルさせるための出力電圧検出制御部と、からなり、
前記出力電圧検出部は、前記出力パッドにソースが連結し、ゲートに前記第１反転ゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにソースが連結する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのゲートとドレインに一端が連結し、他端が接地される抵抗と、前記抵抗と前記第１及び第２ＰＭＯＳトランジスタにより分圧された信号を入力として電圧レベル検出信号を発生する第２反転ゲートと、前記第２反転ゲートの出力端と接地の間に連結したコンデンサと、からなる、
ことを特徴とするプリセット機能を持つ出力バッファ回路。 - 前記出力ドライバ手段は、前記感知増幅器の出力信号を緩衝させるためのプルアップ及びプルダウンドライバ部と、出力イネーブル信号により前記プルアップ及びプルダウンドライバ部を制御するための制御部と、からなることを特徴とする請求項１記載のプリセット機能を持つ出力バッファ回路。
- 前記制御部は、前記出力イネーブル信号と感知増幅器から出力された信号を入力する第１ナンドゲートと、前記第１ナンドゲートの出力信号を反転させるための第１反転ゲートと、前記感知増幅器から出力されたデータ信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力及び出力イネーブル信号を入力とする第２ナンドゲートと、からなることを特徴とする請求項２記載のプリセット機能を持つ出力バッファ回路。
- 前記プルアップ及びプルダウンドライバ手段は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなることを特徴とする請求項２記載のプリセット機能を持つ出力バッファ回路。
- 前記出力電圧検出制御部は、前記出力イネーブル信号とチップ選択信号を２入力とするノアゲートと、前記ノアゲートの出力を反転させるための第１反転ゲートと、からなることを特徴とする請求項１記載のプリセット機能を持つ出力バッファ回路。
- 前記プリセット信号発生手段は、前記出力イネーブル信号が第１電位レベルに転移される時、前記出力イネーブル信号を一定時間遅延させて出力する第１遅延手段と、前記出力イネーブル信号が第１電位レベルに転移される時、第２電位レベルに変わる前に前記第１遅延手段での遅延時間よりは長く遅延される前記出力イネーブル信号の反転信号を出力する第２遅延手段と、前記第１遅延手段と第２遅延手段の出力信号を入力として論理演算したエッジ信号を出力するノアゲートからなることを特徴とする請求項１記載のプリセット機能を持つ出力バッファ回路。
- 前記出力ドライバ制御手段は、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より低い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに電源電圧を供給するように前記プルアップドライバを制御するプルアップドライバ制御部と、前記出力バッファがディセーブルされた時、前記電圧レベル検出手段から検出された出力パッドの電位が基準電位より高い場合、前記プリセット信号発生手段から出力されたパルス区間の間に、前記出力パッドに接地電圧を供給するように前記プルダウンドライバを制御するプルダウンドライバ制御部と、からなることを特徴とする請求項１記載のプリセット機能を持つ出力バッファ回路。
- 前記プルアップドライバ制御部は、前記電圧レベル検出部と前記プリセット信号発生部の出力信号を２入力とする第１ナンドゲートと、前記第１ナンドゲートの出力を反転させるための第１反転ゲートと、前記第１反転ゲートと前記プルアップ及びプルダウンドライバ部の出力信号を入力として、プルアップ駆動信号を前記出力ドライバ手段の制御部に発生する第１ノアゲートと、からなることを特徴とする請求項７記載のプリセット機能を持つ出力バッファ回路。
- 前記プルダウンドライバ制御部は、前記電圧レベル検出部よりの出力信号を反転させるための第２反転ゲートと、前記第２反転ゲートの出力信号と前記プリセット信号発生部の出力信号を入力とする第２ナンドゲートと、前記第２ナンドゲートと出力ドライバ手段のプルアップ及びプルダウンドライバ部の出力信号を入力して、前記出力ドライバ手段の制御部にプルダウン駆動信号を発生する第３ナンドゲートと、からなることを特徴とする請求項７記載のプリセット機能を持つ出力バッファ回路。
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