JPH0492464A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0492464A JPH0492464A JP2210900A JP21090090A JPH0492464A JP H0492464 A JPH0492464 A JP H0492464A JP 2210900 A JP2210900 A JP 2210900A JP 21090090 A JP21090090 A JP 21090090A JP H0492464 A JPH0492464 A JP H0492464A
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- transistor
- channel mos
- mos transistor
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路内部の信号を外部回路に伝える
出力バッフ７回路に特徴を有する半導体集積回路に関す
るものである。
出力バッフ７回路に特徴を有する半導体集積回路に関す
るものである。
最近のＣＭＯ３型半導体集積回路はデザインルールの縮
小とチップ面積の拡大によって集積度と機能が急速に向
上している。このため入出力パッド（入力及び出力バッ
ファ回路）を多数備えた多ピンで高速なデバイス、例え
ば信号ビン数即ち入出力パッド数が３００以上、動作周
波数５０Ｍ）ｆｚ以上といった超高速ＣＭＯ３多ビンデ
バイスが要求されている。
小とチップ面積の拡大によって集積度と機能が急速に向
上している。このため入出力パッド（入力及び出力バッ
ファ回路）を多数備えた多ピンで高速なデバイス、例え
ば信号ビン数即ち入出力パッド数が３００以上、動作周
波数５０Ｍ）ｆｚ以上といった超高速ＣＭＯ３多ビンデ
バイスが要求されている。
このようなＣＭＯ３型のデバイスの出力バッファ回路は
、プルアップ用であるＰチャンネルＭＯＳトランジスタ
とプルダウン用であるＮチャンネルＭＯＳトランジスタ
を直列接続して構成されるカ、出力レベルがＴＴＬ論理
レベル（Ｈレベル＝２．４ｖ以上、Ｌレベル＝ ０．４
Ｖ以下）であっても出力を電源電圧と接地電圧（夫々５
ｖ及びＯＶ）の範囲で振らせていた。
、プルアップ用であるＰチャンネルＭＯＳトランジスタ
とプルダウン用であるＮチャンネルＭＯＳトランジスタ
を直列接続して構成されるカ、出力レベルがＴＴＬ論理
レベル（Ｈレベル＝２．４ｖ以上、Ｌレベル＝ ０．４
Ｖ以下）であっても出力を電源電圧と接地電圧（夫々５
ｖ及びＯＶ）の範囲で振らせていた。
さて出力バッファ回路のプルアップ及びプルダウン用ト
ランジスタは、ラッチアップ防止のために夫々をガード
バンドで取り囲んで構成される。
ランジスタは、ラッチアップ防止のために夫々をガード
バンドで取り囲んで構成される。
ガードバンドは通常ＮチャンネルＭＯＳトランジスタ領
域の場合は低インピーダンスに接地電圧に接続されたＰ
３拡散領域、ＰチャンネルＭＯＳトランジスタ領域は低
インピーダンスに電源電圧に接続されたＮ゛拡散領域で
構成される。そしてこれらのガードパントは相互の間隔
だけでなく、ドライバ以外のドライバのゲート電極に信
号を与える制御回路等のチップ内部の回路のトランジス
タ等からも十分に距離をとってレイアウトする必要があ
った。
域の場合は低インピーダンスに接地電圧に接続されたＰ
３拡散領域、ＰチャンネルＭＯＳトランジスタ領域は低
インピーダンスに電源電圧に接続されたＮ゛拡散領域で
構成される。そしてこれらのガードパントは相互の間隔
だけでなく、ドライバ以外のドライバのゲート電極に信
号を与える制御回路等のチップ内部の回路のトランジス
タ等からも十分に距離をとってレイアウトする必要があ
った。
（発明が解決しようとする課題〕
しかしながら超高速ＣＭＯ３多ピンデバイスはその多機
能性からできるだけコンパクトな人出力バッファ回路を
用いてビン数を増やす必要がある。
能性からできるだけコンパクトな人出力バッファ回路を
用いてビン数を増やす必要がある。
従ってレイアウト面積を小さくしようとするとＮチャン
ネル及びＰチャンネルＭＯＳトランジスタの間隔が狭く
なり、ラッチアップが発生し易くなるという欠点があっ
た。又ラッチアップ防止用の目的で設けられているガー
ドバンド領域は、低インピーダンスで電源電圧又は接地
電圧に接続するためにコンタクトを十分に設け、且つそ
れ自身の幅も広くとる必要がある。それ故無視できない
レイアウト面積が必要であり、レイアウト面積の縮小は
難しいという欠点があった。
ネル及びＰチャンネルＭＯＳトランジスタの間隔が狭く
なり、ラッチアップが発生し易くなるという欠点があっ
た。又ラッチアップ防止用の目的で設けられているガー
ドバンド領域は、低インピーダンスで電源電圧又は接地
電圧に接続するためにコンタクトを十分に設け、且つそ
れ自身の幅も広くとる必要がある。それ故無視できない
レイアウト面積が必要であり、レイアウト面積の縮小は
難しいという欠点があった。
更に出力バッファ回路の多ピン化により出力バッファ回
路が同時にスイッチングする本数が増えるため、同時ス
イッチングノイズ（接地電位が同時スイッチング時に流
れる突発的な大電源電流のために変動するグラウンドバ
ウンスノイズ等）が顕著に大きくなる傾向がある。これ
にもかかわらず超高速ＣＭＯ５多ビンデバイスを実現す
るためには、同時スイッチングノイズを少数ビンデバイ
スと同一の低いレベルに保つ必要がある。
路が同時にスイッチングする本数が増えるため、同時ス
イッチングノイズ（接地電位が同時スイッチング時に流
れる突発的な大電源電流のために変動するグラウンドバ
ウンスノイズ等）が顕著に大きくなる傾向がある。これ
にもかかわらず超高速ＣＭＯ５多ビンデバイスを実現す
るためには、同時スイッチングノイズを少数ビンデバイ
スと同一の低いレベルに保つ必要がある。
本発明はこのような従来の問題点に鑑みてなされたもの
であって、レイアウト面積が小さくランチアップし難く
、且つ良好な出力ノイズ特性が得られて超高速多ピンデ
バイスへの適用を容易にする出力バッフ１回路を有する
半導体集積回路を提供することを技術的課題とする。
であって、レイアウト面積が小さくランチアップし難く
、且つ良好な出力ノイズ特性が得られて超高速多ピンデ
バイスへの適用を容易にする出力バッフ１回路を有する
半導体集積回路を提供することを技術的課題とする。
本願の請求項１の発明は電源電位と接地電位との間に直
列に接続され、その共通接続端がボンディングパッドに
接続された第１．第２のＮチャンネルＭＯＳトランジス
タを含むドライバと、第１゜第２のＮチャンネルＭＯＳ
トランジスタの夫々のゲートに制御電圧を与えるＣＭＯ
３型Ｏ３回路で構成された制御回路と、制御回路のＮチ
ャンネルＭＯＳトランジスタ領域とＰチャンネルＭＯＳ
トランジスタ領域の夫々にランチアップを防止するため
に設けられた第１．第２のガードバンドと、を具備する
ことを特徴とするものである。
列に接続され、その共通接続端がボンディングパッドに
接続された第１．第２のＮチャンネルＭＯＳトランジス
タを含むドライバと、第１゜第２のＮチャンネルＭＯＳ
トランジスタの夫々のゲートに制御電圧を与えるＣＭＯ
３型Ｏ３回路で構成された制御回路と、制御回路のＮチ
ャンネルＭＯＳトランジスタ領域とＰチャンネルＭＯＳ
トランジスタ領域の夫々にランチアップを防止するため
に設けられた第１．第２のガードバンドと、を具備する
ことを特徴とするものである。
又本願の請求項２の発明は、第１のガードバンドをドラ
イバ及び制御回路のＮチャンネルＭＯＳトランジスタ領
域をまとめて取り囲むガードバンドとしたことを特徴と
するものである。
イバ及び制御回路のＮチャンネルＭＯＳトランジスタ領
域をまとめて取り囲むガードバンドとしたことを特徴と
するものである。
本発明の出力バッファ回路はＣＭＯ３型Ｏ３回路で構成
された制御回路でドライバのゲート電圧を制御すること
により、プルアップ用のＮチャンネルＭＯＳトランジス
タがオン、プルダウン用ＮチャンネルＭＯ３Ｉ−ランシ
スタがオフの状態でＨレベルをボンディングパッドに出
力する。
された制御回路でドライバのゲート電圧を制御すること
により、プルアップ用のＮチャンネルＭＯＳトランジス
タがオン、プルダウン用ＮチャンネルＭＯ３Ｉ−ランシ
スタがオフの状態でＨレベルをボンディングパッドに出
力する。
逆にプルアップ用のＮチャンネルＭＯＳトランジスタが
オフ、プルダウン用ＮチャンネルＭＯＳトランジスタが
オンの状態でＬレベルを出力する。
オフ、プルダウン用ＮチャンネルＭＯＳトランジスタが
オンの状態でＬレベルを出力する。
プルアップ用及びプルダウン用のＮチャンネルＭＯＳト
ランジスタが両方ともオフ状態となると、ボンディング
パッドは高インピーダンス状態になる。
ランジスタが両方ともオフ状態となると、ボンディング
パッドは高インピーダンス状態になる。
第１図は本発明の第１の実施例における半導体集積回路
のレイアウトの概略構成図である。この出力バッファ回
路はＰ型シリコン基板にＮチャンネルＭＯＳトランジス
タ、ＮウェルにＰチャンネルＭＯＳトランジスタを形成
するＣＭＯＳプロセスで作成されている。１はチップと
ワイヤボンディング接続されチップとパッケージ間の電
気的接続をとるボンディングパッドである。プルアンプ
用のＮチャンネルＭＯＳトランジスタ２とプルダウン用
のＮチャンネルＭＯＳトランジスタ３は直接接続されて
ドライバ４を構成している。トランジスタ２はドレイン
電極が電源Ｖ。Ｄに接続され、ソース電極はトランジス
タ３のドレイン電極に共通接続され、ボンディングパッ
ド１に接続されている。又トランジスタ３のソース電極
が接地電位ＧＮＤに接続される。ここでプルアップ用ト
ランジスタ２はＮチャンネルであるため、Ｐチャンネル
ＭＯＳトランジスタで構成する場合に比べて約２のレイ
アウト面積ですんでいる。
のレイアウトの概略構成図である。この出力バッファ回
路はＰ型シリコン基板にＮチャンネルＭＯＳトランジス
タ、ＮウェルにＰチャンネルＭＯＳトランジスタを形成
するＣＭＯＳプロセスで作成されている。１はチップと
ワイヤボンディング接続されチップとパッケージ間の電
気的接続をとるボンディングパッドである。プルアンプ
用のＮチャンネルＭＯＳトランジスタ２とプルダウン用
のＮチャンネルＭＯＳトランジスタ３は直接接続されて
ドライバ４を構成している。トランジスタ２はドレイン
電極が電源Ｖ。Ｄに接続され、ソース電極はトランジス
タ３のドレイン電極に共通接続され、ボンディングパッ
ド１に接続されている。又トランジスタ３のソース電極
が接地電位ＧＮＤに接続される。ここでプルアップ用ト
ランジスタ２はＮチャンネルであるため、Ｐチャンネル
ＭＯＳトランジスタで構成する場合に比べて約２のレイ
アウト面積ですんでいる。
さてＣＭＯ３型の論理回路である制御回路１１は、Ｎチ
ャンネルＭＯＳトランジスタ領域１２とＰチャンネルＭ
ＯＳトランジスタ領域１３とから成り立っている。Ｎチ
ャンネルＭＯＳトランジスタ領域１２はＰ゛拡散層より
成りＧＮＤ電位に保たれたガードバンド１４に取り囲ま
れて構成される。又ＰチャンネルＭＯＳトランジスタ領
域１３はＮウェル１５上に形成されたＮ゛拡散層より成
るガードバンド１６に取り囲まれて構成される。
ャンネルＭＯＳトランジスタ領域１２とＰチャンネルＭ
ＯＳトランジスタ領域１３とから成り立っている。Ｎチ
ャンネルＭＯＳトランジスタ領域１２はＰ゛拡散層より
成りＧＮＤ電位に保たれたガードバンド１４に取り囲ま
れて構成される。又ＰチャンネルＭＯＳトランジスタ領
域１３はＮウェル１５上に形成されたＮ゛拡散層より成
るガードバンド１６に取り囲まれて構成される。
制御回路１１からプルアップ用トランジスタ２及びプル
ダウン用トランジスタ３の夫々のゲートにゲート信号配
線１８が接続されてゲート電位を制御している。
ダウン用トランジスタ３の夫々のゲートにゲート信号配
線１８が接続されてゲート電位を制御している。
次に本実施例の動作について説明する。制御回路１１に
よりプルダウン用トランジスタ３がオン、プルアップ用
トランジスタ２がオフ状態になると、ボンディングパッ
ド１に接地電位０■が出力される。これはＴＴＬレベル
のＬレベル０．４Ｖ以下に合致している。プルダウン用
トランジスタ３がオフ、プルア・ンブ用トランジスタ２
がオン状態になると、ボンディングパッド１にＨレベル
の電圧が出力される。Ｈレベルの出力電圧Ｖ。Ｈは電源
電圧をＶＤＤ、プルアップ用トランジスタ２の闇値電圧
をＶＴＮとすれば ■。イ＝ＶＤＤ ＶＴＮで与えら
れる。
よりプルダウン用トランジスタ３がオン、プルアップ用
トランジスタ２がオフ状態になると、ボンディングパッ
ド１に接地電位０■が出力される。これはＴＴＬレベル
のＬレベル０．４Ｖ以下に合致している。プルダウン用
トランジスタ３がオフ、プルア・ンブ用トランジスタ２
がオン状態になると、ボンディングパッド１にＨレベル
の電圧が出力される。Ｈレベルの出力電圧Ｖ。Ｈは電源
電圧をＶＤＤ、プルアップ用トランジスタ２の闇値電圧
をＶＴＮとすれば ■。イ＝ＶＤＤ ＶＴＮで与えら
れる。
例えばゲート長１ミクロンのトランジスタの場合、基板
バイアス効果をふくめて■。８＝３Ｖ〜３．５Ｖ程度が
得られ、ＴＴＬ論理レベルのＨレベル（２，４Ｖ以上）
に十分に用いることができる。トランジスタ２．３が両
方ともオフ状態になると、ボンディングパッド１は高イ
ンピーダンス状態になる。
バイアス効果をふくめて■。８＝３Ｖ〜３．５Ｖ程度が
得られ、ＴＴＬ論理レベルのＨレベル（２，４Ｖ以上）
に十分に用いることができる。トランジスタ２．３が両
方ともオフ状態になると、ボンディングパッド１は高イ
ンピーダンス状態になる。
この実施例の出力バッファ回路は、出力信号振幅を従来
例の出力回路に比べて小さく抑えることができるため、
出力信号が遷移する際に発生するスイッチングノイズを
小さくすることができる。
例の出力回路に比べて小さく抑えることができるため、
出力信号が遷移する際に発生するスイッチングノイズを
小さくすることができる。
従って多数の出力バッファ回路が同時にスイッチングす
るデバイスに適用可能である。
るデバイスに適用可能である。
又ＮチャンネルＭＯＳトランジスタ領域１２とＰチャン
ネルＭＯＳトランジスタ領域１３はラッチアップを防止
するためにガードバンド１４，１６を挟んである程度離
してレイアウトする必要がある。しかしドライバ４のト
ランジスタ２．３は同極性であるので、近接してレイア
ウトしてもラッチアップの心配はない。同様にドライバ
４とＮチャンネルＭＯＳトランジスタ領域１２は近接し
てレイアウトしてもラッチアップの問題はない。
ネルＭＯＳトランジスタ領域１３はラッチアップを防止
するためにガードバンド１４，１６を挟んである程度離
してレイアウトする必要がある。しかしドライバ４のト
ランジスタ２．３は同極性であるので、近接してレイア
ウトしてもラッチアップの心配はない。同様にドライバ
４とＮチャンネルＭＯＳトランジスタ領域１２は近接し
てレイアウトしてもラッチアップの問題はない。
従って例えば第２の実施例である第２図に示すように、
ガードバンド２０内にドライバ４とＮチャンネルＭＯＳ
トランジスタ領域１２を一緒にレイアウトしてもよい。
ガードバンド２０内にドライバ４とＮチャンネルＭＯＳ
トランジスタ領域１２を一緒にレイアウトしてもよい。
その他の構成は第１実施例と同様である。
このように本実施例の半導体集積回路は、プルアンプ用
トランジスタ２をＮチャンネルＭＯＳトランジスタで構
成することによりレイアウト面積を節約することができ
、しかもラッチアップに強く、高密度にレイアウトする
ことができる。
トランジスタ２をＮチャンネルＭＯＳトランジスタで構
成することによりレイアウト面積を節約することができ
、しかもラッチアップに強く、高密度にレイアウトする
ことができる。
このため本発明の半導体集積回路は、プルアンプ及びプ
ルダウン用トランジスタの間隔を極めて狭くでき、制御
回路のＮチャンネルＭＯＳトランジスタ領域とＰチャン
ネルＭＯＳトランジスタ領域のみに夫々にガードバンド
を設けるか、ドライバのＮチャンネルＭＯＳトランジス
タと制御回路のＮチャンネルＭＯＳトランジスタ領域を
まとめたものとＰチャンネルＭＯ３）ランジスタ領域夫
々にガードバンドを設けることにより、プルアップ及び
プルダウン用トランジスタのガードバンドと分離間隔に
必要であったレイアウト面積が節約できる。更にＮチャ
ンネルＭＯＳトランジスタの電流駆動能力はＰチャンネ
ルの約２倍であるので、プルアップ用トランジスタのレ
イアウト面積はＰチャンネルＭＯ３Ｉ−ランシスタを用
いる場合に比べて約半分に節約できる。
ルダウン用トランジスタの間隔を極めて狭くでき、制御
回路のＮチャンネルＭＯＳトランジスタ領域とＰチャン
ネルＭＯＳトランジスタ領域のみに夫々にガードバンド
を設けるか、ドライバのＮチャンネルＭＯＳトランジス
タと制御回路のＮチャンネルＭＯＳトランジスタ領域を
まとめたものとＰチャンネルＭＯ３）ランジスタ領域夫
々にガードバンドを設けることにより、プルアップ及び
プルダウン用トランジスタのガードバンドと分離間隔に
必要であったレイアウト面積が節約できる。更にＮチャ
ンネルＭＯＳトランジスタの電流駆動能力はＰチャンネ
ルの約２倍であるので、プルアップ用トランジスタのレ
イアウト面積はＰチャンネルＭＯ３Ｉ−ランシスタを用
いる場合に比べて約半分に節約できる。
尚本実施例はＰ型シリコン基板にＮチャンネルＭＯＳト
ランジスタ等を形成しているが、これらと全て逆極性の
半導体で形成された出力バッファ回路も実現可能である
。
ランジスタ等を形成しているが、これらと全て逆極性の
半導体で形成された出力バッファ回路も実現可能である
。
以上詳細に説明したように本発明によれば、レイアウト
面積が小さく、しかもラッチアップに強く、スイッチン
グ時のノイズ発生の少ない出カバソファ回路を実現する
ことができる。従って本発明は超高速多ピンのＣＭＯＳ
デバイスに容易に応用することができるという効果が得
られる。
面積が小さく、しかもラッチアップに強く、スイッチン
グ時のノイズ発生の少ない出カバソファ回路を実現する
ことができる。従って本発明は超高速多ピンのＣＭＯＳ
デバイスに容易に応用することができるという効果が得
られる。
第１図は本発明の第１の実施例における半導体集積回路
のレイアウト概略構成図、第２図は第？の実施例におけ
る半導体集積回路のレイアウト概略構成図である。 １・・−・−ボンディングパッド、 ２−−−−プル
アンプ用トランジスタ、 ３・−・・・−プルダウン用
トランジスタ、 ４−一−−−−ドライバ、 １１
・・・−制御回路、１２−・−・ＮチャンネルＭＯ５Ｉ
−ランシスタ領域、１３・−・−ＰチャンネルＭＯＳト
ランジスタ領域、１４．１６−−−−・−・ガードバン
ド、 １５−一一一〜、−Ｎウェル。 特許出願人 松下電器産業株式会社
のレイアウト概略構成図、第２図は第？の実施例におけ
る半導体集積回路のレイアウト概略構成図である。 １・・−・−ボンディングパッド、 ２−−−−プル
アンプ用トランジスタ、 ３・−・・・−プルダウン用
トランジスタ、 ４−一−−−−ドライバ、 １１
・・・−制御回路、１２−・−・ＮチャンネルＭＯ５Ｉ
−ランシスタ領域、１３・−・−ＰチャンネルＭＯＳト
ランジスタ領域、１４．１６−−−−・−・ガードバン
ド、 １５−一一一〜、−Ｎウェル。 特許出願人 松下電器産業株式会社
Claims (4)
- （１）電源電位と接地電位との間に直列に接続され、そ
の共通接続端がボンディングパッドに接続された第１、
第２のＮチャンネルＭＯＳトランジスタを含むドライバ
と、 前記第１、第２のＮチャンネルＭＯＳトランジスタの夫
々のゲートに制御電圧を与えるＣＭＯＳ型論理回路で構
成された制御回路と、 前記制御回路のＮチャンネルＭＯＳトランジスタ領域と
ＰチャンネルＭＯＳトランジスタ領域の夫々にラッチア
ップを防止するために設けられた第１、第２のガードバ
ンドと、を具備することを特徴とする半導体集積回路。 - （２）前記第１のガードバンドは、前記ドライバ及び前
記制御回路のＮチャンネルＭＯＳトランジスタ領域をま
とめて取り囲むガードバンドであることを特徴とする請
求項１記載の半導体集積回路。 - （３）Ｐ型シリコン基板にＮ型ウェル用いたＣＭＯＳプ
ロセスで形成したことを特徴とする請求項１又は２記載
の半導体集積回路。 - （４）Ｎ型シリコン基板にＰ型ウェルを用いたＣＭＯＳ
プロセスで形成したことを特徴とする請求項１又は２記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210900A JPH0492464A (ja) | 1990-08-07 | 1990-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210900A JPH0492464A (ja) | 1990-08-07 | 1990-08-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492464A true JPH0492464A (ja) | 1992-03-25 |
Family
ID=16596935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210900A Pending JPH0492464A (ja) | 1990-08-07 | 1990-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211707B1 (en) | 1998-12-30 | 2001-04-03 | Hyundai Electronics Industries Co, Ltd. | Output buffer circuit with preset function |
-
1990
- 1990-08-07 JP JP2210900A patent/JPH0492464A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211707B1 (en) | 1998-12-30 | 2001-04-03 | Hyundai Electronics Industries Co, Ltd. | Output buffer circuit with preset function |
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